JPH03135035A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03135035A JPH03135035A JP27145289A JP27145289A JPH03135035A JP H03135035 A JPH03135035 A JP H03135035A JP 27145289 A JP27145289 A JP 27145289A JP 27145289 A JP27145289 A JP 27145289A JP H03135035 A JPH03135035 A JP H03135035A
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置、李り詳しくは砒化ガリウムＦＥＴ
（以下ＧａＡｓ ＰＥＴという）における電極の製造
方法に関する。
（以下ＧａＡｓ ＰＥＴという）における電極の製造
方法に関する。
近年、ＧａＡｓ ＭＭＩＣの高出力ＧａＡｓ ＰＥＴ等
のソース電極におけるインダクタンスの低減に有効な方
法として、素子裏面より直接導通をとるバフイヤホール
構造が採用されている。そして、このバイヤホール構造
及びその製造方法は、大きく３つに大別され、ウェハ表
面よりホールを形成する方法、ウェハ表面よりホールを
形成する方法及び表面よりホールを形成し、その後裏面
よりホールを形成する方法がある。
のソース電極におけるインダクタンスの低減に有効な方
法として、素子裏面より直接導通をとるバフイヤホール
構造が採用されている。そして、このバイヤホール構造
及びその製造方法は、大きく３つに大別され、ウェハ表
面よりホールを形成する方法、ウェハ表面よりホールを
形成する方法及び表面よりホールを形成し、その後裏面
よりホールを形成する方法がある。
現在、−ａ的に使用されている方法としては、ウェハ裏
面よりホールを形成する方法であるが、これはホール形
成時の両面アライナ−精度等により微細なパターンが形
成できないという欠点がある。従って、将来バイヤホー
ル形成においてはウェハ表面からの形成方法が主流にな
ると推測される。
面よりホールを形成する方法であるが、これはホール形
成時の両面アライナ−精度等により微細なパターンが形
成できないという欠点がある。従って、将来バイヤホー
ル形成においてはウェハ表面からの形成方法が主流にな
ると推測される。
従来＼この種のウェハ表面からの／マイヤホール構造の
製造方法は、ｒ １９８４年−信学会、 ３０ＧＨｚ帯
電力合成型ＧａＡｓ ＦＥＴの高出力化、第５３〜６０
頁」に開示されるものがある。
製造方法は、ｒ １９８４年−信学会、 ３０ＧＨｚ帯
電力合成型ＧａＡｓ ＦＥＴの高出力化、第５３〜６０
頁」に開示されるものがある。
以下、第２図に従って、上記バイヤホール構造を、ウェ
ットエッチャント及びＡｕメツキ技術を用いて製造する
方法を、述べる。尚、第２図は工程断面図を示す。
ットエッチャント及びＡｕメツキ技術を用いて製造する
方法を、述べる。尚、第２図は工程断面図を示す。
先ず、ＧａＡｓウェハｌ上に、アイランド状ソース電撞
２．絶縁膜３を順次形成する（第２図ａ）次に、ホトレ
ジストパターン４をマスクとするドライエツチング法に
より、上記絶縁膜３のソース電極２間上を選択的に除去
する（第２図ｂ）その後、有機系溶剤を用いて、上記絶
縁膜３を全面除去する。そして、ソース電極２間中央部
上に、約５０７ＩＩＸ５０μ四方の開口部５ａを有する
ホトレジストパターン５を形成し、これをマスクとして
、リン酸系エッチャントにより、にａＡｓウェハ１の表
面部を約３０ｐｍ程度の深さ迄エツチング除去し、バイ
ヤホール６を形成する（第２図Ｃ）次いで、上記ホトレ
ジストパターン５を有機系溶剤により全面除去する。そ
の後、ＧａＡｓウェハ１のパターン面を保護するための
ホトレジストパターン７を形成後、真空蒸着法によりＧ
ａＡｓウェハｌ上に、ＡＩカレントフィルム８を３００
０００厚程度被着する。そして、このＡＩカレントフィ
ルム８上に、バイヤホール６上を開口した部分メツキ用
のホトレジストパターン９を形成する（第２図ｄ）続い
て、上記ホトレジストパターン９をマスクとして、電解
メツキ法を用い、パイ中ホール６上に、＾Ｕメンキ層１
０を部分的に形成する（第２図ｅ） その後、有機系溶剤を用いてホトレジストパターン９を
全面除去すると共に、酸系エッチャントを用いて、ＡＩ
カレントフィルム８も部分的に除去する。更に、有機系
溶剤を用いて、上記ホトレジストパターン７を全面除去
する。そして、ＧａＡｓウェハ１の裏面を、先ず機械的
な方法により研削し、その後化学的エツチング方法によ
りバイヤホール６の底面、即ちＡＩカレントフィルム８
面が露出する迄除去する（第２図ｆ） しかる後、真空蒸着法により、ＡＩカレントフィルム８
を含むＧａＡｓウェハ１の裏面にＡｕカレントフィルム
１１を被着し、更に、電極メツキ法を用いて、上記Ａｕ
カレントフィルムｌｌ上に、Ａｕメツキ層１２を形成し
、ＧａＡｓウェハ１１面との導通をとる。斯くして、ソ
ースアイランド・バイヤホールＰＨ３構造を完成してい
た（第２図ｇ）〔発明が解決しようとする課題〕 然し乍ら、上述した従来バイヤホールの製造方法におい
ては、ウェハ１表面からのバイヤホール６がプロセスの
初期に形成されることに加えてバイヤホール６の深さが
３０ｉｔ−と深いため、バイヤホール６内にレジスト等
が残存し易く、その後のプロセスが困難になるという問
題点があった。
２．絶縁膜３を順次形成する（第２図ａ）次に、ホトレ
ジストパターン４をマスクとするドライエツチング法に
より、上記絶縁膜３のソース電極２間上を選択的に除去
する（第２図ｂ）その後、有機系溶剤を用いて、上記絶
縁膜３を全面除去する。そして、ソース電極２間中央部
上に、約５０７ＩＩＸ５０μ四方の開口部５ａを有する
ホトレジストパターン５を形成し、これをマスクとして
、リン酸系エッチャントにより、にａＡｓウェハ１の表
面部を約３０ｐｍ程度の深さ迄エツチング除去し、バイ
ヤホール６を形成する（第２図Ｃ）次いで、上記ホトレ
ジストパターン５を有機系溶剤により全面除去する。そ
の後、ＧａＡｓウェハ１のパターン面を保護するための
ホトレジストパターン７を形成後、真空蒸着法によりＧ
ａＡｓウェハｌ上に、ＡＩカレントフィルム８を３００
０００厚程度被着する。そして、このＡＩカレントフィ
ルム８上に、バイヤホール６上を開口した部分メツキ用
のホトレジストパターン９を形成する（第２図ｄ）続い
て、上記ホトレジストパターン９をマスクとして、電解
メツキ法を用い、パイ中ホール６上に、＾Ｕメンキ層１
０を部分的に形成する（第２図ｅ） その後、有機系溶剤を用いてホトレジストパターン９を
全面除去すると共に、酸系エッチャントを用いて、ＡＩ
カレントフィルム８も部分的に除去する。更に、有機系
溶剤を用いて、上記ホトレジストパターン７を全面除去
する。そして、ＧａＡｓウェハ１の裏面を、先ず機械的
な方法により研削し、その後化学的エツチング方法によ
りバイヤホール６の底面、即ちＡＩカレントフィルム８
面が露出する迄除去する（第２図ｆ） しかる後、真空蒸着法により、ＡＩカレントフィルム８
を含むＧａＡｓウェハ１の裏面にＡｕカレントフィルム
１１を被着し、更に、電極メツキ法を用いて、上記Ａｕ
カレントフィルムｌｌ上に、Ａｕメツキ層１２を形成し
、ＧａＡｓウェハ１１面との導通をとる。斯くして、ソ
ースアイランド・バイヤホールＰＨ３構造を完成してい
た（第２図ｇ）〔発明が解決しようとする課題〕 然し乍ら、上述した従来バイヤホールの製造方法におい
ては、ウェハ１表面からのバイヤホール６がプロセスの
初期に形成されることに加えてバイヤホール６の深さが
３０ｉｔ−と深いため、バイヤホール６内にレジスト等
が残存し易く、その後のプロセスが困難になるという問
題点があった。
更に、バイヤホール６は、ホトレジストパターン５をマ
スクとして形成されるので、マスクずれ等により素子の
断線が生しるという問題点があった。
スクとして形成されるので、マスクずれ等により素子の
断線が生しるという問題点があった。
又、レジストを多用するため、プロセスが煩雑化し、長
くなるという問題点もあった。
くなるという問題点もあった。
本発明の目的は、上述した問題点に鑑み、素子の断線が
防止できると共に、工数が低減でき、プロセスが容易に
できる半導体装置の電極の製造方法を提供するものであ
る。
防止できると共に、工数が低減でき、プロセスが容易に
できる半導体装置の電極の製造方法を提供するものであ
る。
本発明は上述した目的を達成するため、ＧａＡｓＦＥＴ
のアイランド状ソース＝ ｔｉを個々に接地する表面バ
イヤホールを有する半導体装置のＭ ４７ｍの製造方法
において、［；ａＡｓ基板上に、上記アイランド状ソー
ス電極及び絶Ｉ！膜を順次形成する工程と、上記ソース
電極間上の上記絶縁膜を部分的にエツチング除去する工
程と、上記ＧａＡｓ１板全面に、メタル電極を被着する
工程と、上記ソース電極間における上記メタル電極の部
分を除去し、開口部を形成する工程と、上記メタル電瘉
をマスクとして、エツチングし、上記ｃａＡｓＷｔｆｆ
ｌの表面部に、上記表面バイヤホールを形成する工程と
を含むものである。
のアイランド状ソース＝ ｔｉを個々に接地する表面バ
イヤホールを有する半導体装置のＭ ４７ｍの製造方法
において、［；ａＡｓ基板上に、上記アイランド状ソー
ス電極及び絶Ｉ！膜を順次形成する工程と、上記ソース
電極間上の上記絶縁膜を部分的にエツチング除去する工
程と、上記ＧａＡｓ１板全面に、メタル電極を被着する
工程と、上記ソース電極間における上記メタル電極の部
分を除去し、開口部を形成する工程と、上記メタル電瘉
をマスクとして、エツチングし、上記ｃａＡｓＷｔｆｆ
ｌの表面部に、上記表面バイヤホールを形成する工程と
を含むものである。
本発明においては、プロセスの初期にメタル電極を形成
し、このメタル電極をマスクとして、バイヤホールを形
成するので、バイヤホールはメタル電極に対してセルフ
ァラインで形成され、バイヤホール内でのレジスト残り
が防止され、レジストの多用が防止される。
し、このメタル電極をマスクとして、バイヤホールを形
成するので、バイヤホールはメタル電極に対してセルフ
ァラインで形成され、バイヤホール内でのレジスト残り
が防止され、レジストの多用が防止される。
本発明電極におけるバイヤホールの製造方法の一実施例
を、第１図に基づいて説明する。尚、第１図は製造方法
の工程断面図を示す。
を、第１図に基づいて説明する。尚、第１図は製造方法
の工程断面図を示す。
先ず、ＧａＡｓウェハ２１上に、アイランド状のソース
電極２２．絶縁膜２３を順次形成する（第１図ａ） 次に、ホトレジストパターン２４をマスクとするドライ
エツチング法により、上記ソース電極２２間上の絶縁膜
２３を選択的に除去する（第１図ｂ） その後、真空蒸着法により、ＧａＡｓウェハ２１上に、
後に選択電解Ａｕメツキの電極線として使用されるＡＩ
カレントフィルム２５を３０００００厚程度被着する（
第１図ｇ） 次いで、上記絶縁膜２３上及びソース電橋２２間の中央
部で概ね３０ ｔｔｍ Ｘ ３０ ｔｍ四方の部分上を
被うホトレジストパターン２６を形成する（第１図ｄ）
。
電極２２．絶縁膜２３を順次形成する（第１図ａ） 次に、ホトレジストパターン２４をマスクとするドライ
エツチング法により、上記ソース電極２２間上の絶縁膜
２３を選択的に除去する（第１図ｂ） その後、真空蒸着法により、ＧａＡｓウェハ２１上に、
後に選択電解Ａｕメツキの電極線として使用されるＡＩ
カレントフィルム２５を３０００００厚程度被着する（
第１図ｇ） 次いで、上記絶縁膜２３上及びソース電橋２２間の中央
部で概ね３０ ｔｔｍ Ｘ ３０ ｔｍ四方の部分上を
被うホトレジストパターン２６を形成する（第１図ｄ）
。
そして、上記ホトレジストパターン２６をマスクとして
、電解メツキ法により、ＡＩカレントフィルム２５上に
、選択的にＡｕメツキ層２７を２〜３ｐｍ厚施す（第１
図ｇ）。
、電解メツキ法により、ＡＩカレントフィルム２５上に
、選択的にＡｕメツキ層２７を２〜３ｐｍ厚施す（第１
図ｇ）。
その後、有機系溶剤を用いて、上記ホトレジストパター
ン２６を全面除去し、更に酸系エッチャントを用いて、
上記ホトレジストパターン２６下のＡＩカレントフィル
ム２５も部分的に除去し、開口部２５ａが形成される（
第１図「） そして、上記ＡＩカレントフィルム２５をマスクとして
、リン酸系エッチャントによりＧａＡｓウェハ２１表面
部に、深さが３０〜４０−程度のバイヤホール２８を形
成する（第１図ｇ）。尚、この場合、ＡＩカレントフィ
ルム２５以外のウェハパターン面ばホトレジストパター
ン２４により、保護される。
ン２６を全面除去し、更に酸系エッチャントを用いて、
上記ホトレジストパターン２６下のＡＩカレントフィル
ム２５も部分的に除去し、開口部２５ａが形成される（
第１図「） そして、上記ＡＩカレントフィルム２５をマスクとして
、リン酸系エッチャントによりＧａＡｓウェハ２１表面
部に、深さが３０〜４０−程度のバイヤホール２８を形
成する（第１図ｇ）。尚、この場合、ＡＩカレントフィ
ルム２５以外のウェハパターン面ばホトレジストパター
ン２４により、保護される。
シカル後、有機系溶剤により上記ホトレジストパターン
２４を全面除去する。そして、ＧａＡｓウェハ２１の裏
面を、先ず機械的に研削し、その後バイヤホール２８の
底面に到達する迄化学的にエツチング除去する。その後
、真空蒸着法により、バイヤホール２８を含むＧａＡｓ
ウェハ２１１面上に、Ａｕカレントフィルム２９を被着
する。続いて、電解メツキ法により、上記Ａｕカレント
フィルム２９上に、Ａｕメツキ層３０を５０〜１ＯＯａ
＠程度施し、ＧａＡｓウェハ２１裏面との導通をとり、
完成する（第１図ｈ） 〔発明の効果〕 以上説明したように本発明によれば、プロセスの初期に
、バイヤホールのメタル電極を形成し、このメタル電極
をマスクとして、基板をエソチンクシ、バイヤホールを
形成するので、バイヤホールはメタル電極に対してセル
ファラインで形成されるため、マスクずれ等による素子
の断線が防止できる。加えて、バイヤホール内でのレジ
スト残りが防止できる他、レジストの使用回数が低減さ
れるので、工数の低減化ができると共に、プロセスが短
く容易となり、量産性が向上できる等の効果により上述
した課題を解決し得る。
２４を全面除去する。そして、ＧａＡｓウェハ２１の裏
面を、先ず機械的に研削し、その後バイヤホール２８の
底面に到達する迄化学的にエツチング除去する。その後
、真空蒸着法により、バイヤホール２８を含むＧａＡｓ
ウェハ２１１面上に、Ａｕカレントフィルム２９を被着
する。続いて、電解メツキ法により、上記Ａｕカレント
フィルム２９上に、Ａｕメツキ層３０を５０〜１ＯＯａ
＠程度施し、ＧａＡｓウェハ２１裏面との導通をとり、
完成する（第１図ｈ） 〔発明の効果〕 以上説明したように本発明によれば、プロセスの初期に
、バイヤホールのメタル電極を形成し、このメタル電極
をマスクとして、基板をエソチンクシ、バイヤホールを
形成するので、バイヤホールはメタル電極に対してセル
ファラインで形成されるため、マスクずれ等による素子
の断線が防止できる。加えて、バイヤホール内でのレジ
スト残りが防止できる他、レジストの使用回数が低減さ
れるので、工数の低減化ができると共に、プロセスが短
く容易となり、量産性が向上できる等の効果により上述
した課題を解決し得る。
第１図は本発明方法の一実施例に係わる工程断面図、第
２図は従来方法の工程断面図である。 ２１・・・ＧａＡｓウェハ、２２・・・ソース電極、２
３・・・１色縁膜、２４．２６・・・ホトレジストパタ
ーン、２５・・・ＡＩカレントフィルム、２７・・・Ａ
ｕメツキ層、２８・・・バイヤホール、２９・・・Ａｕ
カレントフィルム、３０・・・Ａｕメツキ層。 １２：。 従来表面バイヤホールの製造工程図 第２図
２図は従来方法の工程断面図である。 ２１・・・ＧａＡｓウェハ、２２・・・ソース電極、２
３・・・１色縁膜、２４．２６・・・ホトレジストパタ
ーン、２５・・・ＡＩカレントフィルム、２７・・・Ａ
ｕメツキ層、２８・・・バイヤホール、２９・・・Ａｕ
カレントフィルム、３０・・・Ａｕメツキ層。 １２：。 従来表面バイヤホールの製造工程図 第２図
Claims (1)
- 【特許請求の範囲】 ＧａＡｓＦＥＴのアイランド状ソース電極を個々に接
地する表面バイヤホールを有する半導体装置の電極の製
造方法において、 ＧａＡｓ基板上に、上記アイランド状ソース電極。 絶縁膜を順次形成する工程と、 上記ソース電極間上の上記絶縁膜を部分的にエッチング
除去する工程と、 上記ＧａＡｓ基板全面に、メタル電極を被着する工程と
、 上記ソース電極間における上記メタル電極の部分を除去
し、開口部を形成する工程と、 上記メタル電極をマスクとして、エッチングし、上記Ｇ
ａＡｓ基板の表面部に、上記表面バイヤホールを形成す
る工程とを含むことを特徴とする半導体装置の電極の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1271452A JP2863216B2 (ja) | 1989-10-20 | 1989-10-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1271452A JP2863216B2 (ja) | 1989-10-20 | 1989-10-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03135035A true JPH03135035A (ja) | 1991-06-10 |
| JP2863216B2 JP2863216B2 (ja) | 1999-03-03 |
Family
ID=17500225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1271452A Expired - Lifetime JP2863216B2 (ja) | 1989-10-20 | 1989-10-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2863216B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0254937A (ja) * | 1988-08-19 | 1990-02-23 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
-
1989
- 1989-10-20 JP JP1271452A patent/JP2863216B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0254937A (ja) * | 1988-08-19 | 1990-02-23 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2863216B2 (ja) | 1999-03-03 |
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