JP2785334B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2785334B2 JP2785334B2 JP13786889A JP13786889A JP2785334B2 JP 2785334 B2 JP2785334 B2 JP 2785334B2 JP 13786889 A JP13786889 A JP 13786889A JP 13786889 A JP13786889 A JP 13786889A JP 2785334 B2 JP2785334 B2 JP 2785334B2
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Description
【発明の詳細な説明】 〔概 要〕 半導体装置、特に側壁埋め込み構造をなし断面幅が上
方で広がっているショットキゲート電極を有し、側壁埋
め込みに用いた絶縁膜を除去してゲート電極直下の寄生
容量を低減させたFETの製造方法に関し、 上記絶縁膜の除去の際に、ゲート電極と接合する半導
体層を露出させないようにしてFETの特性劣化を防ぎな
がら、該絶縁膜を十分に除去し得るようにすることを目
的とし、 基板上の第１半導体層上の第２半導体層の上に、第２
半導体層を露出させた第１溝を有する第１絶縁膜を形成
する工程と、第１溝をエッチング窓にして、第２半導体
層に第１溝よりも幅広で第１半導体層を露出させる第２
溝を形成する工程と、第１溝から第２溝に至る第１絶縁
膜下面を除き第１半導体層の露出面を含む表面を覆う第
２絶縁膜を第１絶縁膜と異なる材料で形成した後、上記
溝の領域を含む第１絶縁膜上に、該溝に沿い底面が該溝
の中心部に位置する凹部を有する第３絶縁膜を第１絶縁
膜と同じ材料で形成する工程と、第３絶縁膜から第１絶
縁膜に達するまでエッチバックして、第２半導体層を露
出させることなく上記凹部の底面に第１半導体層を露出
させる工程と、上記エッチバックした面上に、第１半導
体層とショットキ接合する導電体層を形成し、それをパ
ターニングしてショットキゲート電極を形成する工程
と、上記ゲート電極と第２半導体層の間に介在する第３
絶縁膜を第１絶縁膜と共に除去して、第１半導体層に接
している第２絶縁膜を残存させる工程とを有して、第２
半導体層上にソース／ドレイン電極を有するFETを形成
するように構成する。
方で広がっているショットキゲート電極を有し、側壁埋
め込みに用いた絶縁膜を除去してゲート電極直下の寄生
容量を低減させたFETの製造方法に関し、 上記絶縁膜の除去の際に、ゲート電極と接合する半導
体層を露出させないようにしてFETの特性劣化を防ぎな
がら、該絶縁膜を十分に除去し得るようにすることを目
的とし、 基板上の第１半導体層上の第２半導体層の上に、第２
半導体層を露出させた第１溝を有する第１絶縁膜を形成
する工程と、第１溝をエッチング窓にして、第２半導体
層に第１溝よりも幅広で第１半導体層を露出させる第２
溝を形成する工程と、第１溝から第２溝に至る第１絶縁
膜下面を除き第１半導体層の露出面を含む表面を覆う第
２絶縁膜を第１絶縁膜と異なる材料で形成した後、上記
溝の領域を含む第１絶縁膜上に、該溝に沿い底面が該溝
の中心部に位置する凹部を有する第３絶縁膜を第１絶縁
膜と同じ材料で形成する工程と、第３絶縁膜から第１絶
縁膜に達するまでエッチバックして、第２半導体層を露
出させることなく上記凹部の底面に第１半導体層を露出
させる工程と、上記エッチバックした面上に、第１半導
体層とショットキ接合する導電体層を形成し、それをパ
ターニングしてショットキゲート電極を形成する工程
と、上記ゲート電極と第２半導体層の間に介在する第３
絶縁膜を第１絶縁膜と共に除去して、第１半導体層に接
している第２絶縁膜を残存させる工程とを有して、第２
半導体層上にソース／ドレイン電極を有するFETを形成
するように構成する。
本発明は、半導体装置の製造方法に係り、特に、側壁
埋め込み構造をなして断面幅が上方で広がっているショ
ットキゲート電極を有し、側壁埋め込みに用いた絶縁膜
を除去してゲート電極直下の寄生容量を低減させたFET
の製造方法に関する。
埋め込み構造をなして断面幅が上方で広がっているショ
ットキゲート電極を有し、側壁埋め込みに用いた絶縁膜
を除去してゲート電極直下の寄生容量を低減させたFET
の製造方法に関する。
上記FETは、化合物半導体を用いたFETやHEMTなどがあ
り、性能向上のために、ゲート電極に側壁埋め込み構造
を採用してゲート長を例えば0.25μｍといったように微
細化し、ゲート電極の断面形状を幅が上方で広がってい
るＴ字型やマッシュルーム型にしてゲート長の微細化に
よるゲート抵抗の増大を緩和し、更に、側壁埋め込みに
用いた絶縁膜を除去してゲート電極直下におけるショッ
トキ接合部容量以外の寄生容量を低減させたものであ
る。
り、性能向上のために、ゲート電極に側壁埋め込み構造
を採用してゲート長を例えば0.25μｍといったように微
細化し、ゲート電極の断面形状を幅が上方で広がってい
るＴ字型やマッシュルーム型にしてゲート長の微細化に
よるゲート抵抗の増大を緩和し、更に、側壁埋め込みに
用いた絶縁膜を除去してゲート電極直下におけるショッ
トキ接合部容量以外の寄生容量を低減させたものであ
る。
このFETの製造では、特性の劣化を防ぐために、上記
絶縁膜の除去の際にゲート電極と接合する半導体層を露
出させないようにすることが必要である。
絶縁膜の除去の際にゲート電極と接合する半導体層を露
出させないようにすることが必要である。
第２図（ａ）〜（ｄ）は、上述したFETを製造する従
来例の工程を説明する側断面図である。
来例の工程を説明する側断面図である。
同図において、この従来例はHEMTの一例をを例にとっ
た場合であり、完成状態が（ｄ）に示され、１は表面が
Ｉ−GaAsの基板、２は二次元電子供給層となるn+AlGaAs
層、３はコンタクト層となるn+GaAs層、４はAlGaAs層２
にショットキ接合するショットキゲート電極、５はAlGa
As層２を露出させないようにしている絶縁膜、６はソー
ス／ドレイン電極、である。そして製造工程は次のよう
である。
た場合であり、完成状態が（ｄ）に示され、１は表面が
Ｉ−GaAsの基板、２は二次元電子供給層となるn+AlGaAs
層、３はコンタクト層となるn+GaAs層、４はAlGaAs層２
にショットキ接合するショットキゲート電極、５はAlGa
As層２を露出させないようにしている絶縁膜、６はソー
ス／ドレイン電極、である。そして製造工程は次のよう
である。
即ち、先ず（ａ）を参照して、基板１上にAlGaAs層２
とGaAs層３を順次成長した後、SiO2絶縁膜７を堆積し、
絶縁膜７及びGaAs層３をパターニングしてAlGaAs層２を
露出させる溝８を形成し、更に、SiO2絶縁膜９を堆積す
る。絶縁膜９は、溝８に沿い底面が溝８の中心部に位置
する凹部10を有するものとなる。
とGaAs層３を順次成長した後、SiO2絶縁膜７を堆積し、
絶縁膜７及びGaAs層３をパターニングしてAlGaAs層２を
露出させる溝８を形成し、更に、SiO2絶縁膜９を堆積す
る。絶縁膜９は、溝８に沿い底面が溝８の中心部に位置
する凹部10を有するものとなる。
次いで（ｂ）を参照して、絶縁膜９から絶縁膜７に達
するまでエッチバックして、GaAs層３を露出させること
なく凹部10の底面にAlGaAs層２を露出させる。
するまでエッチバックして、GaAs層３を露出させること
なく凹部10の底面にAlGaAs層２を露出させる。
次いで（ｃ）を参照して、エッチバックした面上に、
AlGaAs層２とショットキ接合する導電体層ここではＷSi
（下層）＋Au（上層）の２層構成にした導電体層を形成
し、それをパターニングして断面幅が上方で広がってい
るゲート電極４を形成する。
AlGaAs層２とショットキ接合する導電体層ここではＷSi
（下層）＋Au（上層）の２層構成にした導電体層を形成
し、それをパターニングして断面幅が上方で広がってい
るゲート電極４を形成する。
次いで（ｄ）を参照して、ゲート電極４とGaAs層３の
間に介在して側壁埋め込みに用いた絶縁膜９を、その途
中までゲート電極４の両脇から絶縁膜７と共にウエット
エッチングにより除去し、露出したGaAs層３上にソース
／ドレイン電極を形成してHEMTを完成させる。
間に介在して側壁埋め込みに用いた絶縁膜９を、その途
中までゲート電極４の両脇から絶縁膜７と共にウエット
エッチングにより除去し、露出したGaAs層３上にソース
／ドレイン電極を形成してHEMTを完成させる。
上記の工程で絶縁膜７の除去と共に行う絶縁膜９の除
去は、ゲート電極直下におけるショットキ接合部容量以
外の寄生容量を低減させるためであるが、その低減を最
大限にするために絶縁膜９を全て除去すると、ゲート電
極４と接合するAlGaAs層２が露出して表面変成などによ
るHEMTの特性劣化を招くので、エッチングを途中で止め
て絶縁膜９の一部を絶縁膜５として残存させてその劣化
を防いでいる。従ってこのエッチングイの途中停止は、
エッチングストッパなしに停止時点を定めるものとなっ
ている。
去は、ゲート電極直下におけるショットキ接合部容量以
外の寄生容量を低減させるためであるが、その低減を最
大限にするために絶縁膜９を全て除去すると、ゲート電
極４と接合するAlGaAs層２が露出して表面変成などによ
るHEMTの特性劣化を招くので、エッチングを途中で止め
て絶縁膜９の一部を絶縁膜５として残存させてその劣化
を防いでいる。従ってこのエッチングイの途中停止は、
エッチングストッパなしに停止時点を定めるものとなっ
ている。
このために従来の製造方法では、ゲート電極４直下の
寄生容量が十分に低減するように絶縁膜５が薄くなるま
で絶縁膜９を十分に除去することが困難であり、然も、
エッチングの停止箇所が変動すれば、ゲート電極４直下
の容量がばらつく問題がある。
寄生容量が十分に低減するように絶縁膜５が薄くなるま
で絶縁膜９を十分に除去することが困難であり、然も、
エッチングの停止箇所が変動すれば、ゲート電極４直下
の容量がばらつく問題がある。
そこで本発明は、側壁埋め込み構造をなし断面幅が上
方で広がっているショットキゲート電極を有し、側壁埋
め込みに用いた絶縁膜を除去してゲート電極直下の寄生
容量を低減させたFETの製造方法において、上記絶縁膜
の除去の際に、ゲート電極と接合する半導体層を露出さ
せないようにしてFETの特性劣化を防ぎながら、該絶縁
膜を十分に除去し得るようにすることを目的とする。
方で広がっているショットキゲート電極を有し、側壁埋
め込みに用いた絶縁膜を除去してゲート電極直下の寄生
容量を低減させたFETの製造方法において、上記絶縁膜
の除去の際に、ゲート電極と接合する半導体層を露出さ
せないようにしてFETの特性劣化を防ぎながら、該絶縁
膜を十分に除去し得るようにすることを目的とする。
上記目的は、基板上の第１半導体層上の第２半導体層
の上に、第２半導体層を露出させた第１溝を有する第１
絶縁膜を形成する工程と、 第１溝をエッチング窓にして、第２半導体層に第１溝
よりも幅広で第１半導体層を露出させる第２溝を形成す
る工程と、 第１溝から第２溝に至る第１絶縁膜下面を除き第１半
導体層の露出面を含む表面を覆う第２絶縁膜を第１絶縁
膜と異なる材料で形成した後、上記溝の領域を含む第１
絶縁膜上に、該溝に沿い底面が該溝の中心部に位置する
凹部を有する第３絶縁膜を第１絶縁膜と同じ材料で形成
する工程と、 第３絶縁膜から第１絶縁膜に達するまでエッチバック
して、第２半導体層を露出させることなく上記凹部の底
面に第１半導体層を露出させる工程と、 上記エッチバックした面上に、第１半導体層とショッ
トキ接合する導電体層を形成し、それをパターニングし
てショットキゲート電極を形成する工程と、 上記ゲート電極と第２半導体層の間に介在する第３絶
縁膜を第１絶縁膜と共に除去して、第１半導体層に接し
ている第２絶縁膜を残存させる工程とを有して、 第２半導体層上にソース／ドレイン電極を有するFET
を形成する本発明の製造方法によって達成される。
の上に、第２半導体層を露出させた第１溝を有する第１
絶縁膜を形成する工程と、 第１溝をエッチング窓にして、第２半導体層に第１溝
よりも幅広で第１半導体層を露出させる第２溝を形成す
る工程と、 第１溝から第２溝に至る第１絶縁膜下面を除き第１半
導体層の露出面を含む表面を覆う第２絶縁膜を第１絶縁
膜と異なる材料で形成した後、上記溝の領域を含む第１
絶縁膜上に、該溝に沿い底面が該溝の中心部に位置する
凹部を有する第３絶縁膜を第１絶縁膜と同じ材料で形成
する工程と、 第３絶縁膜から第１絶縁膜に達するまでエッチバック
して、第２半導体層を露出させることなく上記凹部の底
面に第１半導体層を露出させる工程と、 上記エッチバックした面上に、第１半導体層とショッ
トキ接合する導電体層を形成し、それをパターニングし
てショットキゲート電極を形成する工程と、 上記ゲート電極と第２半導体層の間に介在する第３絶
縁膜を第１絶縁膜と共に除去して、第１半導体層に接し
ている第２絶縁膜を残存させる工程とを有して、 第２半導体層上にソース／ドレイン電極を有するFET
を形成する本発明の製造方法によって達成される。
上記ゲート電極と第２半導体層の間に介在する第３絶
縁膜が側壁埋め込みに用いた絶縁膜（従来側の絶縁膜
９）となるが、この第３絶縁膜は、上記第１溝から第２
溝に至る第１絶縁膜下面の部分を通して同一材料の第１
絶縁膜（従来例の絶縁膜７）と連通しており、然も、ゲ
ート電極と接合する第１半導体層との間に第２絶縁膜が
介在している。
縁膜が側壁埋め込みに用いた絶縁膜（従来側の絶縁膜
９）となるが、この第３絶縁膜は、上記第１溝から第２
溝に至る第１絶縁膜下面の部分を通して同一材料の第１
絶縁膜（従来例の絶縁膜７）と連通しており、然も、ゲ
ート電極と接合する第１半導体層との間に第２絶縁膜が
介在している。
従って、側壁埋め込みに用いた第３絶縁膜は、ウエッ
トエッチングにより第１絶縁膜の除去と共に除去するこ
とができ、然も、第２絶縁膜をエッチングストッパにす
れば第２絶縁膜が第１半導体層上に残存して、第３絶縁
膜を余すことなく除去しても第１半導体層が露出しな
い。
トエッチングにより第１絶縁膜の除去と共に除去するこ
とができ、然も、第２絶縁膜をエッチングストッパにす
れば第２絶縁膜が第１半導体層上に残存して、第３絶縁
膜を余すことなく除去しても第１半導体層が露出しな
い。
このことから、本発明の製造方法によれば、側壁埋め
込みに用いた絶縁膜を除去する際に、ゲート電極と接合
する半導体層を露出させないようにしてFETの特性劣化
を防ぎながら、該絶縁膜を十分に除去し得るようにな
り、ゲート電極直下の寄生容量が十分に低減してFETの
特性を向上させ、同時にゲート電極直下の容量のばらつ
きが減少して特性のばらつきを少なくさせる。
込みに用いた絶縁膜を除去する際に、ゲート電極と接合
する半導体層を露出させないようにしてFETの特性劣化
を防ぎながら、該絶縁膜を十分に除去し得るようにな
り、ゲート電極直下の寄生容量が十分に低減してFETの
特性を向上させ、同時にゲート電極直下の容量のばらつ
きが減少して特性のばらつきを少なくさせる。
以下本発明による製造方法の実施例について第１図
（ａ）〜（ｆ）の側断面図を用いて説明する。全図を通
し同一符号は同一対象物を示す。
（ａ）〜（ｆ）の側断面図を用いて説明する。全図を通
し同一符号は同一対象物を示す。
この実施例は、従来例で説明したHEMTに本発明を適用
したものである。
したものである。
即ち第１図においてい、先ず（ａ）を参照して、基板
１上にAlGaAs層２（前述の第１半導体層）とGaAs層３
（前述の第２半導体層）を順次成長した後、SiO2絶縁膜
７（前述の第１絶縁膜）を堆積し、絶縁膜７をパターニ
ングして従来例の溝８の位置にGaAs層２を露出させる溝
8a（前述の第１溝）を形成する。溝8aの幅は溝８よりも
若干狭くする。
１上にAlGaAs層２（前述の第１半導体層）とGaAs層３
（前述の第２半導体層）を順次成長した後、SiO2絶縁膜
７（前述の第１絶縁膜）を堆積し、絶縁膜７をパターニ
ングして従来例の溝８の位置にGaAs層２を露出させる溝
8a（前述の第１溝）を形成する。溝8aの幅は溝８よりも
若干狭くする。
次いで（ｂ）を参照して、溝8aをエッチング窓にし
て、GaAs層３に溝8aよりも幅広でAlGaAs層２を露出させ
る溝8b（前述の第２溝）を形成する。溝落8bの幅は従来
例の溝８とほぼ等しくなるようにする。このエッチング
は、異方性と等方性を併せ持つRIEによって行うことが
できる。
て、GaAs層３に溝8aよりも幅広でAlGaAs層２を露出させ
る溝8b（前述の第２溝）を形成する。溝落8bの幅は従来
例の溝８とほぼ等しくなるようにする。このエッチング
は、異方性と等方性を併せ持つRIEによって行うことが
できる。
次いで（ｃ）を参照して、溝8aから溝8bに至る絶縁膜
７下面を除きAlGaAs層２の露出面に含む表面に、AlGaAs
層２の表面保護になり得てなるべく薄い厚さ例えば200
ÅのSi3N4絶縁膜11（前述の第２絶縁膜）を堆積し、そ
の後、SiO2絶縁膜９（前述の第３絶縁膜）を堆積する。
絶縁膜11が極めて薄いことから、絶縁膜９は、絶縁膜11
に影響されることなく従来例と同様に、溝8a,8bに沿い
底面がその溝の中心部に位置する凹部10を有するものと
なる。また、絶縁膜９は、溝8aから溝8bに至る絶縁膜７
下面の部分を通して同一材料の絶縁膜７と連通し、且
つ、AlGaAs層２との間に絶縁膜11が介在している。
７下面を除きAlGaAs層２の露出面に含む表面に、AlGaAs
層２の表面保護になり得てなるべく薄い厚さ例えば200
ÅのSi3N4絶縁膜11（前述の第２絶縁膜）を堆積し、そ
の後、SiO2絶縁膜９（前述の第３絶縁膜）を堆積する。
絶縁膜11が極めて薄いことから、絶縁膜９は、絶縁膜11
に影響されることなく従来例と同様に、溝8a,8bに沿い
底面がその溝の中心部に位置する凹部10を有するものと
なる。また、絶縁膜９は、溝8aから溝8bに至る絶縁膜７
下面の部分を通して同一材料の絶縁膜７と連通し、且
つ、AlGaAs層２との間に絶縁膜11が介在している。
次いで（ｄ）を参照して、従来例と同様に、絶縁膜９
から絶縁膜７に達するまでエッチバックして、GaAs層３
を露出させることなく凹部10の底面にAlGaAs層２を露出
させる。絶縁膜９は溝8aと8bの内部のみに残り、絶縁膜
11は、溝8b内のものがそのままであり、絶縁膜７に接し
ているものが上面の全部と側面の上側部が除去される。
から絶縁膜７に達するまでエッチバックして、GaAs層３
を露出させることなく凹部10の底面にAlGaAs層２を露出
させる。絶縁膜９は溝8aと8bの内部のみに残り、絶縁膜
11は、溝8b内のものがそのままであり、絶縁膜７に接し
ているものが上面の全部と側面の上側部が除去される。
次いで（ｅ）を参照して、従来例と同様に、エッチバ
ックした面上に、AlGaAs層２とショットキ接合する導電
体層〔ＷSi（下層）＋Au（上層）の２層構成〕を形成
し、それをパターニングして断面幅が上方で広がってい
るゲート電極４を形成する。
ックした面上に、AlGaAs層２とショットキ接合する導電
体層〔ＷSi（下層）＋Au（上層）の２層構成〕を形成
し、それをパターニングして断面幅が上方で広がってい
るゲート電極４を形成する。
次いで（ｆ）を参照して、ゲート電極４とGaAs層３の
間に介在して側壁埋め込みに用いた絶縁膜９を、HF溶液
を用いたウエットエッチングによりゲート電極４の両脇
から絶縁膜７と共に余すことなく除去し、露出したGaAs
層３上にソース／ドレイン電極を形成してHEMTを完成さ
せる。このエッチングでは、溝８内ｂ内の絶縁膜11はエ
ッチングストッパとなってAlGaAs層２上に残存し、絶縁
膜７側面の絶縁膜11は絶縁膜７及び９と共に除去され
る。このために、絶縁膜９を余すことなく除去してもAl
GaAs層２が露出しない。
間に介在して側壁埋め込みに用いた絶縁膜９を、HF溶液
を用いたウエットエッチングによりゲート電極４の両脇
から絶縁膜７と共に余すことなく除去し、露出したGaAs
層３上にソース／ドレイン電極を形成してHEMTを完成さ
せる。このエッチングでは、溝８内ｂ内の絶縁膜11はエ
ッチングストッパとなってAlGaAs層２上に残存し、絶縁
膜７側面の絶縁膜11は絶縁膜７及び９と共に除去され
る。このために、絶縁膜９を余すことなく除去してもAl
GaAs層２が露出しない。
以上のことから、側壁埋め込みに用いた絶縁膜９を除
去する際に、ゲート電極４と接合するAlGaAs層２を露出
させないようにしてHEMTの特性劣化を防ぎながら、絶縁
膜９を十分に除去し得るようになり、ゲート電極４直下
の寄生容量が十分に低減してHEMTの特性が向上し、同時
にゲート電極４直下の容量のばらつきが減少する。
去する際に、ゲート電極４と接合するAlGaAs層２を露出
させないようにしてHEMTの特性劣化を防ぎながら、絶縁
膜９を十分に除去し得るようになり、ゲート電極４直下
の寄生容量が十分に低減してHEMTの特性が向上し、同時
にゲート電極４直下の容量のばらつきが減少する。
本発明者の確認によれば、12GHz帯で使用するHEMTを
従来例及び実施例の方法で製造してその特性を比較した
ところ、平均的に利得で約3dB（30％）、雑音特性で約
0.4dBの差があっていずれも実施例による方が優れ、然
も、ばらつきも実施例による方が少なかった。
従来例及び実施例の方法で製造してその特性を比較した
ところ、平均的に利得で約3dB（30％）、雑音特性で約
0.4dBの差があっていずれも実施例による方が優れ、然
も、ばらつきも実施例による方が少なかった。
なお、上述の実施例はHEMTの一例を例にとった場合で
あるが、ゲート電極の構成が同様であるならは、他のHE
MT或いは二次元電子を利用しないFETにおいても本発明
が実施例と同様な効果を有することはいうまでもない。
あるが、ゲート電極の構成が同様であるならは、他のHE
MT或いは二次元電子を利用しないFETにおいても本発明
が実施例と同様な効果を有することはいうまでもない。
以上説明したように本発明の構成によれば、側壁埋め
込み構造をなし断面幅が上方で広がっているショットキ
ゲート電極を有し、側壁埋め込みに用いた絶縁膜を除去
してゲート電極直下の寄生容量を低減させたFETの製造
方法において、上記絶縁膜の除去の際に、ゲート電極と
接合する半導体層を露出させないようにしてFETの特性
劣化を防ぎながら、該絶縁膜を十分に除去し得るように
なり、ゲート電極直下の寄生容量が十分に低減してFET
の特性を向上させ、同時にゲート電極直下の容量のばら
つきが減少して特性のばらつきを少なくさせる効果があ
る。
込み構造をなし断面幅が上方で広がっているショットキ
ゲート電極を有し、側壁埋め込みに用いた絶縁膜を除去
してゲート電極直下の寄生容量を低減させたFETの製造
方法において、上記絶縁膜の除去の際に、ゲート電極と
接合する半導体層を露出させないようにしてFETの特性
劣化を防ぎながら、該絶縁膜を十分に除去し得るように
なり、ゲート電極直下の寄生容量が十分に低減してFET
の特性を向上させ、同時にゲート電極直下の容量のばら
つきが減少して特性のばらつきを少なくさせる効果があ
る。
第１図（ａ）〜（ｆ）は実施例の工程を説明する側断面
図、 第２図（ａ）〜（ｄ）は従来例の工程を説明する側断面
図、 である。 図において、 １は表面がＩ−GaAsの基板（基板）、 ２はn+AlGaAs層（第１半導体層）、 ３はn+GaAs層（第２半導体層）、 ４はショットキゲート電極、 ５は絶縁膜、 ６はソース／ドレイン電極、 ７はSiO2絶縁膜（第１絶縁膜）、 ８、8a、8bは溝、 ９はSiO2絶縁膜（第３絶縁膜）、 10は凹部、 11はSi3N4絶縁膜（第２絶縁膜）、 である。
図、 第２図（ａ）〜（ｄ）は従来例の工程を説明する側断面
図、 である。 図において、 １は表面がＩ−GaAsの基板（基板）、 ２はn+AlGaAs層（第１半導体層）、 ３はn+GaAs層（第２半導体層）、 ４はショットキゲート電極、 ５は絶縁膜、 ６はソース／ドレイン電極、 ７はSiO2絶縁膜（第１絶縁膜）、 ８、8a、8bは溝、 ９はSiO2絶縁膜（第３絶縁膜）、 10は凹部、 11はSi3N4絶縁膜（第２絶縁膜）、 である。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/337 - 21/338 H01L 27/095 H01L 27/098 H01L 29/775 - 29/778 H01L 29/80 - 29/812
Claims (1)
- 【請求項１】基板（１）上の第１半導体層（２）上の第
２半導体層（３）の上に、第２半導体層（３）を露出さ
せた第１溝（8a）を有する第１絶縁膜（７）を形成する
工程と、 第１溝（8a）をエッチング窓にして、第２半導体層
（３）に第１溝（8a）よりも幅広で第１半導体層（２）
を露出させる第２溝（8b）を形成する工程と、 第１溝（8a）から第２溝（8b）に至る第１絶縁膜（７）
下面を除き第１半導体層（２）の露出面を含む表面を覆
う第２絶縁膜（11）を第１絶縁膜（７）と異なる材料で
形成した後、上記溝（8a,8b）の領域を含む第１絶縁膜
（７）上に、該溝（8a,8b）に沿い底面が該溝（8a,8b）
の中心部に位置する凹部（10）を有する第３絶縁膜
（９）を第１絶縁膜（７）と同じ材料で形成する工程
と、 第３絶縁膜（９）から第１絶縁膜（７）に達するまでエ
ッチバックして、第２半導体層（３）を露出させること
なく上記凹部（10）の底面に第１半導体層（２）を露出
させる工程と、 上記エッチバックした面上に、第１半導体層（２）とシ
ョットキ接合する導電体層を形成し、それをパターニン
グしてショットキゲート電極（４）を形成する工程と、 上記ゲート電極（４）と第２半導体層（３）の間に介在
する第３絶縁膜（９）を第１絶縁膜（７）と共に除去し
て、第１半導体層（２）に接している第２絶縁膜（11）
を残存させる工程とを有して、 第２半導体層（３）上にソース／ドレイン電極（６）を
有するFETを形成することを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13786889A JP2785334B2 (ja) | 1989-05-31 | 1989-05-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13786889A JP2785334B2 (ja) | 1989-05-31 | 1989-05-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH033337A JPH033337A (ja) | 1991-01-09 |
| JP2785334B2 true JP2785334B2 (ja) | 1998-08-13 |
Family
ID=15208603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13786889A Expired - Fee Related JP2785334B2 (ja) | 1989-05-31 | 1989-05-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2785334B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003059949A (ja) * | 2001-08-20 | 2003-02-28 | Nec Corp | 電界効果トランジスタ及び電界効果トランジスタの製造方法 |
-
1989
- 1989-05-31 JP JP13786889A patent/JP2785334B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH033337A (ja) | 1991-01-09 |
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