KR0174879B1 - 화합물 반도체 소자의 격리방법 - Google Patents

화합물 반도체 소자의 격리방법 Download PDF

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Abstract

반절연막의 재성장 방법을 이용하여 반도체 소자를 격리(isolation) 시킴으로써 소자의 격리 특성을 향상시킬 수 있는 격리방법이 개시되어 있다.
본 발명은 화합물 반도체 기판상에 버퍼층, 채널층, 스페이서층, 쇼트키층 및 오믹층을 순차적으로 성장시키는 공정과, 상기 결과물상에 활성영역을 정의하기 위한 마스크 패턴을 이용하여 상기 기판의 소정부위까지 각 층들을 차례로 식각하여 수직한 식각단면을 얻는 공정과, 상기 정의된 격리영역과 활성영역과의 단차를 평탄화시킴과 아울러 식각된 활성영역 측면부위의 누설전류 경로를 차단시킬 수 있도록 상기 식각된 격리영역에 반절연막을 선택적으로 재성장시키는 공정과, 상기 마스크 패턴을 제거한 후 소스 및 드레인 영역에 오믹 금속층을 형성하는 공정과, 상기 활성영역의 쇼트키층의 일부를 노출시킨 후 노출된 쇼트키층과의 접속을 위한 게이트 전극과 상기 오믹 금속층과의 접속을 위한 소스 및 드레인 전극을 형성하는 공정으로 구성된다.

Description

화합물 반도체 소자의 격리방법
제1도(a)∼(e)는 종래 기술에 의한 화합물 반도체 소자의 격리방법을 각 단계별로 순차적으로 도시한 공정 단면도이다.
제2도(a)∼(f)는 본 발명에 의한 화합물 반도체 소자의 격리방법을 각 단계별로 순차적으로 도시한 공정 단면도이다.
본 발명은 전계효과형 화합물 반도체 소자의 제조방법에 있어서, 반절연막의 재성장 방법을 이용하여 반도체 소자를 격리(isolation) 시킴으로써 소자의 격리 특성을 향상시킬 수 있는 소자 격리방법에 관한 것이다.
현재, 광 통신기술과 반도체를 이용한 전자산업 기술의 발전에 힘입어 광전자 산업시대로 접어들고, 정보 전송이나 기록등의 분야에 대한 필요성이 더욱 증가됨에 따라 화합물 반도체에 관한 연구가 활발히 진행되고 있다.
GaAs나 InP와 같은 화합물 반도체 소자는 높은 캐리어 이동도를 갖기 때문에 고전자 이동도 트랜지스터(HEMT), 금속-반도체 전계효과 트랜지스터(MESFET) 등의 전계효과형 반도체 소자 및 이종접합 바이폴라 트랜지스터(HBT)에 널리 이용되고 있다.
이와 같은 전계효과형 갈륨비소 반도체 소자를 격리하기 위한 종래 방법으로는, 반도체 기판을 습식식각이나 건식식각 방법으로 리세스(recess) 식각하는 방법이 주로 사용되고 있다.
그러나, 상술한 종래의 소자 분리방법에 의하면, 리세스 식각후 활성영역의 측면이 노출되고 게이트 전극이 이곳을 지나감으로써, 누설전류의 경로가 형성되어 반도체 소자의 격리 특성이 저하되는 문제점이 발생되고 있다.
또한, 깊은 리세스(recess) 식각에 의해 화합물 반도체 소자를 격리하는 경우에는, 필연적으로 반도체 기판에 큰 단차가 발생하게 되고, 이러한 고단차에 의해 전극 배선시 전극이 단락되는 문제가 있다.
제1(a)도 내지 제1(e)도는 종래 기술에 의한 갈륨비소 전계효과형 반도체 소자의 격리방법을 각 단계별로 순차적으로 도시한 것으로서, 이를 참조하여 종래의 화합물 반도체 소자의 격리방법을 간단히 설명하면 다음과 같다.
제1(a)도는 반절연성 갈륨비소 기판(11) 상에 버퍼층(12), 채널층(13), 스페이서층(14), 쇼트키층(15) 및 오믹층(16)을 순차적으로 적층 형성하는 단계를 나타낸다.
제1(b)도는 소정의 감광막 패턴(17)을 이용하여 활성영역을 정의하는 단계를 나타낸다.
구체적으로, 활성영역을 정의하기 위한 감광막 패턴(17)을 형성한 다음, 이 감광막 패턴(17)을 마스크로 이용하여 상기 갈륨비소 기판(11)의 소정 부위가 노출될 때까지 상기 오믹층(16), 쇼트키층(15), 스페이서층(14), 채널층(13), 버퍼층(12) 및 기판(11)의 일부를 차례로 리세스 식각하여 기판이 식각되지 않은 활성영역과 기판이 식각된 격리영역을 정의하여 반도체 소자를 격리시킨다.
이어, 상기 감광막 패턴(17)을 제거한 후, 열저항 가열 진공증착기를 사용하며 오믹금속을 증착한 다음 열처리 공정을 수행하면, 제1(c)에 도시한 바와 같이, 리세스 식각된 활성영역의 양측면에 오믹 금속층(18)을 형성한다.
제1(d)도를 참조하여, 상기 GaAs 오믹층(16)의 일부를 식각하여 노출된 쇼트키층(15)에 게이트 전극(19)을 형성하고, 상기 오믹 금속층(18) 상에 소스 및 드레인 전극(20)을 형성하여, HEMT 와 MFSFET 등의 전계효과형 화합물 반도체 소자가 완성된다.
이때, 제1(e)도는 제1(d)도를 게이트 전극(19) 방향으로 절단한 단면도를 나타낸 것이다.
전술한 종래의 리세스 격리방법은 소자의 활성영역과 기판이 식각된 격리영역과의 단차가 크기 때문에 상기 소스 및 드레인전극(20)이 절단되는 문제가 발생된다.
또한, 제1(e)도에 도시한 바와 같이, 상기 게이트 전극(19)이 채널층(13)과 접촉되기 때문에 게이트와 소스 및 드레인 사이에 누설전류가 흐르게 되어 소자의 전기적 특성이 저하되는 문제점을 안고 있다.
따라서, 본 발명은 상술한 문제점들을 해소하기 위해 안출된 것으로서, 그 목적은 전계효과형 화합물 반도체 소자의 격리영역을 재성장시키는 방법을 이용하여 소자의 활성영역과 격리영역을 평탄화시킴과 아울러 소자의 전기적 특성을 개선시킬 수 있는 격리방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명은 하기 단계들을 포함하여 적어도 하나의 전계효과형 화합물 반도체 소자를 제공하는 것을 특징으로 한다.
(a) 화합물 반도체 기판상에 버퍼층, 채널층, 스페이서층, 쇼트키층 및 오믹층을 순차적으로 성장시키는 단계.
(b) 상기 결과물상에 활성영역을 정의하기 위한 마스크 패턴을 이용하여 상기 기판의 소정부위까지 각 층들을 차례로 식각하는 단계.
(c) 상기 정의된 격리영역과 활성영역과의 단차를 평탕화시킴과 아울러 식각된 활성영역 측면부위의 누설전류 경로를 차단시킬 수 있도록 상기 식각된 격리영역에 반절연막을 선택적으로 재성장시키는 단계.
(d) 상기 마스크 패턴을 제거한 후 소스 및 드레인 영역에 오믹 금속층을 형성하는 단계.
(e) 상기 활성영역의 쇼트키층의 일부를 노출시킨 후 노출된 쇼트키층과의 접속을 위한 게이트 전극과 상기 오믹 금속층과의 접속을 위한 소스 및 드레인 전극을 형성하는 단계.
바람직하게, 상기 활성영역을 한정하기 위한 마스크 패턴은 수직한 식각 단면프로파일을 얻을 수 있도록 산화막과 질화막으로 적층된 이중 절연막 패턴으로 구성되는 것을 특징으로 한다.
또한, 상기 식각된 격리영역에 반절연막을 선택적으로 재성장시키는 방법으로 유기금속 화학증착(Metal Organic CVD) 방법을 사용하는 것이 바람직하다.
본 발명의 바람직한 실시예에 의하면, 종래의 리세스(recess) 격리방법에 비하여 누설전류 특성과 파괴전압 특성이 향상되어 소자의 전기적 특성을 향상시킬 수 이　을 뿐만아니라 소자의 활성영역과 격리영역을 평탄화시킬 수 있는 효과를 발휘한다.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조하여 보다 상세히 설명한다.
제2(a)도 내지 제2(e)도는 본 발명에 의한 화합물 반도체 소자의 격리방법을 각 단계별로 순차적으로 도시한 공정 단면도이다.
용이한 설명을 위해, 종래기술과 대응되는 부분에 대해서는 끝자리수가 같은 동일 참조부호를 부여하였으며, 그에 대한 설명은 생략하기로 한다.
제2(a)도를 참조한 제1공정은 반절연성 화합물 반도체 기판 예를 들면, GaAs 기판(21)상에 버퍼층(22), 채널층(23), 스페이서층(24), 쇼트키층(25) 및 고농도로 도핑된 N형 오믹층(26)을 순차적으로 성장시키는 공정이다.
제2공정은 소정의 마스크 패턴(27)을 이용하여 활성영역을 정의하는 공정이다.
즉, 제2(b)도를 참조하여, 활성영역을 정의하기 위한 마스크 패턴(27)을 형성한 다음, 이 마스크 패턴(27)을 이용하여 상기 갈륨비소 기판(21)의 소정 부위가 노출될 때까지 상기 오믹층(26), 쇼트키층(25), 스페이서층(24), 채널층(23), 버퍼층(22) 및 기판(21)의 일부를 차례로 식각하여 기판이 식각되지 않은 활성영역과 기판이 식각된 격리영역을 정의한다.
이때, 상기 활성영역을 한정하기 위한 마스크 패턴(27)은 산화막과 질화막이 적층된 이중 절연막 패턴을 사용함으로써 수직한 식각 단면 프로파일을 얻을 수 있다.
제3공정은 유기금속 화학기상증착(MOCVD)법을 이용하여 상기 식각된 격리영역을 선택적으로 재성장시키는 공정이다.
제2(c)도를 참조하여, 상기 격리영역에 재성장된 반절연막(55)을 선택적으로 성장하는 방법에 의하여, 소자의 격리영역을 평탄화시킴으로써 활성영역과의 단차를 없앨 수 있다.
또한, 소자의 격리영역이 재성장 반절연막(55)에 의해 채워지기 때문에 후술되는 게이트전극(29)과 채널층(23)이 서로 접촉되지 않는다.
따라서, 게이트 누설전류의 경로가 제거된다.
제2(d)도를 참조한 제4공정은 상기 이중 절연막 패턴(27)을 제거한 후 소스 및 드레인 영역에 오믹 금속층(28)을 형성하는 공정이다.
최종적으로, 제2(e)도에 도시한 바와 같이, 상기 활성영역의 쇼트키층(25)의 일부가 노출되도록 그 상부의 오믹층(26)을 제거한 후, 노출된 쇼트키층(25)과의 접속을 위한 게이트 전극(29)과 상기 오믹 금속층(28)과의 접속을 위한 소스 및 드레인 전극(30)을 형성한다.
제2(f)도는 제2(e)도를 게이트 전극(29) 방향에서 본 단면도로서, 상기 게이트 전극(29)이 활성영역과 격리영역에 성장된 재성장 반절연막(55)을 지나갈 때의 단면모양을 나타낸 것이다.
제2(f)도에서 볼 수 있는 바와 같이, 상기 게이트 전극(29)은 상기 활성영역의 양 측벽과 직접적인 접촉이 없으며, 특히 게이트 전극(29)은 재성장 반절연막(55)에 의해 채널층(23)과는 완전하게 분리됨을 알 수 있다.
이와 같은 소자의 평탄화에 의해, 상기 재성장 반절연막 위에 다른 층의 성장도 가능하다.
예를 들면, 동일한 기판상에 고전자 이동도 트랜지스터(HEMT)와 광 소자, 또는 HEMT와 이종접합 바이폴라 트랜지스터(Heterojunction Bipolar Transistor) 등을 제작할 수 있다.
이상 설명한 바와 같이 본 발명에 의한 화합물 반도체 소자의 격리방법에 의하면, 격리영역이 재성장에 의해서 채워져 격리영역을 평탄화시킴으로써 활성영역과의 단차가 없어진다.
또한, 재성장된 반절연막에 의해 게이트 라인과 활성영역의 채널층이 전기적으로 완전히 절연됨으로써 게이트 누설전류의 경로가 없어져 소자의 전기적 특성이 향상된다.

Claims (3)

  1. 화합물 반도체 기판상에 버퍼층, 채널층, 스페이서층, 쇼트키층 및 오믹층을 순차적으로 성장시키는 단계; 상기 결과물상에 활성영역을 정의하기 위한 마스크 패턴을 이용하여 상기 기판의 소정부위까지 각 층들을 차례로 식각하여 수직한 식각 단면을 얻는 단계; 상기 정의된 격리영역과 활성영역과의 단차를 평탄화시킴과 아울러 식각된 활성영역 측면부위의 누설전류 경로를 차단시킬 수 있도록 상기 식각된 격리영역에 반절연막을 선택적으로 재성장시키는 단계; 상기 마스크 패턴을 제거한 후 소스 및 드레인 영역에 오믹 금속층을 형성하는 단계; 및 상기 활성영역의 쇼트키층의 일부를 노출시킨 후 노출된 쇼트키층과의 접속을 위한 게이트 전극과 상기 오믹 금속층과의 접속을 위한 소스 및 드레인 전극을 형성하는 단계로 이루어진 전계효과형 화합물 반도체 소자의 격리방법.
  2. 제1항에 있어서, 상기 활성영역을 한정하기 위한 마스크 패턴은 수직한 식각 단면 프로파일을 얻을 수 있도록 산화막과 질화막으로 적층된 이중 절연막 패턴으로 구성된 것을 특징으로 하는 전계효과형 화합물 반도체 소자의 격리방법.
  3. 제1항 또는 제2항에 있어서, 격리영역에 반절연막을 선택적으로 성장하여 활성영역과 격리영역을 평탄화시킨 다음 반절연막 위에 또 다른 반도체 레이저 또는 이종접합형 트랜지스터를 집적시키는 것을 특징으로 하는 전계효과형 화합물 반도체 소자의 격리방법.
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