KR100939037B1 - 두 개의 인듐갈륨인 에칭정지 층을 갖는 증가형 및 공핍형 부정형 고전자 이동도 트랜지스터와 그 형성 방법 - Google Patents

두 개의 인듐갈륨인 에칭정지 층을 갖는 증가형 및 공핍형 부정형 고전자 이동도 트랜지스터와 그 형성 방법 Download PDF

Info

Publication number
KR100939037B1
KR100939037B1 KR1020020027475A KR20020027475A KR100939037B1 KR 100939037 B1 KR100939037 B1 KR 100939037B1 KR 1020020027475 A KR1020020027475 A KR 1020020027475A KR 20020027475 A KR20020027475 A KR 20020027475A KR 100939037 B1 KR100939037 B1 KR 100939037B1
Authority
KR
South Korea
Prior art keywords
layer
recess
depletion
gallium arsenide
incremental
Prior art date
Application number
KR1020020027475A
Other languages
English (en)
Other versions
KR20020089161A (ko
Inventor
데이비드마크. 단지리오
Original Assignee
엠/에이-컴 테크놀로지 솔루션스 홀딩스, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엠/에이-컴 테크놀로지 솔루션스 홀딩스, 인크. filed Critical 엠/에이-컴 테크놀로지 솔루션스 홀딩스, 인크.
Publication of KR20020089161A publication Critical patent/KR20020089161A/ko
Application granted granted Critical
Publication of KR100939037B1 publication Critical patent/KR100939037B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Weting (AREA)

Abstract

공핍/증가형 PHEMT((pseudomorphic high electron mobility transistor,부정형 고전자 이동도 트랜지스터) 소자 구조물이 제시된다. 상기 구조물은 (a) 반도체 기판; (b) 상기 기판 상에 하나 또는 그 이상의 반도체 버퍼층을 구비하는 버퍼 영역; (c) 상기 버퍼 영역 위의 Ⅲ-Ⅴ 반도체 채널층; (d) 상기 채널층 위의 전자 도너층; (e) 상기 전자 도너층 위의 갈륨비소 또는 알루미늄갈륨비소 제1 쇼트키층 ; (f) 상기 갈륨비소 또는 알루미늄갈륨비소 제1 쇼트키층 위의 제1 인듐갈륨인 층; (g) 상기 제1 인듐갈륨인 층 위의 갈륨비소 또는 알루미늄갈륨비소 제2 쇼트키층; (h) 상기 제2의 갈륨비소 또는 알루미늄갈륨비소 쇼트키층 위의 제2 인듐갈륨인 층; (i) 상기 제2 인듐갈륨인 층 위의 도핑된 갈륨비소 컨택트층; (j) 기 컨택트층의 상부면으로부터 적어도 상기 버퍼 영역까지 뻗어나가, 제1 활성 영역 및 제2 활성 영역을 정의하는 격리 구조부; (k) 상기 제1 활성 영역 내의 상기 도핑된 갈륨비소 컨택트층 위에 배치된 증가형 저항성 소스 컨택트 및 증가형 옴드레인 컨택트; (l) 상기 도핑된 갈륨비소 컨택트층의 상부면으로부터 뻗어나오고, 상기 제1 활성 영역 내의 상기 제1 인듐갈륨인 층을 통과하는 증가형 게이트 리세스(recess); (m) 상기 증가형 게이트 리세스 내의 상기 갈륨비소 또는 알루미늄갈륨비소 제1 쇼트키층 위에 배치된 증가형 게이트 컨택트 ; (n) 상기 제2 활성 영역 내의 상기 도핑된 갈륨비소 컨택트층 위에 배치된 공핍형 옴소스 컨택트 및 공핍형 옴드레인 컨택트; (o) 상기 도핑된 갈륨비소 컨택트층의 상부면으로부터 뻗어나오고, 상기 제2 활성 영역 내의 상기 제2 인듐갈륨인 층을 통과하는 공핍형 게이트 리세스; 및 (p) 상기 공핍형 게이트 리세스 내의 상기 제2의 갈륨비소 또는 알루미늄갈륨비소 쇼트키층 위에 배치된 공핍형 게이트 컨택트를 포함하는 것을 특징으로 한다.
공핍/증가형 PHEMT 소자

Description

두 개의 인듐갈륨인 에칭정지 층을 갖는 증가형 및 공핍형 부정형 고전자 이동도 트랜지스터와 그 형성 방법{ENHANCEMENT AND DEPLETION-MODE PHEMT DEVICE HAVING TWO InGaP ETCH-STOP LAYERS AND METHOD OF FORMING SAME}
도 1a 내지 1e는 본원발명의 실시예에 따라 증가형 및 공핍형 트랜지스터 모두를 포함하는 PHEMT(pseudomorphic high electron mobility transistor) 소자를 형성하는 과정을 순차적으로 예시한 개략적인 단면도이다.
도 2a 내지 2b는 본원발명의 또다른 실시예에 따라 증가형 및 공핍형 트랜지스터 모두를 포함하는 PHEMT 소자를 형성하는 과정을 순차적으로 예시한 개략적인 단면도이다.
도 3a 내지 3c는 본원발명의 실시예에 따라 증가형 및 공핍형 트랜지스터 모두를 포함하는 PHEMT 소자를 형성하는 과정을 순차적으로 예시한 개략적인 단면도이다.
본 발명은 증가형(enhancement mode) 및 공핍형(depletion mode) PHEMT(pseudomorphic high electron mobility transistor, 부정형 고전자 이동도 트랜지스터)로 이루어지는 집적 회로 및 그 제조 방법에 관한 것이다.
몇 가지 타입의 전계 효과 트랜지스터(FET) 들은 마이크로파와 밀리미터파의 주파수 대역에서 사용이 가능하다. 이러한 높은 주파수 영역에서 사용하는 전계 효과 트랜지스터들은 금속-반도체 전계 효과 트랜지스터(MESFET) 및 고전자 이동도 트랜지스터(high electron mobility transistor:HEMT)를 포함하는데, 이들 각각은 일반적으로 3족- 5족 물질로 제조된다(이하, "Ⅲ-Ⅴ 반도체"라 함). HEMT는 전하가 전하 도너 층(charge donor layer)에서 도핑되지 않은 채널층으로 이동된다는 점에서 금속-반도체 전계 효과 트랜지스터(MESFET)와 구분된다.
일반적으로 고전자 이동도 트랜지스터(HEMT)에는 두가지 유형이 있다. 그중 한가지 타입은 단순히 고전자 이동도 트랜지스터(HEMT)라고 일컬어지나, 다른 타입은 부정형 고전자 이동도 트랜지스터(pseudomorphic HEMT 또는 PHEMT)라고 일컬어진다. 고전자 이동도 트랜지스터(HEMT)와 부정형 고전자 이동도 트랜지스터(PHEMT)의 차이점은, PHEMT에서는 소자내에 포함되는 하나의 또는 그이상의 층들이 소자내의 다른 물질의 격자상수와 확연이 다른 격자상수를 가진다는 점이다. 이러한 격자 불일치로 인해 채널층을 형성하는 물질의 결정 구조는 변형된다. 이러한 격자 불일치와 이에 따른 응력 변형 때문에 HEMT를 성장시키는 것 보다 PHEMT를 성장시키는 것이 더 어렵다 할지라도, 몇가지 성능의 장점이 얻어진다. 예를 들어 채널층으로 전달되는 전하 밀도가 증가하고, 고전자 이동도 및 고전자 포화 속도가 관찰된다. 이에 따라, 소자는 더 높은 전력 레벨을 발전시킬 수 있고 개선된 노이즈 속성을 갖고 더 높은 주파수에서 작동할 수 있다.
직결형(directed-coupled) FET 소자와 같은 소자들은 증가형 FET 및 공핍형 FET 양자를 모두 포함하는 것으로 알려져 있다. 이들 소자는 저전력 소비의 특징이 있으며 큰 집적밀도를 갖는 고속 집적 회로를 제조하기에 적합하다.
증가형 트랜지스터는 게이트-소스 전압이 인가되지 않을때 전류 흐름을 차단하는 트랜지스터로서, 보통 오프(off) 트랜지스터라고도 불리운다. 반면, 공핍형 트랜지스터는 게이트-소스 전압이 인가되지 않을때도 전류가 흐르도록 하는 트랜지스터로서, 보통 온(on) 트랜지스터라고도 불리운다. 전형적으로 게이터 콘택트가 형성되는 활성 영역의 두께는 이들 트랜지스터간에 서로 상이한데, 증가형 트랜지터를 위한 두께가 공핍형 트랜지스터를 위한 두께보다 더 얇다.
본원 발명은 증가형 및 공핍형 트랜지스터 모두를 갖는 신규한 PHEMT 소자(이는 또한 "증가/공핍형 PHEMT 소자"라고 불리움) 및 이를 제조하는 방법에 관한 것이다.
본원 발명의 제1 측면에 따르면, (a) 반도체 기판;(b) 상기 반도체 기판 상에 하나 또는 그 이상의 반도체 버퍼층을 구비하는 버퍼 영역; (c) 상기 버퍼 영역 위의 Ⅲ-Ⅴ 반도체 채널층; (d) 상기 채널층 위의 전자 도너층; (e) 상기 전자 도너층 위의 갈륨비소(GaAs) 또는 알루미늄갈륨비소(AlGaAs)의 제1 쇼트키층 ; (f) 상기 갈륨비소 또는 알루미늄갈륨비소의 제1 쇼트키층 위의 제1 인듐갈륨인(InGaP)층; (g) 상기 제1 인듐갈륨인층 위의 갈륨비소 또는 알루미늄갈륨비소의 제2 쇼트키층; (h) 상기 갈륨비소 또는 알루미늄갈륨비소의 제2 쇼트키층 위의 제2 인듐갈륨인 층; (i) 상기 제2 인듐갈륨인층 위의 도핑된 갈륨비소 컨택트층; (j) 상기 도핑된 갈륨비소 컨택트층의 상부면으로부터 적어도 상기 버퍼 영역까지 뻗어나가, 제1 활성 영역 및 제2 활성 영역을 정의하는 격리 구조부; (k) 상기 제1 활성 영역 내의 상기 도핑된 갈륨비소 컨택트층 위에 배치된 증가형 옴소스 컨택트 및 증가형 옴드레인 컨택트; (l) 상기 도핑된 갈륨비소 컨택트층의 상부면으로부터 뻗어나가, 상기 제1 활성 영역 내의 상기 제1 인듐갈륨인 층을 통과하는 증가형 게이트 리세스(recess); (m) 상기 증가형 게이트 리세스 내의 상기 갈륨비소 또는 알루미늄갈륨비소의 제1 쇼트키층 위에 배치된 증가형 게이트 컨택트 ; (n) 상기 제2 활성 영역 내의 상기 도핑된 갈륨비소 컨택트층 위에 배치된 공핍형 옴소스 컨택트 및 공핍형 옴드레인 컨택트; (o) 상기 도핑된 갈륨비소 컨택트층의 상부면으로부터 뻗어나가, 상기 제2 활성 영역 내의 상기 제2 인듐갈륨인 층을 통과하는 공핍형 게이트 리세스; 및 (p) 상기 공핍형 게이트 리세스 내의 상기 갈륨비소 또는 알루미늄갈륨비소의 제2 쇼트키층 위에 배치된 공핍형 게이트 컨택트를 포함하는 것을 특징으로 하는 공핍형 및 증가형 PHEMT 구조물이 제공된다.
바람직하게, 반도체 기판은 갈륨비소 기판이고, III-V 반도체 채널층은 인듐갈륨비소 채널층이고, 전자 도너층은 실리콘 원자의 평면판이다.
버퍼 영역은 바람직하게는 하나 이상의 III-V 반도체층을 포함하는 것이며, 더욱 바람직하게는 갈륨비소 버퍼층과 갈륨비소 및 알루미늄갈륨비소가 교번하여 이루어지는 층들을 포함하는 초격자 버퍼를 포함하는 것이다.
제1 쇼트키층은 바람직하게는 50 내지 150 옹스트롬 정도의 두께를 갖고, 바 람직하게는 AlxGa1-xAs 층이며, 여기서 x의 범위는 0.35 내지 0.75 이고 바람직하게는 도핑되지 않는다. 제2 쇼트키층은 바람직하게는 50 내지 150 옹스트롬의 두께를 갖고, 바람직하게는 AlxGa1-xAs 층이며, 여기서 x의 범위는 0.15 내지 0.25이고 바람직하게는 도핑된다.
제1 및 제2 인듐갈륨층은 바람직하게는 InzGa1-zP층으로서, 여기서 z의 범위는 0.4 내지 0.6에 해당하고, 10 내지 50 옹스트롬 정도의 두께를 갖는다.
격리구조물은 바람직하게는 이온 주입 구조물이다.
바람직한 실시예에서, 공핍/증가형 PHEMT 소자 구조물은 (a) 상기 제2 인듐갈륨인층 및 상기 도핑된 갈륨비소 컨택트층 사이에 도핑된 갈륨비소 또는 알루미늄갈륨비소 전이층 - 상기 전이층은 상기 컨택트층보다 낮은 순 도핑 농도를 가짐, (b) 상기 제1 쇼트키층과 상기 제1 인듐갈륨인층 사이에 도핑되지 않은 갈륨비소 캡층 - 상기 캡층은 그 두께가 15 내지 50 옹스트롬 정도임, 및/또는 (c) 상기 채널층 및 상기 전자 도너층 사이의 알루미늄갈륨비소 스페이서층을 포함한다.
일 실시예에서, 공핍형 게이트 리세스는 그의 하부보다 상부내에서의 개구가 더 크고, 증가형 게이트 리세스는 그 하부보다 상부내에서의 개구가 더 크다. 더욱 바람직하게는, 공핍형 게이트 리세스는 제2 인듐갈륨인층내에서보다 상기 도핑된 갈륨비소 컨택트층내에서의 개구가 더 큰 반면, 증가형 리세스는 제2 쇼트키층 및 제1 인듐갈륨인층내에서보다 상기 도핑된 갈륨비소 컨택트층 및 제2 인듐갈륨인층내에서의 개구가 더 크다.
본원 발명의 제2 측면에 따르면, 공핍/증가형 PHEMT 소자를 형성하는 방법이 제공된다. 이 방법은, (1) (a) 반도체 기판; (b) 상기 기판 상에 하나 또는 그 이상의 반도체 버퍼층을 구비하는 버퍼 영역; (c) 상기 버퍼 영역 위의 Ⅲ-Ⅴ 반도체 채널층; (d) 상기 채널층 위의 전자 도너층; (e) 상기 전자 도너층 위의 갈륨비소 또는 알루미늄갈륨비소의 제1 쇼트키층; (f) 상기 제1 쇼트키층 위의 제1 인듐갈륨인 층; (g) 상기 제1 인듐갈륨인 층 위의 제2 갈륨비소 또는 알루미늄갈륨비소 쇼트키층; (h) 상기 제2 쇼트키층 위의 제2 인듐갈륨인 층; (i) 상기 제2 인듐갈륨인 층 위의 도핑된 갈륨비소 컨택트층; (j) 상기 도핑된 갈륨비소 컨택트층위에 배치된 옴컨택트; 및 (k) 상기 컨택트층의 상부면으로부터 적어도 상기 버퍼 영역까지 뻗어나가, 제1 활성 영역 및 제2 활성 영역을 정의하는 격리 구조부를 포함하는 다층 구조물을 제공하는 단계,
(2) 상기 제1 활성 영역 내에, 상기 도핑된 갈륨비소 컨택트층의 상부면으로부터 뻗어나와 상기 제1 인듐갈륨인 층을 통과하는 증가형 게이트 리세스를 에칭하는 단계;
(3) 상기 증가형 게이트 리세스 내의 상기 제1 쇼트키층 위에 배치된 증가형 게이트 컨택트를 증착하는 단계;
(4) 상기 제2 활성 영역 내에, 상기 도핑된 갈륨비소 컨택트층의 상부면으로부터 뻗어나와 상기 제2 인듐갈륨인 층을 통과하는 공핍형 게이트 리세스를 에칭하는 단계; 및
(5) 상기 공핍형 게이트 리세스 내의 상기 제2 쇼트키층 위에 공핍형 게이트 컨택트를 증착하는 단계를 포함한다.
증가형 게이트 리세스 및 공핍형 게이트 리세스는 바람직하게는 습식 에칭 공정을 이용하여 에칭된다.
제1 군의 바람직한 실시예에 따르면, 증가형 게이트 리세스는 (a) 제1 증가형 리세스 에칭 단계에서 컨택트층의 상부면으로부터 제2 인듐갈륨인층의 상부면까지 제1 활성영역 리세스를 에칭하는 단계; (b) 제2 증가형 리세스 에칭 단계에서 제2 인듐갈륨인층을 통해 상기 제1 활성 영역 리세스를 더 에칭하는 단계; (c) 제3 증가형 리세스 에칭 단계에서 제1 인듐갈륨인층의 상부 표면까지 상기 제1 활성 영역 리세스를 더 에칭하는 단계; (d) 제4 증가형 리세스 에칭 단계에서 제1 인듐갈륨인층을 통해 상기 제1 활성 영역 리세스를 더 에칭하는 단계를 포함하는 공정에 의해 에칭된다. 또한, 이러한 실시예에서, 공핍형 게이트 리세스는 바람직하게는 (a) 제1 공핍형 리세스 에칭 단계에서 컨택트층의 상부면으로부터 제2 인듐갈륨인층의 상부면까지 제2 활성 영역 리세스를 에칭하는 단계와, (b) 제2 공핍형 리세스 에칭 단계에서 상기 제2 인듐갈륨인층을 통해 제2 활성 영역 리세스를 더 에칭하는 단계를 포함하는 공정에 의해 에칭된다.
이러한 제1군의 바람직한 실시예에에서, 제1 증가형 리세스 에칭 단계, 제3증가형 리셋 에칭 단계 및 제1 공핍형 리세스 에칭 단계는 바람직하게는 H2SO4 및 H2O2를 포함하는 수성에칭용액을 이용하여 수행되는 반면에, 제2 증가형 리세스 에칭 단계, 제4 증가형 리세스 에칭 단계, 및 제2 공핍형 에칭 단계는 바람직하게는 HCL을 포함하는 수성에칭용액을 이용하여 수행된다.
또한, 제1군의 바람직한 실시예에서, 제1 및 제2 증가형 리세스 에칭 단계들은 바람직하게는 제1 개구를 갖는 제1 활성 영역 리세스 상부가 상기 도핑된 갈륨비소 컨택트 층 및 제2 인듐갈륨인층 내에 형성되도록 수행되고, 제3 및 제4 증가형 에칭 단계는 바람직하게는 제1 개구보다 좁은 제2 개구를 갖는 제1 활성 영역 리세스 하부가 제2 쇼트키층 및 제1 인듈갈륨인층 내에 형성되도록 수행된다.
또한, 제1군의 바람직한 실시예에서, 제3 증가형 리세스 에칭 단계는 바람직하게는 제1 공핍형 리세스 에칭 단계와 동시에 수행되고, 제4 증가형 리세스 에칭 단계는 제2 공핍형 리세스 에칭 단계와 동시에 수행되고, 증가형 게이트 컨택트는 공핍형 게이트 컨택트와 동시에 증착된다. 또한, 이들 단계는 독립적으로 수행될 수도 있다.
제2군의 바람직한 실시예에서, 다층 구조물은 또한 제2 인듐갈륨인 층과 도핑된 갈륨비소 컨택트층 사이에 도핑된 갈륨비소 또는 알루미늄갈륨비소 전이층을 더 포함하고, 상기 전이층은 컨택트층보다 낮은 순 도핑 농도를 갖는다. 더욱이, 이러한 실시예에서의 증가형 게이트 리세스는, (a) 제1 증가형 리세스 에칭 단계에서 컨택트층의 상부면으로부터 인듐갈륨인층의 상부 표면까지 제1 활성 영역 리세스를 에칭하는 단계, (b) 제2 증가형 리세스 에칭 단계에서 제2 인듐갈륨인층을 통해 제1 활성 영역 리세스를 더 에칭하는 단계, (c) 제3 증가형 리세스 에칭 단계에서 제1 인듐갈륨인층의 상부면까지 제1 활성 영역 리세스를 에칭하는 단계, 및 (d) 제4 증가형 리세스 에칭 단계에서 제1인듐갈륨인층을 통해 제1 활성영역 리세스를 더 에칭하는 단계를 포함하는 공정에 의해 에칭된다. 또한, 이러한 실시예에서의 공핍형 게이트 리세스는, (a) 제1 공핍형 리세스 에칭 단계에서 컨택트층의 상부면으로부터 전이층의 상부면까지 제2 활성 영역 리세스를 에칭하는 단계, (b) 제2 공핍형 리세스 에칭 단계에서 제2 인듐갈륨인층의 상부 표면까지 제2 활성영역 리세스를 더 에칭하는 단계, (c) 제3 공핍형 리세스 에칭 단계에서 제2 인듐갈륨인층를 통해 제2 활성영역 리세스를 더 에칭하는 단계를 포함하는 공정에 의해 에칭된다.
이러한 제2군의 바람직한 실시예에서는, (a) 제1 및 제2 증가형 리세스 에칭 단계는 바람직하게는 제1 개구를 갖는 제1 활성영역 리세스 상부가 도핑된 갈륨비소 컨택트층 내에, 전이층내에, 그리고 제2 인듐갈륨인층 내에 형성되도록 수행되고, (b) 제3 및 제4 증가형 리세스 에칭 단계는 제2 개구를 갖는 제1 활성영역 리세스 하부가 제2 쇼트키층 및 제1 인듐갈륨인층내에 형성되도록 수행되고, (c) 제1 공핍형 리세스 에칭 단계는 제3개구를 갖는 제2 활성영역 리세스 상부가 도핑된 갈륨비소 컨택트층내에 형성되도록 수행되고, (d) 제2 및 제3 공핍형 리세스 에칭 단계는 제3 개구보다 좁은 제4 개구를 갖는 제2 활성영역 리세스 하부가 전이층 및 제2 인듐갈륨인층 내에 형성되도록 수행된다.
또한, 이러한 제2군의 바람직한 실시예에 따르면, 제3 증가형 리세스 에칭 단계는 바람직하게는 제2 공핍형 리세스 에칭 단계와 동시에 수행되고, 제4 증가형 리세스 에칭 단계는 바람직하게는 제3 공핍형 리세스 에칭 단계와 동시에 수행되고, 증가형 게이트 컨택트는 바람직하게는 공핍형 게이트 컨택트와 동시에 증착된다.
또한, 이러한 제2군의 바람직한 실시예에 따르면, 제1 증가형 리세스 에칭 단계, 제3 증가형 리세스 에칭 단계 및 제2 공핍형 리세스 에칭 단계 각각은 H2SO4 및 H2O2를 포함하는 수성에칭용액을 이용하여 수행되고, 제2 증가형 리세스 에칭 단계, 제4 증가형 리세스 에칭 단계 및 제3 공핍형 리세스 에칭 단계 각각은 HCL를 포함하는 수성에칭용액을 이용하여 수행된다.
본 발명의 한가지 장점은 증가형 및 공핍형 트랜지스터 모두를 포함하는 PHEMT 소자를 (1)게이트 금속에 인접한 활성영역 두께를 양호하게 제어하고 (2) 트랜지스터 소스 저항을 증가시키는 에칭-정지층을 이용하지 않고 얻을 수 있다는 것이다.
사용되는 에칭-정지층 덕분에, 본원 발명의 또다른 장점은 증가형 및 공핍형 트랜지스터 모두를 포함하는 PHEMT 소자를 (1) 일반적이고 쉽게 제어되는 에칭 케미스트리를 포함하고 (2) 높은 선택도(selectivity)를 제공하고 (3) 대용량 볼륨의 배치(batch) 모드 에칭 동작을 가능하게 하여 장비, 노동력 및 소자와 관련된 사이클 타임을 상당히 감소시키는 습식 에칭 기법을 이용하여 얻을 수 있다는 것이다.
본원 발명의 또다른 장점은 증가형 및 공핍형 트랜지스터 모두를 포함하는 PHEMT 소자를 상대적으로 적은 공정 단계들을 이용하여 얻을 수 있다는 것이다.
본원 발명의 또다른 장점은 증가형 및 공핍형 트랜지스터 모두를 포함하는 PHEMT 소자를, 고효율의 배치모드 공정의 구현을 방해하고 크리스털 손상 및 트랜지스터 성능의 격하를 야기시키는 반응성 이온 에칭 기법과 같은 기법을 이용하지 않고, 얻을 수 있다는 것이다.
이하에서는 본 발명의 바람직한 실시예로 도시된 첨부 도면을 참조하여 본 발명이 보다 완전하게 설명될 것이다. 그러나, 본 발명은 이하에서 설명되는 실시예에 제한되어 해석되지 않고 다른 형태로 구현될 수 있다.
우선 본 발명의 바람직한 실시예에 따라, 증가형 및 공핍형 트랜지스터를 모두 포함하는 PHEMT 소자 및 그 소자를 만드는 방법이 도 1a 내지 도 1e와 관련하여 설명될 것이다.
도 1a는 하부층이 반도체 기판(semiconductor structure : 102)인 다층 구조물을 도시하고 있다. 바람직한 반도체 기판(102)은 Ⅲ-Ⅴ족 반도체 기판이며, 가장 바람직한 반도체 기판(102)은 도핑되지 않은 갈륨비소기판이다. 반도체 기판(102)상에는 버퍼 영역이 배치되며, 이 버퍼 영역에는 하나이상의 반도체 버퍼층이 포함된다. 본 실시예에서 사용된 특정 버퍼 영역에는 도핑되지 않은 갈륨비소의 버퍼층(104)(예를 들면, 1000 내지 10000Å 두께일 수 있음)과 초격자 버퍼(superlattice buffer : 106)층이 포함되며, 바람직한 초격자 버퍼층은 갈륨비소층(예컨대, 15 내지 50Å일 수 있음)과 AlxGa1-xAs층(예를 들면, 15Å 내지 300Å두께일 수 있음)이 교대로 구성된 것이며, 여기서 x는 전형적으로 0.1부터 0.4까지의 범위이다. 일반적으로 초격자 버퍼(106)는 5 내지 30 주기(10 내지 60 교대층)를 포함하며, 바람직하게는 AlxGa1-xAs층으로 마무리한다.
버퍼층(104)과 초격자 버퍼층(106)에 대응하는 전술된 층들은, 이하에서 서술되는 층들과 마찬가지로, 분자빔 에피택시(molecular beam epitaxy:MBE) 및/또는 금속 유기물 화학 기상증착(metal-organic chemical vapor deposition : MOCVD)과 같은 본 기술에서 일반적으로 사용되는 기술을 이용함으로써 바람직하게 기판위에 성장된다.
초격자 버퍼층(106) 상부에는 Ⅲ-Ⅴ족 반도체 채널층(108)이 배치되며, 바람직한 Ⅲ-Ⅴ족 반도체 채널층(108)은 인듐갈륨비소층이며, 가장 바람직하게는 도핑되지 않은 InyGa1-yAs채널층이며, 여기서 바람직한 y는 0.1 내지 0.3까지의 범위이고 두께는 60Å 부터 180Å까지의 범위이다.
특정의 바람직한 실시예에서, 스페이서층(spacer layer: 미도시)은 채널층(108)의 상부에 배치된다. 스페이서층은 예를 들어 도핑되지 않은 알루미늄갈륨비소층으로 될 수 있으며, 가장 바람직하게는 20Å 내지 60Å의 AlxGa1-xAs층이며, 여기서 x는 0.15 부터 0.25까지의 범위이다.
그 다음에 전하 도너 층(charge donor layer : 110)이 제공되는데, 가장 바람직한 전하 도너 층(110)은 전자 도너 층(electro donor layer)이다. 본 목적을 달성하기 위해 본 기술로 알려진 어떠한 전자 도너층(110)도 적절하게 이용될 수 있다. 도 1a의 바람직한 실시예에서, 본 층은 실리콘 원자층(a plane of silicon atoms)이다.
다음, 갈륨비소 또는 알루미늄갈륨비소의 제1 쇼트키층(schottky layer : 112)이 증착되고, 이는 도핑될 수 있거나 또는 도핑되지 않을 수 있다. 더 바람직하게는 제1 쇼트키층(112)은 50Å 내지 150Å 두께의 도핑되지 않은 AlxGa1-xAs의 쇼트키층이고, 여기서 x는 바람직하게 0.35 내지 0.75의 범위이다.
특정의 바람직한 실시예에서, 박막형 캡층(thin cap layer : 도시하지 않음)은 산화 보호(oxidation protection)를 위하여 제1 쇼트키층(112) 상에 제공된다. 예를 들어, 상기 캡층은 박막형(예를 들어, 15 내지 50Å)의 도핑되지 않은 갈륨비소 캡층일 수 있다.
그리고, 인듐갈륨인의 제1 에칭정지층(first etch-stop layer : 114)은 구조물 상에 증착된다. 바람직하게는, 에칭정지층(114)은 InzGa1-zP의 층이고, 여기에서 z는 바람직하게 0.4 내지 0.6의 범위이고, 층두께는 바람직하게는 10 내지 50Å의 범위이다.
다음 도핑되거나 도핑되지 않은 갈륨비소 또는 Al갈륨비소의 제2쇼트키층(116)이 제공된다. 바람직하게는 제2쇼트키층(116)은 두께 50 내지 150Å인 n형 도핑된 AlxGa1-xAs의 층이고, 여기서 x는 바람직하게 0.15 내지 0.25의 범위이고, 순 도핑농도(net doping concentration)는 바람직하게 1016 내지 1018cm-3의 범위이다.
인듐갈륨인의 제2 에칭정지층(118)은 제2 쇼트키층(116) 위에 적층된다. 제1에칭정지층(114)과 같이, 제2 에칭정지층(118)은 바람직하게는 InzGa1-zP의 층이고, 여기에서 z는 0.4 내지 0.6의 범위이고, 층두께는 10 내지 50Å의 범위이다.
도 1A의 상부층은 도핑된 갈륨비소의 콘택트층(contact 1ayer : 122)이다. 바람직하게는, 도핑된 갈륨비소 콘택트층(122)은 바람직하게 200 내지 1000Å의 두께와 1018 내지 1019cm-3의 순 도핑농도를 갖는 n+ 도핑된 갈륨비소 콘택트층이다.
도시된 실시예를 포함하는 소정의 실시예에서, 전이층(120)은 인듐갈륨인의 제2에칭정지층(118)과 n+ 도핑된 갈륨비소의 콘택트층(122)의 사이에 제공된다. 전이층(120)은 바람직하게는 200-500Å의 두께와 1 ×1017 내지 1 ×1018cm-3의 순 도핑농도를 갖는 n- 갈륨비소 전이층이다.
결과적인 다중층 구조물이 도 1a에 도시된다.
후속하여, 옴콘택트(ohmic contact : 124)(4개의 콘택트가 도시되어 있고, 이들 중 하나만 라벨됨)는 갈륨비소의 모놀리식 마이크로웨이브 집적회로(MMIC)의 제조에 일반적으로 사용되는 포토리소그래픽(photolithographic)과 금속 증착 기술(metal deposition techniques)을 사용하여 콘택트층(122) 상에 형성된다. 결과적인 구조는 도 1b에 도시된다. 예시된 4개의 옴콘택트(124)는 궁극적으로는 증가형 및 공핍형 PHEMT에 적합한 소오스 및 드레인 콘택트로서 사용된다. 바람직한 금속증착기술은 증발기술(evaporation techniques)이다. AuGe는 옴콘택트(124)에 적합한 바람직한 재료이다.
이제 도 1c를 참조하면, 절연구조부(126)가 형성된다. 절연구조부(126)는 바람직하게는 다층 구조의 상부면으로부터 버퍼영역까지 뻗어가고 더 바람직하게는 버퍼층(104)까지 뻗어간다.
예를 들면, 절연구조부(126)는 본 기술로 알려져 있는 것과 같이 원하는 영역의 한계를 정하기 위해 이온 주입에 이어 포토리소토그래피 공정을 이용하여 형 성시킬 수 있다. 이 단계는 절연구조부(126)의 좌측(이들 도면의 세트에서 궁극적으로 공핍형 PHEMT에 대응하는)과 절연구조부(126)의 우측(증가형 PHEMT에 대응하는)에 각 하나씩 두 개의 활성영역을 정의한다.
다음 바람직하게는 적절한 포토리소토그래픽 공정은 감광 패턴(photoresist pattern)을 규정하기 위하여 이용되며, 여기서 공핍형 PHEMT의 게이트에 대응하는 오프닝(opening)을 포함한다. 이 포토리소토그래픽 공정에는 바람직한 공핍형 게이트 리세스를 형성하기 위한 에칭 시퀀스가 이어진다. 예를 들면, 제1 선택에칭단계는, 예를 들어 H2SO4 : H2O2 : H2O 용액을 이용하여 실행될 수 있으며, 콘택트층(122)과 전이층(120)에 걸쳐 에칭되며, 제2의 인듐갈륨인 에칭정지층(118)에서 끝낸다. 그 다음 인듐갈륨인의 제2 에칭정지층(118)은 예를 들어, HCl : H2O의 용액을 사용하는 제2 선택 에칭 단계에 의해 에칭된다. 다음 공핍형 게이트 금속(depletion-mode gate metalization : 128)은 공핍형 PHEMT의 게이트 전극으로 이용되는 쇼트키 콘택트를 형성하는 감광 패턴내에 정의된 오프닝을 통하여 제2 쇼트키층(116)위에 배치된다.
바람직한 금속 증착 기술은 증발 기술이다. 바람직한 게이트 금속에는 Ti/Pt/AU가 포함한다. 감광 패턴이 제거된 결과가 도 1d의 구조물이다.
그 다음으로 증가형 PHEMT의 게이트를 위한 오프닝을 포함하는 감광 패턴을 정의하기 위해 추가적인 포토리소토그래픽 공정이 이용된다. 이 포토리소그래픽 단계는 적절한 에칭 시퀀스로 이어진다. 예를 들면, 선택적인 게이트 리세스 에칭은 H2SO4 : H2O2 : H2O 용액을 이용하여 실행될 수 있으며, 여기서는 인듐갈륨인의 제2의 에칭정지층(118)에서 종결된다. 그 다음, 인듐갈륨인의 제2에칭정지층(118)은 HCl : H2O 용액을 이용하여 에칭된다. 다음 제2쇼트키층(116)은 H2SO4 : H2O2 : H2O 용액을 이용하여 에칭되며, 이 에칭단계는 인듐갈륨인의 제1에칭정지층(114)에서 끝난다. 다음 인듐갈륨인의 제1 에칭정지층(114)은 HCl : H2O용액을 이용하여 제거된다. 증가형 게이트 금속(130)은 증가형 PHEMT의 게이트 전극으로 이용되는 쇼트키 컨택트를 형성하는 감광 패턴내에 정의된 오프닝를 통해 제1쇼트키층(112) 위에 배치된다. 감광 패턴이 제거되며, 그 결과가 도 1e에 도시된 공핍-증가형 PHEMT 구조물이다.
이하에서는, 본원발명의 실시예에 따라 증가형 및 공핍형 트랜지스터 모두를 포함하는 PHEMT 소자를 형성하는 두 번째 방법이 도2a 내지 2b와 관련하여 설명된다. 이 실시예에서, (리세스 상부와 리세스 하부로 구성된) 이중-리세스 구조를 갖는 증가형 PHEMT가 제공된다. 일반적으로, 이러한 이중 리세스 설계는, 도 1e에 예시된 바와 같은 단일-리세스 설계에 비해 상대적으로 우세한 브레이크다운 전압을 갖는다.
우선, 옴컨택트(124) 및 격리 구조물(126)을 갖는 다층 구조물이 도 1a 내지 1c와 관련하여 전술한 설명에서와 같이 형성된다.
다음에, 적절한 포토리소그래픽 공정을 사용하여 증가형 PHEMT를 위한 게이트 리세스 상부에 해당하는 오프닝을 포함하는 포토레지스트 패턴을 규정한다. 이 러한 포토리소그래픽 단계 이후에 적절한 에칭 단계가 잇따른다. 예를 들면, 선택적 게이트 리세스 에칭이 H2SO4:H2O2:H2O 용액을 이용하여 수행될 수 있으며, 이는 제2 인듐갈륨인 에칭정지층(118)에서 종료된다. 그리고 나서, 제2 인듐갈륨인 에칭정지층(118)은, 예를 들어, HCL:H2O 용액을 이용하여 제거된다. 최종 구조물이 도 2a에 도시되어 있다.
다음에, 또다시 적절한 포토리소그래픽 공정을 이용하여 증가형 PHEMT의 게이트 리세스 하부 및 공핍형 PHEMT의 전체 게이트 리세스 모두를 위한 오프닝을 포함하는 포토레지스트 패턴을 생성한다. 이번 단계에서 증가형 PHEMT에 대응하는 포토레지스트 오프닝은 이전 단계보다 좁아져셔, 에칭 후에 이중-리세스 증가형 PHEMT를 생성한다. 다음에 선택적 에칭 단계가, 예를 들면, H2SO4:H2O2:H2O 용액을 이용하여 수행된다. 에칭은 증가형 게이트 영역의 인듐갈륨인 에칭-정지층(114) 및 공핍형 게이트 영역의 제2 인듐갈륨인 에칭-정지층(118)에서 종결된다. (이는 도 2a에 도시된 초기 증가형 리세스의 형성에 의해 가능하다.) 그런 후에, 예를 들면, HCL:H2O 용액을 이용하여, 제1 인듐갈륨인 에칭-정지층(114)이 증가형 게이트 영역에서 제거되고, 제2 인듐갈륨인 에칭-정지층(118)이 공핍형 게이트 영역에서 제거된다. 증가형 게이트 금속(130) 및 공핍형 게이트 금속(128)이 포토레지스트패턴 내에 규정된 오프닝을 통해 증착되어, 증가형 및 공핍형 PHEMT들의 게이트 전극으로서 이용되는 쇼트키 컨택트를 형성한다. 포토레지스트 패턴은 제거되고, 도 2B에 도시된 구조물을 생성한다. 증가형 게이트 금속(130)을 위한 계단형(또는 이중) 리세스를 본 도면에서 명확하게 볼 수 있다.
도 2b의 공핍형 게이트 금속(128)은 계단형 리세스를 포함하고 있지 않다. 그러나, 본 발명의 또다른 실시예에 따라, 증가형 게이트 금속(130) 및 공핍형 게이트 금속(128) 모두가 계단형 리세스를 갖는 증가/공핍형 PHEMT 소자를 형성하는 방법이 도 3a 내지 3c와 관련하여 이하에서 설명된다.
우선, 도면 1a 내지 1c와 관련하여 전술한 설명에 따라, 옴컨택트(124) 및 격리 구조물(126)을 포함하는 다층 구조물이 형성된다. 후속하여, 적절한 포토리소그래픽 공정을 이용하여 공핍형 PHEMT를 위한 위쪽의 게이트 리세스에 대응하는 오프닝을 포함하는 포토레지스트 패턴을 규정한다. 다음에, 공지된 다수의 갈륨비소 에칭 용액중 하나를 이용하는 비-선택적 게이트 리세스 에칭 단계를 수행하여 전이층(120) 아래로의 구조물을 에칭한다. 포토레지스트는 제거되고, 도 3a의 구조물이 남는다.
부가적인 포토레지스트 패턴이 규정되는데, 이는 증가형 PHEMT를 위한 위쪽의 게이트 리세스에 대응하는 오프닝을 포함한다. 이러한 포토리소그래픽 단계 다음에는 에칭 단계가 잇따른다. 예를 들면, H2SO4:H2O2:H2O 용액을 이용하는 선택적 게이트 리세스 에칭이 수행될 수 있고, 이는 제2 인듐갈륨인 에칭-정지층(118)에서 멈춘다. 그 후에, 제2 인듐갈륨인 에칭-정지층(118)이, 예를 들면, HCL:H2O 용액을 이용하여 제거된다. 포토레지스트가 제거된다. 결과 구조물이 도 3b에 도시되어 있다.
또 하나의 포토레지스트 패턴이 규정되는데, 이는 증가형 PHEMT의 게이트 리세스 하부 및 공핍형 PHEMT의 게이트 리세스 하부 모두를 위한 오프닝을 포함한다. 증가형 및 공핍형 PHEMT들의 게이트 리세스 하부를 위한 오프닝은 대응하는 게이트 리세스 상부의 오프닝보다 좁아서, 에칭후에 이중 리세스를 생성한다. 우선, 예를 들면, H2SO4:H2O2:H2O 용액을 이용하여, (a) 증가형 게이트 영역내의 제1 인듐갈륨인 에칭-정지층(114) 및 (b) 공핍형 게이트 영역내의 제2 인듐갈륨인 에칭-정지층(118)에서 멈추는 선택적 게이트 리세스 에칭이 수행된다. 다음에, 예를 들면, HCL:H2O 용액을 이용하여, (a) 증가형 게이트 영역내의 제1 인듐갈륨인 에칭-정지층(114) 및 (b) 공핍형 게이트 영역내의 제2 인듐갈륨인 에칭-정지층(118)을 제거하는 선택적 에칭이 수행된다. 증가형 게이트 금속(130) 및 공핍형 게이트 금속(128)이 포토레지스트패턴 내에 규정된 오프닝을 통해 증착되어, 증가형 및 공핍형 PHEMT들의 게이트 전극으로서 이용되는 쇼트키 컨택트를 형성한다. 포토레지스트 패턴이 제거되고, 도 3c에 도시된 최종 구조물이 남는다. 이중 리세스 구조 덕분에, 도시된 설계는 증가형 PHEMT 및 공핍형 PHEMT 모두와 관련하여 더 우세한 브레이크다운 전압을 갖는다.
몇가지 예시적인 실시예에 관련하여 본원 발명을 설명하였지만, 전술한 실시예의 다양한 변형이 가능함은 당업자에게 명백하다. 이러한 변형은 본원 발명의 범주 내이며, 오직 첨부된 청구항에 의해서만 발명의 범위가 한정될 것이다.
본 발명의 한가지 장점은 증가형 및 공핍형 트랜지스터 모두를 포함하는 PHEMT 소자를 (1)게이트 금속에 인접한 활성영역 두께를 양호하게 제어하고 (2) 트랜지스터 소스 저항을 증가시키는 에칭-정지층을 이용하지 않고 얻을 수 있다는 것이다.
사용되는 에칭-정지층 덕분에, 본원 발명의 또다른 장점은 증가형 및 공핍형 트랜지스터 모두를 포함하는 PHEMT 소자를 (1)일반적이고 쉽게 제어되는 에칭 케미스트리를 포함하고 (2)높은 선택도(selectivity)를 제공하고 (3)대용량 볼륨의 배치 모드 에칭 동작을 가능하게 하여 장비, 노동력 및 소자와 관련된 사이클 타임을 상당히 감소시키는 습식 에칭 기법을 이용하여 얻을 수 있다는 것이다.
본원 발명의 또다른 장점은 증가형 및 공핍형 트랜지스터 모두를 포함하는 PHEMT 소자를 상대적으로 적은 공정 단계들을 이용하여 얻을 수 있다는 것이다.
본원 발명의 또다른 장점은 증가형 및 공핍형 트랜지스터 모두를 포함하는 PHEMT 소자를, 고효율의 배치모드 공정의 구현을 방해하고 크리스털 손상 및 트랜지스터 성능의 격하를 야기시키는 반응성 이온 에칭 기법과 같은 기법을 이용하지 않고, 얻을 수 있다는 것이다.

Claims (26)

  1. 공핍/증가형 부정형고전자이동도트랜지스터(psudomorphic high electron mobiliy transistor:PHEMT) 소자 구조물에 있어서,
    반도체 기판;
    상기 기판 위에 하나 또는 그 이상의 반도체 버퍼층을 구비하는 버퍼 영역;
    상기 버퍼 영역 위의 Ⅲ-Ⅴ 반도체 채널층;
    상기 채널층 위의 전자 도너층;
    상기 전자 도너층 위의 갈륨비소(GaAs) 또는 알루미늄갈륨비소(AlGaAs)의 제1 쇼트키층;
    상기 갈륨비소 또는 알루미늄갈륨비소의 제1 쇼트키층 위의 제1 인듐갈륨인(InGaP)층;
    상기 제1 인듐갈륨인 층 위의 갈륨비소 또는 알루미늄갈륨비소의 제2 쇼트키층;
    상기 갈륨비소 또는 알루미늄갈륨비소의 제2 쇼트키층 위의 제2 인듐갈륨인 층;
    상기 제2 인듐갈륨인 층 위의 도핑된 갈륨비소 컨택트층;
    상기 도핑된 갈륨비소 컨택트층의 상부면으로부터 적어도 상기 버퍼 영역까지 뻗어나가, 제1 활성 영역 및 제2 활성 영역을 정의하는 격리 구조부;
    상기 제1 활성 영역 내의 상기 도핑된 갈륨비소 컨택트층 위에 배치된 증가형 옴소스 컨택트 및 증가형 옴드레인 컨택트;
    상기 도핑된 갈륨비소 컨택트층의 상부면으로부터 뻗어나가, 상기 제1 활성 영역 내의 상기 제1 인듐갈륨인 층을 통과하는 증가형 게이트 리세스;
    상기 증가형 게이트 리세스 내의 상기 갈륨비소 또는 알루미늄갈륨비소의 제1 쇼트키층 위에 배치된 증가형 게이트 컨택트;
    상기 제2 활성 영역 내의 상기 도핑된 갈륨비소 컨택트층 위에 배치된 공핍형 옴소스 컨택트 및 공핍형 옴드레인 컨택트;
    상기 도핑된 갈륨비소 컨택트층의 상부면으로부터 뻗어나가, 상기 제2 활성 영역 내의 상기 제2 인듐갈륨인 층을 통과하는 공핍형 게이트 리세스;
    상기 공핍형 게이트 리세스 내의 상기 갈륨비소 또는 알루미늄갈륨비소의 제2 쇼트키층 위에 배치된 공핍형 게이트 컨택트를 포함하고,
    상기 공핍형/증가형 PHEMT 구조물은, 상기 제2 인듐갈륨인 층과 상기 도핑된 갈륨비소 컨택트층 사이에 도핑된 갈륨비소 또는 알루미늄갈륨비소 전이층을 더 포함하고, 상기 전이층은 상기 컨택트층보다 더 낮은 순(net) 도핑 농도를 갖는 공핍형/증가형 PHEMT 소자 구조물.
  2. 제 1 항에 있어서,
    상기 반도체 기판은 갈륨비소 기판인 공핍형 및 증가형 PHEMT 소자 구조물.
  3. 제 1 항에 있어서, 상기 하나 또는 그 이상의 반도체 버퍼층은 하나 또는 그 이상의 Ⅲ-Ⅴ 반도체 층으로 구성되는 공핍형/증가형 PHEMT 소자 구조물.
  4. 제 3 항에 있어서, 상기 하나 또는 그 이상의 버퍼층은 갈륨비소 버퍼층, 및 갈륨비소 층 및 알루미늄갈륨비소 층이 교대로 구비되는 초격자 버퍼를 구비하는 공핍형/증가형 PHEMT 소자 구조물.
  5. 제 1 항에 있어서, 상기 Ⅲ-Ⅴ 반도체 채널층은 인듐갈륨비소 채널층인 공핍형/증가형 PHEMT 소자 구조물.
  6. 제 1 항에 있어서, 상기 전자 도너 층은 실리콘 원자의 평면판인 공핍형/증가형 PHEMT 구조물.
  7. 제 1 항에 있어서, 상기 제1 쇼트키층은 x 가 0.35 내지 0.75의 범위를 갖는 AlxGa1-xAs층이고, 두께가 50 내지 150 옹스트롬이며, 상기 제2 쇼트키층은 x가 0.15 내지 0.25의 범위를 갖는 AlxGa1-xAs층이고, 두께가 50 내지 150 옹스트롱인 공핍형/증가형 PHEMT 소자 구조물.
  8. 제 7 항에 있어서, 상기 제1 쇼트키층은 도핑되지 않고, 상기 제2 쇼트키층은 도핑되는 공핍형/증가형 PHEMT 소자 구조물.
  9. 제 1 항에 있어서, 상기 제1 및 제2 인듐갈륨인 층은 z 가 0.4 내지 0.6의 범위를 갖는 InzGa1-zP 층이고, 두께가 10 내지 50 옹스트롬인 공핍형/증가형 PHEMT 소자 구조물.
  10. 제 1 항에 있어서, 상기 격리 구조부는 이온이 주입된 구조인 공핍형/증가형 PHEMT 소자 구조물.
  11. 삭제
  12. 제 7 항에 있어서, 상기 공핍형/증가형 PHEMT 구조물은 상기 제1 쇼트키층과 상기 제1 인듐갈륨인 층 사이에 도핑되지 않은 갈륨비소캡층을 더 포함하고, 상기 캡층은 두께가 15 내지 50 옹스트롱인 공핍형/증가형 PHEMT 소자 구조물.
  13. 제 1 항에 있어서, 상기 공핍형/증가형 PHEMT 구조물은 상기 채널층과 상기 전자 도너층 사이에 알루미늄갈륨비소 스페이서층을 더 포함하는 공핍형/증가형 PHEMT 소자 구조물.
  14. 제 1 항에 있어서, 상기 공핍형 게이트 리세스는 하부내에서보다 상부내에서 더 큰 개구를 갖고, 상기 증가형 게이트 리세스는 하부내에서보다 상부내에서 더 큰 개구를 갖는 공핍형/증가형 PHEMT 소자 구조물.
  15. 제 1 항에 있어서, 상기 공핍형 게이트 리세스는 상기 제2 인듐갈륨인층 내에서보다 상기 도핑된 갈륨비소 컨택트층내에서 더 큰 개구를 갖고, 상기 증가형 게이트 리세스는 상기 제2 쇼트키층 및 상기 제1 인듐갈륨인층내에서보다 상기 도핑된 갈륨비소 컨택트층 및 상기 제2 인듐갈륨인층내에서 더 큰 개구를 갖는 공핍형/증가형 PHEMT 소자 구조물.
  16. 공핍/증가형 PHEMT 소자 구조물을 형성하는 방법에 있어서,
    (a) 반도체 기판; (b) 하나 이상의 반도체 버퍼층으로 이루어진 상기 기판 위의 버퍼 영역; (c) 상기 버퍼 영역 위의 Ⅲ-Ⅴ 반도체 채널 층; (d) 상기 채널 층 위의 전자 도너 층; (e) 상기 전자 도너 층위의 갈륨비소 또는 알루미늄갈륨비소의 제1 쇼트키층; (f) 상기 갈륨비소 또는 알루미늄갈륨비소의 제1 쇼트키층 위의 제1 인듐갈륨인 층; (g) 상기 제1 인듐갈륨인 층 위의 갈륨비소 또는 알루미늄갈륨비소의 제2 쇼트키층; (h) 상기 갈륨비소 또는 알루미늄갈륨비소의 제2 쇼트키층 위의 제2 인듐갈륨인 층; (i) 상기 제2 인듐갈륨인 층 위의 도핑된 갈륨비소 컨택트층; (j) 상기 도핑된 갈륨비소 컨택트층 위에 배치된 옴컨택트; (k) 상기 도핑된 갈륨비소 컨택트층의 상부면으로부터 적어도 상기 버퍼 영역까지 뻗어나가, 제1 활성 영역 및 제2 활성 영역을 정의하는 격리 구조부를 구비하는 다층(multi layer) 구조물을 제공하는 단계;
    상기 제1 활성 영역 내에 상기 도핑된 갈륨비소 컨택트층의 상부면으로부터 뻗어나가 상기 제1 인듐갈륨인 층을 통과하는 증가형 게이트 리세스를 에칭하는 단계;
    상기 증가형 게이트 리세스 내의 상기 갈륨비소 또는 알루미늄갈륨비소의 제1 쇼트키층 위에 증가형 게이트 컨택트를 증착하는 단계;
    상기 제2 활성 영역 내에 상기 도핑된 갈륨비소 컨택트층의 상부면으로부터 뻗어나가 상기 제2 인듐갈륨인 층을 통과하는 공핍형 게이트 리세스를 에칭하는 단계;
    상기 공핍형 게이트 리세스 내의 상기 갈륨비소 또는 알루미늄갈륨비소의 제2 쇼트키층 위에 공핍형 게이트 컨택트를 증착하는 단계를 포함하고,
    상기 다층 구조물은 상기 제2 인듐갈륨인층 및 상기 도핑된 갈륨비소 컨택트층 사이에 도핑된 갈륨비소 또는 알루미늄갈륨비소 전이층을 더 포함하고, 상기 전이층은 상기 컨택트층보다 낮은 순 도핑 농도를 가지며,
    상기 증가형 게이트 리세스는, (a) 제1 증가형 리세스 에칭 단계에서 상기 컨택트층의 상부면으로부터 상기 제2 인듐갈륨인층의 상부면까지 제1 활성영역 리세스를 에칭하는 단계; (b) 제2 증가형 리세스 에칭 단계에서 상기 제2 인듐갈륨인층을 통해 상기 제1 활성영역 리세스를 더 에칭하는 단계; (c) 제3 증가형 리세스 에칭 단계에서 상기 제1 인듐갈륨인층의 상부면까지 상기 제1활성영역 리세스를 더 에칭하는 단계; (d) 제4 증가형 리세스 에칭 단계에서 상기 제1 인듐갈륨인 층을 통해 상기 제1 활성영역 리세스를 더 에칭하는 단계를 포함하는 공정에 의해 에칭되고,
    상기 공핍형 게이트 리세스는, (a) 제1 공핍형 리세스 에칭 단계에서 상기 컨택트층의 상부면으로부터 상기 전이층의 상부면까지 제2 활성영역 리세스를 에칭하는 단계; (b) 제2 공핍형 리세스 에칭 단계에서 상기 제2 인듐갈륨인층의 상부면까지 상기 제2 활성영역 리세스를 더 에칭하는 단계; (c) 상기 공핍형 게이트 리세스를 완성하기 위해 제3 공핍형 리세스 에칭 단계에서 상기 제2 인듐갈륨인층을 통해 상기 제2 활성영역 리세스를 더 에칭하는 단계를 포함하는 공정에 의해 에칭되는 공핍형/증가형 PHEMT 소자 구조물 형성 방법.
  17. 제 16 항에 있어서,
    상기 증가형 게이트 리세스는, (a) 제1 증가형 리세스 에칭 단계에서 상기 컨택트층의 상부면으로부터 상기 제2 인듐갈륨인층의 상부면까지 제1 활성영역 리세스를 에칭하는 단계; (b) 제2 증가형 리세스 에칭 단계에서 상기 제2 인듐갈륨인층을 통해 상기 제1 활성영역 리세스를 더 에칭하는 단계; (c) 제3 증가형 리세스 에칭 단계에서 상기 제1 인듐갈륨인층의 상부면까지 상기 제1활성영역 리세스를 더 에칭하는 단계; (d) 제4 증가형 리세스 에칭 단계에서 제1 인듐갈륨인층을 통해 상기 제1 활성 영역 리세스를 더 에칭하는 단계를 포함하는 공정에 의해 에칭되고,
    상기 공핍형 게이트 리세스는, (a) 제1 공핍형 리세스 에칭 단계에서 상기 컨택트층의 상부면으로부터 상기 제2 인듐갈륨인층의 상부면까지 제2 활성영역 리세스를 에칭하는 단계; (b) 상기 공핍형 게이트 리세스를 완성하기 위해 제2 공핍형 리세스 에칭 단계에서 상기 제2 인듐갈륨인층을 통해 상기 제2 활성영역 리세스를 더 에칭하는 단계를 포함하는 공정에 의해 에칭되는
    공핍형/증가형 PHEMT 소자 구조물 형성 방법.
  18. 제 16 항에 있어서, 상기 증가형 게이트 리세스 및 상기 공핍형 게이트 리세스는 습식 에칭 공정에 의해 에칭되는 공핍형/증가형 PHEMT 소자 구조물 형성 방법.
  19. 제 17 항에 있어서, 상기 제1 증가형 게이트 리세스 에칭 단계, 상기 제3 증가형 게이트 리세스 에칭 단계 및 상기 제1 공핍형 리세스 에칭 단계 각각은 H2SO4 및 H2O2를 포함하는 수성에칭용액을 이용하여 수행되고, 상기 제2 증가형 리세스 에칭 단계, 상기 제4 증가형 리세스 에칭 단계, 및 상기 제2 공핍형 에칭 단계 각각은 HCL을 포함하는 수성에칭용액을 이용하여 수행되는 공핍형/증가형 PHEMT 소자 구조물 형성 방법.
  20. 제 17 항에 있어서, 상기 제1 및 제2 증가형 리세스 에칭 단계들은 제1 개구를 갖는 제1 활성영역 리세스 상부가 상기 도핑된 갈륨비소 컨택트층 및 상기 제2 인듐갈륨인층 내에 형성되도록 수행되고, 상기 제3 및 제4 증가형 에칭 단계들은 제2 개구를 갖는 제1 활성영역 리세스 하부가 상기 갈륨비소 또는 알루미늄갈륨비소의 제2 쇼트키층 및 상기 제1 인듐갈륨인층 내에 형성되도록 수행되며, 상기 제1 개구가 상기 제2 개구보다 넓은, 공핍형/증가형 PHEMT 소자 구조물 형성 방법.
  21. 제 17 항에 있어서, 상기 제3 증가형 리세스 에칭 단계는 상기 제1 공핍형 리세스 에칭 단계와 동시에 수행되고, 상기 제4 증가형 리세스 에칭 단계는 상기 제2 공핍형 리세스 에칭 단계와 동시에 수행되고, 증가형 게이트 컨택트는 상기 공핍형 게이트 컨택트와 동시에 증착되는, 공핍형/증가형 PHEMT 소자 구조물 형성 방법.
  22. 제 17 항에 있어서, 상기 제1 공핍형 리세스 에칭 단계, 상기 제2 공핍형 리세스 에칭 단계, 상기 제1 증가형 리세스 에칭 단계, 상기 제2 증가형 리세스 에칭 단계, 상기 제3 증가형 리세스 에칭 단계 및 상기 제4 증가형 리세스 에칭 단계들중 어떠한 두단계들도 동시에 수행되지 않는, 공핍형/증가형 PHEMT 소자 구조물 형성 방법.
  23. 삭제
  24. 제 16 항에 있어서, 상기 제1 및 제2 증가형 리세스 에칭 단계들은 제1 개구를 갖는 제1 활성영역 리세스 상부가 상기 도핑된 갈륨비소 컨택트층, 상기 전이층 및 상기 제2 인듐갈륨인층 내에 형성되도록 수행되고, 상기 제3 및 제4 증가형 리세스 에칭 단계들은 제2 개구를 갖는 제1 활성 영역 리세스 하부가 상기 제2 쇼트키층 및 상기 제1 인듐갈륨인층 내에 형성되도록 수행되고,
    상기 제1 개구가 상기 제2 개구보다 넓으며,
    상기 제1 공핍형 리세스 에칭 단계는 제3 개구를 갖는 제2 활성영역 리세스 하부가 상기 도핑된 갈륨비소 컨택트층 내에 형성되도록 수행되며,
    상기 제2 및 제3 공핍형 리세스 에칭 단계들은 제4 개구를 갖는 제2 활성영역 리세스 하부가 상기 전이층 및 상기 제2 인듐갈륨인층 내에 형성되도록 수행되고,
    상기 제3 개구가 상기 제4개구보다 넓은
    공핍형/증가형 PHEMT 소자 구조물 형성 방법.
  25. 제 16 항에 있어서, 상기 제3 증가형 리세스 에칭 단계는 상기 제2 공핍형 리세스 에칭 단계와 동시에 수행되고, 상기 제4 증가형 리세스 에칭 단계는 상기 제3 공핍형 리세스 에칭 단계와 동시에 수행되고, 상기 증가형 게이트 컨택트는 상기 공핍형 게이트 컨택트와 동시에 증착되는 공핍형/증가형 PHEMT 소자 구조물 형성 방법.
  26. 제 16 항에 있어서, 상기 제1 증가형 게이트 리세스 에칭 단계, 상기 제3 증가형 게이트 리세스 에칭 단계 및 상기 제2 공핍형 리세스 에칭 단계 각각은 H2SO4 및 H2O2를 포함하는 수성에칭용액을 이용하여 수행되고, 상기 제2 증가형 리세스 에칭 단계, 상기 제4 증가형 리세스 에칭 단계, 및 상기 제3 공핍형 에칭 단계 각각은 HCL을 포함하는 수성에칭용액을 이용하여 수행되는 공핍형/증가형 PHEMT 소자 구조물 형성 방법.
KR1020020027475A 2001-05-21 2002-05-17 두 개의 인듐갈륨인 에칭정지 층을 갖는 증가형 및 공핍형 부정형 고전자 이동도 트랜지스터와 그 형성 방법 KR100939037B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/861,037 US6703638B2 (en) 2001-05-21 2001-05-21 Enhancement and depletion-mode phemt device having two ingap etch-stop layers
US09/861,037 2001-05-21

Publications (2)

Publication Number Publication Date
KR20020089161A KR20020089161A (ko) 2002-11-29
KR100939037B1 true KR100939037B1 (ko) 2010-01-27

Family

ID=25334692

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020027475A KR100939037B1 (ko) 2001-05-21 2002-05-17 두 개의 인듐갈륨인 에칭정지 층을 갖는 증가형 및 공핍형 부정형 고전자 이동도 트랜지스터와 그 형성 방법

Country Status (4)

Country Link
US (1) US6703638B2 (ko)
EP (1) EP1261035A3 (ko)
JP (2) JP2003023016A (ko)
KR (1) KR100939037B1 (ko)

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6787826B1 (en) 2003-03-14 2004-09-07 Triquint Semiconductor, Inc. Heterostructure field effect transistor
US7449728B2 (en) * 2003-11-24 2008-11-11 Tri Quint Semiconductor, Inc. Monolithic integrated enhancement mode and depletion mode field effect transistors and method of making the same
US7488992B2 (en) * 2003-12-04 2009-02-10 Lockheed Martin Corporation Electronic device comprising enhancement mode pHEMT devices, depletion mode pHEMT devices, and power pHEMT devices on a single substrate and method of creation
US7183592B2 (en) * 2004-05-26 2007-02-27 Raytheon Company Field effect transistor
JP4284254B2 (ja) 2004-09-07 2009-06-24 富士通株式会社 電界効果型半導体装置
TW200627627A (en) * 2004-09-24 2006-08-01 Koninkl Philips Electronics Nv Enhancement-depletion field effect transistor structure and method of manufacture
JP2008527687A (ja) * 2004-12-30 2008-07-24 オーミック ソシエテ パール アクション サンプリフィエ エンハンスメント−デプレッション半導体構造及びその製造方法
US20060175631A1 (en) * 2005-02-04 2006-08-10 Raytheon Company Monolithic integrated circuit having enhanced breakdown voltage
US7626218B2 (en) * 2005-02-04 2009-12-01 Raytheon Company Monolithic integrated circuit having enhancement mode/depletion mode field effect transistors and RF/RF/microwave/milli-meter wave milli-meter wave field effect transistors
US7321132B2 (en) * 2005-03-15 2008-01-22 Lockheed Martin Corporation Multi-layer structure for use in the fabrication of integrated circuit devices and methods for fabrication of same
US20060223293A1 (en) 2005-04-01 2006-10-05 Raytheon Company Semiconductor devices having improved field plates
US7253455B2 (en) * 2005-04-05 2007-08-07 Freescale Semiconductor, Inc. pHEMT with barrier optimized for low temperature operation
JP2007227884A (ja) * 2006-01-30 2007-09-06 Matsushita Electric Ind Co Ltd 電界効果トランジスタ
US7808016B2 (en) * 2006-09-14 2010-10-05 Teledyne Licensing, Llc Heterogeneous integration of low noise amplifiers with power amplifiers or switches
US8120066B2 (en) * 2006-10-04 2012-02-21 Selex Sistemi Integrati S.P.A. Single voltage supply pseudomorphic high electron mobility transistor (PHEMT) power device and process for manufacturing the same
JP2008263146A (ja) * 2007-04-13 2008-10-30 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US20090073065A1 (en) * 2007-09-14 2009-03-19 M/A-Com, Inc. Tunable Dielectric Resonator Circuit
GB2453115A (en) * 2007-09-25 2009-04-01 Filtronic Compound Semiconduct HBT and FET BiFET hetrostructure and substrate with etch stop layers
JP2009224605A (ja) * 2008-03-17 2009-10-01 Panasonic Corp 半導体装置およびその製造方法
JP2010135590A (ja) * 2008-12-05 2010-06-17 Renesas Electronics Corp 電界効果トランジスタ
TWI509774B (zh) 2009-05-19 2015-11-21 Murata Manufacturing Co A semiconductor switching device, and a method of manufacturing a semiconductor switching device
JP5749918B2 (ja) * 2010-11-18 2015-07-15 ルネサスエレクトロニクス株式会社 半導体装置、及び半導体装置の製造方法
ITTO20120675A1 (it) 2011-08-01 2013-02-02 Selex Sistemi Integrati Spa Dispositivo phemt ad arricchimento/svuotamento e relativo metodo di fabbricazione
WO2013154574A1 (en) * 2012-04-13 2013-10-17 Intel Corporation Conversion of strain-inducing buffer to electrical insulator
CN103337460B (zh) * 2013-06-09 2016-06-22 中国电子科技集团公司第五十五研究所 一种E/D集成的GaN HEMT器件制备方法
TWI615977B (zh) * 2013-07-30 2018-02-21 高效電源轉換公司 具有匹配臨界電壓之積體電路及其製造方法
CN105409005B (zh) 2013-08-23 2019-04-02 英特尔公司 在mos晶体管的iv族衬底上沉积的iii-v沟道的高阻层
US9502535B2 (en) * 2015-04-10 2016-11-22 Cambridge Electronics, Inc. Semiconductor structure and etch technique for monolithic integration of III-N transistors
US20170076986A1 (en) * 2015-07-15 2017-03-16 The Regents Of The University Of Michigan Non-destructive epitaxial lift-off of large area iii-v thin-film grown by metal organic chemical vapor deposition and substrate reuse
US10720428B2 (en) * 2015-11-10 2020-07-21 Qorvo Us, Inc. High bandgap Schottky contact layer device
EP3182460A1 (en) * 2015-12-18 2017-06-21 IMEC vzw Method of fabricating an enhancement mode group iii-nitride hemt device and a group iii-nitride structure fabricated thereof
US11145648B2 (en) * 2017-03-31 2021-10-12 Intel Corporation Enhancement/depletion device pairs and methods of producing the same
US11081485B2 (en) * 2019-10-23 2021-08-03 Win Semiconductors Corp. Monolithic integrated circuit device having gate-sinking pHEMTs

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920010674A (ko) * 1990-11-28 1992-06-27 서주인 롤(Roll)타입 인덕터의 제조방법
JPH04199641A (ja) * 1990-11-29 1992-07-20 Fujitsu Ltd 半導体装置及びその製造方法
JP2930982B2 (ja) * 1988-12-28 1999-08-09 エイ・ティ・アンド・ティ・コーポレーション ＧａＡｓ集積回路およびその製造方法
WO2000019512A1 (en) * 1998-09-29 2000-04-06 Raytheon Company Pseudomorphic high electron mobility transistors

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3480631D1 (de) 1983-06-24 1990-01-04 Nec Corp Halbleiterstruktur mit uebergitter hoher traegerdichte.
DE3476841D1 (en) 1983-11-29 1989-03-30 Fujitsu Ltd Compound semiconductor device and method of producing it
US5091759A (en) 1989-10-30 1992-02-25 Texas Instruments Incorporated Heterostructure field effect transistor
JPH02148740A (ja) * 1988-11-29 1990-06-07 Fujitsu Ltd 半導体装置及びその製造方法
US5060030A (en) 1990-07-18 1991-10-22 Raytheon Company Pseudomorphic HEMT having strained compensation layer
JPH04260338A (ja) 1991-02-14 1992-09-16 Mitsubishi Electric Corp 半導体装置の製造方法
JP2656397B2 (ja) * 1991-04-09 1997-09-24 三菱電機株式会社 可視光レーザダイオードの製造方法
US5140386A (en) 1991-05-09 1992-08-18 Raytheon Company High electron mobility transistor
US5262660A (en) * 1991-08-01 1993-11-16 Trw Inc. High power pseudomorphic gallium arsenide high electron mobility transistors
JPH0677205A (ja) 1992-08-26 1994-03-18 Matsushita Electric Ind Co Ltd 化合物半導体の微細構造形成方法
JP3224437B2 (ja) 1992-11-30 2001-10-29 富士通株式会社 Ｉｉｉ−ｖ族化合物半導体装置
US5330932A (en) 1992-12-31 1994-07-19 Texas Instruments Incorporated Method for fabricating GaInP/GaAs structures
US5324682A (en) * 1993-04-29 1994-06-28 Texas Instruments Incorporated Method of making an integrated circuit capable of low-noise and high-power microwave operation
JP2581452B2 (ja) 1994-06-06 1997-02-12 日本電気株式会社 電界効果トランジスタ
JP2773700B2 (ja) * 1994-08-24 1998-07-09 日本電気株式会社 化合物半導体装置およびその製造方法
US5514605A (en) * 1994-08-24 1996-05-07 Nec Corporation Fabrication process for compound semiconductor device
JP2643859B2 (ja) 1994-09-29 1997-08-20 日本電気株式会社 化合物半導体電界効果トランジスタ
JP2679653B2 (ja) 1994-12-05 1997-11-19 日本電気株式会社 半導体装置
JPH09167877A (ja) * 1995-12-15 1997-06-24 Furukawa Electric Co Ltd:The 半導体レーザ装置及びその製造方法
JP2891204B2 (ja) * 1996-09-27 1999-05-17 日本電気株式会社 半導体装置の製造方法
US5811844A (en) * 1997-07-03 1998-09-22 Lucent Technologies Inc. Low noise, high power pseudomorphic HEMT
US6258639B1 (en) * 1999-05-21 2001-07-10 Agilent Technologies, Inc. Sintered gate schottky barrier fet passivated by a degradation-stop layer

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2930982B2 (ja) * 1988-12-28 1999-08-09 エイ・ティ・アンド・ティ・コーポレーション ＧａＡｓ集積回路およびその製造方法
KR920010674A (ko) * 1990-11-28 1992-06-27 서주인 롤(Roll)타입 인덕터의 제조방법
JPH04199641A (ja) * 1990-11-29 1992-07-20 Fujitsu Ltd 半導体装置及びその製造方法
WO2000019512A1 (en) * 1998-09-29 2000-04-06 Raytheon Company Pseudomorphic high electron mobility transistors

Also Published As

Publication number Publication date
US20020171076A1 (en) 2002-11-21
EP1261035A2 (en) 2002-11-27
US6703638B2 (en) 2004-03-09
JP2009224801A (ja) 2009-10-01
KR20020089161A (ko) 2002-11-29
JP2003023016A (ja) 2003-01-24
EP1261035A3 (en) 2005-02-09

Similar Documents

Publication Publication Date Title
KR100939037B1 (ko) 두 개의 인듐갈륨인 에칭정지 층을 갖는 증가형 및 공핍형 부정형 고전자 이동도 트랜지스터와 그 형성 방법
US6573129B2 (en) Gate electrode formation in double-recessed transistor by two-step etching
US10418473B1 (en) Monolithic integration of group III nitride epitaxial layers
US6797994B1 (en) Double recessed transistor
US7541232B2 (en) Method for fabrication of devices in a multi-layer structure
US7829957B2 (en) Semiconductor device and manufacturing method thereof
US5681766A (en) Method of making integrated circuit capable of low-noise and high-power microwave operation
US10153273B1 (en) Metal-semiconductor heterodimension field effect transistors (MESHFET) and high electron mobility transistor (HEMT) based device and method of making the same
US5324671A (en) Method of fabrication an integrated circuit including bipolar and field effect devices
US5324682A (en) Method of making an integrated circuit capable of low-noise and high-power microwave operation
JP3651964B2 (ja) 半導体装置の製造方法
JP2006093617A (ja) 半導体抵抗素子およびその製造方法
KR0174879B1 (ko) 화합물 반도체 소자의 격리방법
US20080064155A1 (en) Method for Producing a Multi-Stage Recess in a Layer Structure and a Field Effect Transistor with a Multi-Recessed Gate
WO2022031937A1 (en) ENHANCEMENT-MODE GaN HFET
JPH05129345A (ja) マイクロ波集積回路の製造方法
JP2914429B2 (ja) 半導体集積回路の製造方法
JP2000195871A (ja) 半導体装置とその製造方法
CN114883192A (zh) 绝缘衬底上硅与iii-v族器件的单片异质集成结构及制备方法
US5177026A (en) Method for producing a compound semiconductor MIS FET
JP2001524759A (ja) ガリウムひ素ベースのエピタキシャル電界効果トランジスタの選択性凹部用ＩｎｘＧａ１−ｘＰエッチング停止層及びその製造方法
JPH1064924A (ja) 半導体装置、及びその製造方法
JPH07263643A (ja) 半導体装置及びその製造方法
JPH07211730A (ja) 半導体装置及びその製造方法
JPH1027754A (ja) 化合物半導体エピウェーハおよび半導体素子

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
N231 Notification of change of applicant
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
N231 Notification of change of applicant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130122

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee