JP2008527687A - エンハンスメント−デプレッション半導体構造及びその製造方法 - Google Patents

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Abstract

ＥＤ−ＨＥＭＴ構造は、ドープ層を含むバッファ層、チャネル層、障壁層及び第２のドープ層を有する。エンハンスメントモードＨＥＭＴゲートは、第２のドープ層を通って延在するバイア内に形成され、デプレッションモードＨＥＭＴ構造は、第２のドープ層の上に形成される。層のシーケンスは、良好な特性を有する同一の構造にエンハンスメント及びデプレッションモードＨＥＭＴを形成することを可能にする。

Description

本発明は、エンハンスメント及びデプレッションモードの双方のヘテロ構造電界効果トランジスタ（ＨＦＥＴ）を含む半導体構造に関し、特に、排他的ではないが高電子移動度トランジスタ（ＨＥＭＴ）を含む構造に関する。
典型的なＨＦＥＴにおいて、金属ゲート接点は、チャネル半導体層の上にショットキー障壁半導体層を有するショットキー障壁を形成し、チャネル半導体層は、ショットキー障壁半導体層を有するヘテロ構造を形成する。ソース及びドレイン接点は、ゲートの両側に設けられる。金属ゲート接点上の電圧は、ソース及びドレイン接点の間のチャネル内の導通を制御する。
概して、このようなＨＦＥＴは、高電子移動度を有するように実現され、従って高電子移動度トランジスタ（ＨＥＭＴ）として知られている。
このようなＨＥＭＴは、エンハンスメントモードデバイス又はデプレッションモードデバイスとして実現されることができる。エンハンスメントモードデバイスは、該デバイスをオンにするために電圧がゲートに印加されない限り、オフであり、デプレッションモードデバイスは、該デバイスをオフにするために電圧がゲートに印加されるまで、オンである。エンハンスメント及びデプレッションタイプのＦＥＴが共に一体化されることができるように、エンハンスメント及びデプレッションタイプＦＥＴの双方が単一の製造プロセスを使用して実現される必要がある。このような一体化されたＦＥＴは、エンハンスメント及びデプレッションＨＥＭＴの双方を含むエンハンスメント−デプレッション高電子移動度トランジスタ（ＥＤ−ＨＥＭＴ）として知られている。
このようなＥＤ−ＨＥＭＴにおいて、チャネル内の単位面積あたりの高い電荷が、固有の性能を改善するためだけでなく、寄生直列抵抗を低減するためにも必要とされる。これは、概して、チャネルにキャリアを与えるためにチャネル近傍にデルタドープ層を含めることによって達成される。
図１は、このようなＨＥＭＴを示している。基板２は、基部を形成する。
バッファ層４が、基板上に設けられ、チャネル層６が、バッファ層４上に設けられる。障壁層８が続き、キャップ層１０が、基板の上部に設けられる。障壁層８内のデルタドープ層１６は、チャネル６に電子を供給する。
構造は、単にゲート位置を調整することによって、エンハンスメント又はデプレッションＦＥＴのいずれかを生成することができる。エンハンスメントＦＥＴを生成するために、キャップ層１０及び障壁層が部分的にエッチングされて障壁層内に凹部を生成し、ゲート電極１２が、凹部内に配置される。デプレッションＦＥＴを生成するために、キャップ層が、エッチングされ、ゲート電極１４が、障壁層８の上部に配置される。
残念ながら、良好な性能のためにチャネル内に必要とされる高いキャリア密度は、障壁層８が非常に薄いこと、一般に５ｎｍより小さいことを必要とする。さもなければ、エンハンスメントＨＥＭＴのチャネルは、ゼロゲート−ソース電圧（Ｖｇｓ＝０）でピンチオフされることができないからである。この薄い障壁を横切る静電界は、ゲート電圧の印加が無い場合でさえ、非常に高くなりえ、このことは、ゲート障壁を通してかなりのリーク電流を生じさせることになりえ、従って最大ゲート順電圧及びゲート電圧スイングを減少させることになる。
更に、Ｅ−ＨＥＭＴの直列抵抗は、デバイス性能を著しく制限しうる。
こうして、改善されたＥＤ−ＨＥＭＴ及び対応する製造方法の必要が残る。
本発明によれば、少なくとも１つのエンハンスメントモードトランジスタ及び少なくとも１つのデプレッションモードトランジスタを含む半導体構造であって、半導体構造は、第１の主面を有する基板と、第１の主面全体にわたる半導体のバッファ層と、バッファ層上の半導体のチャネル層と、チャネル層上の第１のバンドギャップより高い第２のバンドギャップを有する半導体の障壁層と、チャネル層と隣り合い、チャネル層にキャリアを供給する、バッファ層内の第１のドープ層と、障壁層の上の第２のドープ層と、を有し、チャネル層は、バッファ層の半導体のバンドギャップより小さく且つ障壁層の半導体のバンドギャップより小さいバンドギャップを有する半導体からなり、少なくとも１つのエンハンスメントモードトランジスタは、第２のドープ層を通って障壁層と接触して延在するゲートを含み、少なくとも１つのデプレッションモードトランジスタは、第２のドープ層の上に配されるゲートを含む、半導体構造が提供される。
上記構成は、エンハンスメントＨＥＭＴの直列抵抗を低減するとともに、相対的に良好な静的及び動的性能を与えることが可能である。良好な出力コンダクタンス及び雑音指数が、大きいゲート電圧スイングと共に得られることが可能である。
第１のドープ層からチャネルに電子を供給することによって、チャネル層に非常に近い、すなわち５ｎｍ未満のところの、障壁層内にデルタドープ層を設ける必要がない。図１の従来技術の構成において、デルタドープ層１６は、チャネル６に近く、一般に不均一にドープされる。これは、結果的に、容易にリーク電流パスを生じさせる。本発明において、これが回避されることができる。従って、第２のドープ層とチャネルとの間の障壁層の厚さは、好適には５ｎｍより大きく、より好適には１０ｎｍより大きい。
１つの方策において、第２のドープ層は、エンハンスメントモードトランジスタにおいて第２のドープ層を通る開口を規定し、エンハンスメントモードトランジスタのゲートは、開口を通って障壁層まで延在する。
別の方策において、エンハンスメントモードトランジスタのゲートは、第２のドープ層を通って延在するゲート拡散を含む。ゲート拡散は、プラチナからなりうる。
ゲートは、第２の障壁層と接触する接触領域と、接触領域の上の接触領域より大きい横方向の横断領域を有するＴ字形のゲート構造を有することができる。
好適には、第１のドープ層は、デルタドープ層である。
第２のドープ層は、デルタドープ層でありうる。スペーサ層が、第２のドープ層上に設けられることができる。
キャップ層が、第２のドープ層上又はもし存在すればスペーサ層上に設けられることができる。キャップ層は、エンハンスメントモードトランジスタのゲートのための開口及びデプレッションモードトランジスタのゲートのための開口を規定することができる。
実施例において、チャネル層は、ＧａＩｎＡｓからなり、バッファ層及び障壁層は、ＡｌＩｎＡｓからなる。他のいかなる適当な材料が使用されてもよい。
別の見地において、少なくとも１つのエンハンスメントモードトランジスタ及び少なくとも１つのデプレッションモードトランジスタを含む半導体構造を製造する方法であって、第１の主面を有する基板を用意するステップと、第１の主面全体に半導体のバッファ層を堆積し、バッファ層内に第１のドープ層を形成するステップと、バッファ層上に半導体のチャネル層を堆積するステップと、チャネル層上に半導体の障壁層を堆積するステップであって、チャネル層が、バッファ層の半導体のバンドギャップより小さく且つ障壁層の半導体のバンドギャップより小さいバンドギャップを有する半導体からなる、ステップと、障壁層の上に第２のドープ層を堆積するステップと、少なくとも１つのエンハンスメントモードトランジスタのために、障壁層上にゲートを堆積するステップと、少なくとも１つのデプレッションモードトランジスタのために、第２のドープ層上にゲートを堆積するステップと、を含む方法が提供される。
製造方法の特定の利益は、エッチストップが必要でないことである。通常のＥＤ−ＨＥＭＴにおいて、エンハンスメントデバイスのゲートを形成するためのエッチが正しいところで精確にストップすることを確実にするために、エッチストップが使用される。しかしながら、本発明を使用すれば、ピンチオフ電圧は、エンハンスメントゲートの下の障壁層の厚さにわずかに依存するだけなので、エッチストップは必要でない。言い換えると、エンハンスメント及びデプレッショントランジスタのゲートは、同じ深さに配置されることができる。従って、特別なエッチストップが、エンハンスメントトランジスタのために必要とされない。その代わりに、ゲート拡散又は開口を通って実質的に正しい深さまで延在するゲートが使用される。
ショットキー層内にエッチストップが無いことは、Ｅ−ＨＥＭＴの大幅に改善された直列抵抗を可能にし、このことは、この種のＨＥＭＴによって通常達成されるよりもかなり良好な動的性能を生じさせることができる。
少なくとも１つのエンハンスメントモードトランジスタを形成するステップは、第２のドープ層を通ってゲート開口をエッチングするステップと、開口内の障壁層上にゲートを堆積するステップと、を含む。
少なくとも１つのエンハンスメントモードトランジスタを形成するステップは、第２のドープ層上に第１のゲート材料を堆積するステップと、第２のドープ層を通って障壁層まで第１のゲート材料の物質を拡散させるステップと、を含む。
ゲート電極を形成するステップは、デプレッションモードトランジスタではなく、エンハンスメントモードトランジスタの第２のドープ層上に、第２のドープ層を通って拡散する拡散ゲート材料を堆積するステップと、エンハンスメントモードトランジスタの拡散ゲート材料上及びデプレッションモードトランジスタの第２のドープ層上にゲート材料を堆積するステップと、第２のドープ層を通って障壁層まで拡散ゲート材料を拡散させるために構造を加熱するステップと、を含む。
拡散ゲート材料は、プラチナからなりうる。
本発明のより良好な理解のために、実施例が、添付の図面を参照して単なる例示によって記述される。
図面は、概略的であり、一定の縮尺で描かれていない。図面の同様の又は対応する構成要素には同じ参照数字が与えられている。
図２を参照して、本発明の第１の実施例は、ＩｎＰ基板２から始まる。
ＡｌＩｎＡｓバッファ層４が基板２上に堆積され、本実施例ではＡｌ０．４８Ｉｎ０．５２Ａｓである。バッファ層は、バッファ層の上部近傍に第１のデルタドープ層１８を設けるために、デルタドープされる。バッファ層は、厚さ３２ｎｍであり、デルタドープ層は、バッファ層の上部の下５ｎｍである。第１のデルタドープ層１８の製造は、例えばＡｌＩｎＡｓバッファの成長を中断し、ドーパントを堆積することを含む、当業者に知られているいかなる手段によっても実行されることができる。
ＧａＩｎＡｓチャネル層６が、１０ｎｍの厚さに堆積され、それに続いて、厚さ１５ｎｍのＡｌＩｎＡｓ障壁層８が堆積される。ＡｌＩｎＡｓ層の組成は、再びＡｌ０．４８Ｉｎ０．５２Ａｓである。ＡｌＩｎＡｓ障壁層８のあとに、第２のデルタドープ層２０が続く。この第２のデルタドープ層のあとに、厚さ約５ｎｍのＡｌＩｎＡｓスペーサ２２が続く。ＩｎＧａＡｓキャップ層１０が、ＡｌＩｎＡｓスペーサ２２の上に設けられる。
チャネル層の伝導帯は、障壁層及びバッファ層の伝導帯より低く、これは、障壁層及びバッファ層のためにチャネル層より高いバンドギャップ材料を使用することにより達成される。
エンハンスメントモードＨＥＭＴ２４は、キャップ層１０及びスペーサ層２２を通って障壁層８まで開口２８をエッチングすることによって設けられる。エンハンスメントＨＥＭＴゲート１２が、障壁層８上の開口８内に堆積される。
デプレッションモードＨＥＭＴ２６は、キャップ層１０を通るがスペーサ層２２を通らずに開口３０をエッチングし、開口３０内にデプレッションＨＥＭＴゲート１４を堆積することによって設けられる。
図２に見られるように、ゲートは、「Ｔ」字形に作られるいわゆる「Ｔゲート」であるように形成され、その場合、「Ｔ」字のクロスバーの足部とキャップ層１０との間には接点がない。
当業者であれば、上述の詳細の多くを変更することができることに注意すべきである。例えば、基板はＩｎＰ、ＧａＡｓ、その他でありうる。バッファ層及びスペーサ層の厚さは、当業者によって理解されるように、所望の特性を達成するように変更されることができる。ドーパントは、必要に応じて堆積されることができる。
チャネル層は、任意の適切な半導体材料からなりえ、ＩｎＧａＡｓのような高電子移動度材料が好ましいが、要求はされない。
障壁層の材料もまた必要に応じて変更されることが可能である。
図２の構成と異なる第２の実施例が、図３に示されている。図３において、第２のドープ層は、図２の構成に記載のデルタドープ層でなく、より厚くドープされたＡｌＩｎＡｓドープ層３２である。この層は、図２の構成のスペーサ層２２もまた必要でないことを意味する。キャップ層１０は、ＡｌＩｎＡｓドープ層３２上に直接形成される。
この構成では、エンハンスメントモードＨＥＭＴ２４のための開口２８が、キャップ層１０及びドープ層３２を通り、それによって、エンハンスメントゲート１２が、障壁層８上に形成される。デプレッションモードＨＥＭＴ２６のための開口３０は、キャップ層１０を通り、それによって、ゲートが、ドープ層３２の上部に形成される。
図４は、個々のキャップ層下の３つの構造のバンド図を示しており、０．００μｍが、キャップ層下の位置、すなわちデプレッションモードＨＥＭＴの場合のゲートとその下の層との間のインタフェース部分の位置、として規定される。ゲートがバイア内でより低いエンハンスメントモードＨＥＭＴの場合、ＨＥＭＴは、５ｎｍ低いところから始まり、ＨＥＭＴ内の０乃至５ｎｍのレンジにはデータがない。エンハンスメントモードＨＥＭＴは、破線で示されており、第２の実施例のデプレッションモードＨＥＭＴは、点線で示されており、第１の実施例のデプレッションモードＨＥＭＴは、一点鎖線で示されている。
分かるように、エンハンスメントモードＨＥＭＴは、フェルミレベル３４より低いチャネル層の伝導帯のいかなるものも有さず、従って、オンにするためには印加されるゲート電圧を必要とするエンハンスメントモードＨＥＭＴである。対照的に、双方のデプレッションモードＨＥＭＴバンド図は、フェルミレベル３４より低いチャネル層伝導帯を有し、従って通常オンのデプレッションモードトランジスタを表す。
これらの実施例の利点は、ピンチオフ電圧が、障壁層８の厚さにほとんど依存しないので、エンハンスメントモードＨＥＭＴ２４のためのゲート開口２８の深さが、精確に制御される必要がないことである。これは、障壁層８が、良好なエッチストップとして働く必要がなく、このことが、大幅に改善された直列抵抗を可能にし、それに応じて、不可能でない場合にはＥＤ−ＨＥＭＴにおいて以前は達成するのが非常に困難であったＥ−ＨＥＭＴの良好な動的性能を可能にすることを意味する。
例えば、ＩｎＧａＡｓとＩｎＡｌＡｓとの間のエッチレートの選択比は、約２０である。これは、従来技術の構成の場合には十分でないが、本方策においては許容できるものであるので、付加のエッチストップ層が加えられる必要はない。
他の実施例が、図５に示されている。これは、第２の実施例と同様のドープ層３２を使用しているが、その代わりに、第１実施例と同様のデルタドープ層を使用するように適応化されることもできる。この構成において、同じ深さまでの開口３０が、エンハンスメント及びデプレッションモードＨＥＭＴ２４、２６の双方のキャップ層１０内に設けられる。ゲート電極が堆積される。ゲート電極の材料は、エンハンスメント及びデプレッションモードＨＥＭＴの場合で異なる。
デプレッションモードＨＥＭＴの場合、ゲート材料４０は、相対的に通常のチタン／プラチナ／金の多層フィルム４２である。エンハンスメントモードＦＥＴの場合、プラチナの拡散層４４が、障壁層２０上に設けられ、そののち、デプレッションモードＨＥＭＴの場合と同じチタン／プラチナ／金の多層フィルム４２が設けられる。
拡散プロセスは、プロセスの任意のイベントに含められる焼成ステップにおいて実行される。拡散プロセスは、障壁層２０にプラチナを拡散させ、それによって、プラチナは、拡散されたゲート４６を形成し、かかる拡散ゲート４６は、ドープ層と接触している。拡散されたゲートの深さは、プラチナの拡散層の厚さを変更することによって制御されることができる。
このようにして、エンハンスメントモードＦＥＴにおいてドープ層３２の精確に制御されるエッチングの必要がないので、埋め込みエンハンスメントゲートが直ちに製造される。
すべての実施例において、本発明は、５ｎｍより厚い障壁層の厚さ、例えば１０ｎｍ又はそれ以上を可能にする。
デプレッションモードＨＥＭＴのゲートの下に、図１の従来技術の構成の上側ドープ層１６が無いことにより、デバイス特性が改善する。
半導体層の同じシーケンスを使用してエンハンスメント及びデプレッションモードＨＥＭＴの双方を製造することが直ちに可能である。
本発明は、こうして、良好な静的及び動的性能、低い直列抵抗及び改善された出力コンダクタンスを有するＥＤ−ＨＥＭＴの製造を可能にする。ノイズ性能は、相対的に低いリーク電流のため、相対的に低い周波数においても改善され、効果的な障壁の高さが、良好に、Ｅ−ＨＥＭＴのための大きい許容ゲート電圧スイングをもたらす。
Ｄ−ＨＥＭＴは、ＥＤ−ＨＥＭＴ構造における通常のＤモードＨＥＭＴと同じ性能を動的性能に関して与えるが、より低い出力コンダクタンスのため最大周波数の大幅な改善を与える。
本発明は、これらの実施例に限定されず、特に、必要な場合は、異なる材料、層の厚さ及びドーピング濃度が使用されることができる。
本明細書において、「over（〜の上）」又は「above（〜の上）」なる語が使用される場合、トランジスタ構造の空間における特定の向きを意図するものではないことに留意されたい。更に、これらの語のいずれも、「directly above（〜のすぐ上）」を示すことを意図するものではなく、従って、第１層が第２層の上にあると記述される場合、第１及び第２の層の間に任意に中間層があってもよい。
通常のＥＤ−ＨＥＭＴ構造を示す図。 本発明によるＥＤ−ＨＥＭＴ構造の第１の実施例を示す図。 本発明によるＥＤ−ＨＥＭＴ構造の第２の実施例を示す図。 第１及び第２の実施例のエンハンスメント及びデプレッションＨＥＭＴのバンド図。 本発明によるＥＤ−ＨＥＭＴ構造の第３の実施例を示す図。

Claims (17)

  1. 少なくとも１つのエンハンスメントモードトランジスタ及び少なくとも１つのデプレッションモードトランジスタを含む半導体構造であって、
    第１の主面を有する基板と、
    前記第１の主面全体にわたる半導体のバッファ層と、
    前記バッファ層上の半導体のチャネル層と、
    前記チャネル層上の、第１のバンドギャップより高い第２のバンドギャップを有する半導体の障壁層と、
    前記チャネル層と隣り合い、前記チャネル層にキャリアを与える、前記バッファ層内の第１のドープ層と、
    前記障壁層の上の第２のドープ層と、
    を有し、前記チャネル層は、前記バッファ層の前記半導体のバンドギャップより小さく且つ前記障壁層の前記半導体の前記バンドギャップより小さいバンドギャップを有する半導体であり、前記少なくとも１つのエンハンスメントモードトランジスタは、前記第２のドープ層を通って前記障壁層と接触して延在するゲートを含み、前記少なくとも１つのデプレッションモードトランジスタは、前記第２のドープ層の上に配されるゲートを含む、半導体構造。
  2. 前記第２のドープ層は、前記エンハンスメントモードトランジスタにおいて、前記第２のドープ層を通る開口を規定し、前記エンハンスメントモードトランジスタの前記ゲートは、前記開口を通って前記障壁層まで延在する、請求項１に記載の半導体構造。
  3. 前記エンハンスメントモードトランジスタの前記ゲートは、前記第２のドープ層を通って延在するゲート拡散を含む、請求項１に記載の半導体構造。
  4. 前記ゲート拡散はプラチナからなる、請求項３に記載の半導体構造。
  5. 前記ゲートは、前記第２の障壁層と接触する接触領域と、前記接触領域の上の前記接触領域より大きい横方向の横断領域と、を有するＴ字形ゲート構造を有する、請求項３又は請求項４に記載の半導体構造。
  6. 前記第１のドープ層がデルタドープ層である、請求項１乃至請求項５のいずれか１項に記載の半導体構造。
  7. 前記第２のドープ層が、デルタドープ層であり、前記半導体構造が更に、前記第２のドープ層上にスペーサ層を有し、前記エンハンスメントモードトランジスタの前記ゲート開口が、前記スペーサ層及び前記第２のドープ層を通る、請求項１乃至請求項６のいずれか１項に記載の半導体構造。
  8. 前記第２のドープ層の上にキャップ層を更に有し、前記キャップ層は、前記エンハンスメントモードトランジスタの前記ゲートのための開口及び前記デプレッションモードトランジスタの前記ゲートのための開口を規定する、請求項１乃至請求項７のいずれか１項に記載の半導体構造。
  9. 少なくとも１つのエンハンスメントモードトランジスタ及び少なくとも１つのデプレッションモードトランジスタを含む半導体構造を製造する方法であって、
    第１の主面を有する基板を用意するステップと、
    前記第１の主面全体に半導体のバッファ層を堆積し、該バッファ層内に第１のドープ層を形成するステップと、
    前記バッファ層上に半導体のチャネル層を堆積するステップと、
    前記チャネル層上に半導体の障壁層を堆積するステップであって、前記チャネル層が、前記バッファ層の前記半導体のバンドギャップより小さく且つ前記障壁層の前記半導体のバンドギャップより小さいバンドギャップを有する半導体からなる、ステップと、
    前記障壁層の上に第２のドープ層を堆積するステップと、
    前記少なくとも１つのエンハンスメントモードトランジスタのために、前記障壁層上にゲートを堆積するステップと、
    前記少なくとも１つのデプレッションモードトランジスタのために、前記第２のドープ層上にゲートを堆積するステップと、
    を含む方法。
  10. 前記少なくとも１つのエンハンスメントモードトランジスタを形成するステップが、前記第２のドープ層を通ってゲート開口をエッチングし、前記障壁層上の該開口内に前記ゲートを堆積するステップを含む、請求項９に記載の半導体構造を製造する方法。
  11. 前記少なくとも１つのエンハンスメントモードトランジスタを形成するステップが、前記第２のドープ層上に第１のゲート材料を堆積するステップと、前記第２のドープ層を通って前記障壁層まで前記第１のゲート材料を拡散させるステップを含む、請求項９に記載の半導体構造を製造する方法。
  12. 前記ゲート電極を形成するステップが、
    前記デプレッションモードトランジスタでなく前記エンハンスメントモードトランジスタの前記第２のドープ層上に、前記第２のドープ層を通って拡散する拡散ゲート材料を堆積するステップと、
    前記エンハンスメントモードトランジスタの前記拡散ゲート材料上及び前記デプレッションモードトランジスタの前記第２のドープ層上にゲート材料を堆積するステップと、
    前記第２のドープ層を通って前記障壁層まで前記拡散ゲート材料を拡散させるために前記構造を加熱するステップと、
    を含む請求項１１に記載の半導体構造を製造する方法。
  13. 前記拡散ゲート材料がプラチナである、請求項１２に記載の半導体構造を製造する方法。
  14. 前記第１のドープ層を堆積するために前記バッファ層をデルタドープするステップを含む、請求項９乃至請求項１３のいずれか１項に記載の半導体構造を製造する方法。
  15. 前記障壁層の上に前記第２のドープ層を堆積する前記ステップが、デルタドープ層を堆積し、前記方法が更に、前記デルタドープ層上にスペーサ層を堆積するステップを含む、請求項９乃至請求項１４のいずれか１項に記載の半導体構造を製造する方法。
  16. 前記第２のドープ層の上にキャップ層を堆積するステップと、
    各エンハンスメントモードトランジスタの前記ゲートのための開口及び各デプレッションモードトランジスタの前記ゲートのための開口を前記キャップ層内に規定するステップと、
    を更に含む請求項９乃至請求項１５のいずれか１項に記載の半導体構造を製造する方法。
  17. 前記ゲート電極が、前記キャップ層とは接触せず前記第２のドープ層と接触するＴ字形の電極であるように形成される、請求項１６に記載の半導体構造を製造する方法。
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