KR101736914B1 - 고주파 소자 구조물의 제조방법 - Google Patents
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Abstract
본 발명은 노멀리 오프(normally off) 모드로 동작하는 고주파 소자 구조물의 제조방법 및 단일 기판상에 노멀리 온(normally on) 모드로 동작하는 고주파 소자 구조물과 노멀리 오프 모드로 동작하는 고주파 소자 구조물을 동시에 제조하는 방법을 제공한다.
Description
본 발명은 고주파 전자소자의 제조방법에 관한 것으로, 보다 구체적으로는, 노멀리 오프(normally off) 모드로 동작하는 고주파 소자 구조물의 제조방법 및 단일 기판상에 노멀리 온(normally on) 모드로 동작하는 고주파 소자 구조물과 노멀리 오프(normally off) 모드로 동작하는 고주파 소자 구조물을 동시에 제조하는 방법에 관한 것이다.
높은 주파수 영역에서 사용하는 전계 효과형 고주파 전자소자는 고전자 이동도 트랜지스터(High Electron Mobility Transistor, HEMT) 및 금속-반도체 전계 효과 트랜지스터(MEtal Semiconductor Field Effect Transistor, MESFET)를 포함하는데, 이들 각각은 일반적으로 3족-5족 물질로 제조된다. HEMT는 전하가 전하 공급층(charge donor layer)에서 도핑되지 않은 채널층으로 이동된다는 점에서 MESFET와 구분된다.
노멀리 오프(normally off)형 고주파 소자는 게이트-소스 전압이 인가되지 않을 때 전류 흐름을 차단하는 소자로서, 증가형 또는 강화형(enhancement mode) 고주파 소자라고도 불리운다. 반면, 노멀리 온(normally on)형 고주파 소자는 게이트-소스 전압이 인가되지 않을 때도 전류가 흐르도록 하는 소자로서, 공핍형 (depletion mode) 고주파 소자라고도 불리운다.
전형적인 구조의 HEMT는 노멀리 온(normally on) 특성을 갖는다. 노멀리 온 특성의 HEMT를 오프(off) 상태로 하기 위해서는 게이트 전극을 음전위로 하기 위한 마이너스 전원이 필요하여 전기회로가 고가가 된다. 또한, 노멀리 온 특성의 HEMT는 전원투입시에 과대 전류가 흐를 가능성이 있어 과대 전류를 억제하기 위한 특별한 회로가 필요하다.
그러나, DCFL(Direct Coupled FET Logic)과 같은 특정 용도의 디지털 로직(logic) 회로에서는 노멀리 온형 고주파 소자와 노멀리 오프형 고주파 소자를 단일 집적 회로에 동시에 형성하는 것이 바람직한 경우가 있다.
일반적으로 노멀리 온형 고주파 소자에서 게이트 물질로는 Ti/Pt/Au 다층이 사용된다. 노멀리 오프형 고주파 소자에서도 Ti/Pt/Au 다층이 게이트 전극으로 사용되고 있으나 게이트 전극이 장벽층(barrier layer)내로 효과적으로 몰입되지 않아 노멀리 오프형 고주파 소자를 안정적으로 제작하기 어려운 문제가 있다.
본 발명의 목적은 열적으로 안정하고 게이트 물질의 확산시 기판 물질과의 초기 반응 에너지를 크게 감소시켜 게이트 전극이 장벽층 내부로 효과적으로 몰입되도록 하는 노멀리 오프(normally off) 구동형 고주파 소자 구조물의 제조방법을 제공하는 것이다.
본 발명의 다른 목적은 단일 기판상에 노멀리 온(normally on) 구동형 고주파 소자 구조물과 노멀리 오프(normally off) 구동형 고주파 소자 구조물을 동시에 제조하는 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명은 기판상에 쇼트키 장벽층, 식각정지층, 오믹층 및 오믹 전극을 형성하는 단계; 상기 식각정지층의 일부가 노출되도록 제1 리세스를 형성하는 단계; 상기 제1 리세스에 게이트 패턴을 형성한 다음 상기 쇼트키 장벽층의 일부가 노출되도록 제2 리세스를 형성하는 단계; 및 상기 게이트 패턴 및 제2 리세스에 백금(Pt) 및 팔라듐(Pd)을 교대로(alternately) 증착(deposition)하여 상기 백금과 상기 팔라듐의 적층 구조를 갖는 초격자막을 형성한 다음 내열성 금속막을 증착하여 게이트 전극을 형성하는 단계를 포함하는, 고주파 소자 구조물의 제조방법을 제공한다.
상기 다른 목적에 따라 본 발명은 기판상에 쇼트키 장벽층, 식각정지층, 오믹층 및 오믹 전극을 형성하는 단계; 노멀리 온 모드로 동작하는 고주파 소자 구조물 영역에 상기 식각정지층의 일부가 노출되도록 제1 리세스를 형성하고, 노멀리 오프 모드로 동작하는 고주파 소자 구조물 영역에 상기 식각정지층의 일부가 노출되도록 제2 리세스를 형성하는 단계; 상기 제1 리세스에 제1 게이트 패턴을 형성한 다음 상기 쇼트키 장벽층의 일부가 노출되도록 제3 리세스를 형성하고, 상기 제2 리세스에 제2 게이트 패턴을 형성한 다음 상기 쇼트키 장벽층의 일부가 노출되도록 제4 리세스를 형성하는 단계; 및 상기 제1 게이트 패턴 및 제3 리세스에 내열성 금속막을 증착하여 제1 게이트 전극을 형성하고 상기 제2 게이트 패턴 및 제4 리세스에 백금 및 팔라듐을 교대로 증착하여 상기 백금과 상기 팔라듐의 적층 구조를 갖는 초격자막을 형성한 다음 내열성 금속막을 증착하여 제2 게이트 전극을 형성하는 단계를 포함하는, 고주파 소자 구조물의 제조방법을 제공한다.
본 발명의 노멀리 오프(normally off) 구동형 고주파 소자 구조물의 제조방법에 따르면, 백금(Pt) 및 팔라듐(Pd)을 교대로 증착하여 초격자막을 형성한 다음 내열성 금속막을 증착하여 게이트 전극을 형성하므로 후속하는 절연막 증착에 이은 열처리에 매우 안정하고, 이러한 열처리에 의한 Pt/Pd의 확산시 기판 물질과의 초기 반응 에너지를 크게 감소시킬 수 있어 게이트 전극이 장벽층(barrier layer)내로 효과적으로 몰입되어 노멀리 오프형 고주파 소자를 안정적으로 제작할 수 있다. 또한, 단일 식각정지층을 사용하므로 소자 제작을 위한 공정단계 및 공정비용을 절감할 수 있으며, 게이트 리세스 형성시 1차적으로 폭이 넓은 리세스를 형성한 다음 폭이 좁은 리세스를 형성하는 이중 리세스 구조를 형성하므로, 노멀리 오프 모드 및 노멀리 온 모드 모두에 있어 더 높은 항복전압(breakdown voltage)을 가질 수 있다.
도 1a 내지 도 1f는 본 발명의 일 실시예(embodiment)에 따른 노멀리 오프(normally off) 구동형 고주파 소자 구조물의 제조방법을 순차적으로 도시한 단면도이다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따라 단일 기판상에 노멀리 오프 구동형 고주파 소자 구조물과 노멀리 온(normally on) 구동형 고주파 소자 구조물을 동시에 제조하는 방법을 순차적으로 도시한 단면도이다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따라 단일 기판상에 노멀리 오프 구동형 고주파 소자 구조물과 노멀리 온(normally on) 구동형 고주파 소자 구조물을 동시에 제조하는 방법을 순차적으로 도시한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명을 보다 구체적으로 설명하도록 한다.
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 노멀리 오프(normally off) 구동형 고주파 소자 구조물의 제조방법을 순차적으로 도시한 단면도이다.
먼저, 도 1a를 참조하면, 반도체 인듐-인(InP) 기판(100)상에 InAlAs 버퍼층(101), InGaAs 채널층(102), InAlAs 스페이서층(103), 전자 공급층(104), InAlAs 쇼트키 장벽층(105), AlAs 식각정지층(106) 및 N형 InGaAs 오믹층(107)을 순차적으로 형성한다. 상기 버퍼층, 채널층, 스페이서층, 전자 공급층, 쇼트키 장벽층, 식각정지층, 및 오믹층은 통상적으로 알려진 방법에 따라 소정 두께로 형성될 수 있으며, 이들은 어떠한 형태로든 본 발명의 권리범위를 제한하지는 않는다.
다음, 도 1b를 참조하면, 메사영역(108) 및 소스 및 드레인의 오믹 전극(109a, 109b)을 형성한다.
예를 들어, 상기 반도체 기판 구조물을 H3Po4 계열의 습식 식각용액을 사용하여 N형 InGaAs 오믹층(107), AlAs 식각정지층(106), InAlAs 쇼트키 장벽층(105), 전자 공급층(104), InAlAs 스페이서층(103), InGaAs 채널층(102)을 차례로 식각하고 버퍼층(101)의 일부를 식각하여 메사영역(108)을 형성한 다음 포토레지스트를 이용한 증착(deposition) 공정에 의해 소스 및 드레인 전극으로 사용되는 오믹 전극(109a, 109b)을 형성한다. 오믹 전극(109a, 109b)은 Au/Ni/Ge/Au 다층을 포함할 수 있으며, 오믹 전극 형성 후에는 오믹접합을 완성하기 위해 열처리를 수행할 수 있다. 열처리는 600 내지 1200℃에서 수행될 수 있으며 공정 시간 단축을 위해 급속 열처리 공정(rapid thermal process, RTP)이 이용될 수 있다.
다음, 도 1c를 참조하면, 상기 식각정지층(106)의 일부가 노출되도록 상기 오믹층(107)의 일부를 식각하여 폭이 넓은 제1 리세스(110)를 형성한 다음 상기 기판의 상부 전면에 절연층(111)을 형성한다.
제1 리세스(110) 형성을 위한 식각 공정은 건식 식각, 습식 시각 또는 이의 혼합 방법으로 수행될 수 있으며, 예를 들어 호박산(succinic acid) 용액을 이용한 습식 공정이 이용될 수 있다. 제1 리세스(110)는 일반적으로 500 내지 1000 nm의 폭으로 형성될 수 있다.
절연층(111)은 후속하는 게이트 패턴 형성도중 가해지는 손상(damage)으로부터 소자를 보호하기 위한 것이며, 실리콘 산화막(SiO2, SiOx 등), 실리콘 질화막(SixNy), 질화갈륨막(GaN), 알루미늄나이트라이드막(AlN) 또는 이의 조합물이 사용될 수 있다.
다음, 도 1d를 참조하면, 상기 제1 리세스(110)에 게이트 패턴(114)을 형성한 다음 상기 쇼트키 장벽층(105)의 일부가 노출되도록 상기 게이트 패턴(114)에 대응되는 상기 절연층(111) 및 식각정지층(106)의 일부를 차례로 식각하여 폭이 좁은 제2 리세스(113)를 형성한다.
예를 들어, 도 1c의 결과적인 구조물상에 PMMA(polymethylmethacrylate)와 MMA-MAA(methylmethacrylate-methacrylic acid) 공중합체 레지스트(112)를 도포한 다음 전자선으로 노광하여 게이트 패턴(114)을 형성할 수 있다. 도 1d는 T-형상의 게이트 패턴을 도시하고 있지만 본 발명은 이에 한정되지 않으며 필드-플레이트(field plate) 구조도 가능하다.
제2 리세스(113) 또한 건식 식각, 습식 시각 또는 이의 혼합 방법으로 수행될 수 있으며, 상기 제1 리세스(110)에 비해 폭이 좁게 형성될 수 있는 데 일반적으로는 100 내지 500 nm의 폭을 가질 수 있다. 이러한 이중 리세스 구조로 인해 최종적으로 얻어진 고주파 소자는, 단일 리세스 구조를 가진 소자에 비해 상대적으로 높은 항복전압(breakdown voltage)을 가질 수 있다.
다음, 도 1d와 함께 도 1e를 참조하면, 상기 게이트 패턴(114) 및 제2 리세스(113)에 백금(Pt) 및 팔라듐(Pd)을 교대로 증착하여 상기 백금(Pt)과 상기 팔라듐(Pd)의 적층 구조를 갖는 초격자막을 형성한 다음 내열성 금속막을 증착하여 게이트 전극(115)을 형성하고 리프트-오프(lift-off) 공정을 이용하여 레지스트(112)를 제거한다.
내열성 금속막은 후속하는 절연막 증착에 이은 열처리로부터 소자를 보호하고, 초격자막은 이러한 열처리에 의한 Pt/Pd의 확산시 기판 물질과의 초기 반응 에너지를 크게 감소시킬 수 있다.
Pt 및 Pd는 교대로 증착하여 5 내지 10층으로 구성된 초격자막을 형성할 수 있으며, 상기 초격자막을 구성하는 각 층의 두께는 2 내지 5 nm일 수 있다. 이러한 층 수 및 층 두께를 충족할 경우 열처리시 초격자막이 장벽층내로 더욱 효과적으로 확산될 수 있고, 노멀리 오프 모드로 동작하는 고주파 소자의 게이트 전극을 더욱 용이하게 제작할 수 있다.
내열성 금속막은 내열성 금속화합물인 TiW와 내열성 금속인 Mo를 순차적으로 증착하여 얻어진 다층 금속막일 수 있다. 상기 TiW과 Mo는 장벽층(barrier layer) 역할을 한다. 상기 TiW 및 Mo는 통상적으로 알려진 스퍼터링 또는 열진공 증착 공정을 이용하여 각각 10 내지 60 nm 두께로 형성될 수 있다.
바람직한 일 실시예에 따르면, 게이트 저항을 낮추어 고주파 소자의 성능을 개선시키기 위해 상기 게이트 전극의 Mo층상에 Au층을 추가로 포함할 수도 있다.
게이트 전극(115)은 게이트 저항 감소를 위해 T-형상의 게이트 전극일 수 있지만, 본 발명은 이에 한정되지 않으며 필드-플레이트(field plate) 등의 구조도 가능하다.
다음, 도 1f를 참조하면, 도 1e의 최종 구조물상에 소자 보호를 위해 질화물을 포함한 절연막(116), 예를 들어 질화막 또는 산화막과 질화막으로 구성된 다층 절연막을 증착한 다음 열처리를 수행하여 게이트 전극(115)의 Pt 및 Pd로 구성된 초격자막이 쇼트키 장벽층(105) 내부로 확산하여 노멀리 오프 모드로 동작하는 고주파 소자 구조물을 완성한다.
질화물을 포함한 절연막(116)은 PECVD 공정을 이용하여 200 내지 350℃에서 10 내지 30분 동안 수행될 수 있으며, 최종 열처리는 RTA(Rapid thermal Annealing) 방법으로 250 내지 350℃에서 10 내지 30초 동안 수행될 수 있다.
상술한 바와 같이, 노멀리 오프(normally off) 구동형 고주파 소자 구조물의 제조방법에 따르면, Pt 및 Pd를 교대로 증착하여 초격자막을 형성한 다음 내열성 금속막을 증착하여 게이트 전극을 형성하므로 후속하는 절연막 증착에 이은 열처리에 매우 안정하고, 이러한 열처리에 의한 Pt/Pd의 확산시 기판 물질과의 초기 반응 에너지를 크게 감소시킬 수 있어 게이트 전극이 장벽층(barrier layer)내로 효과적으로 몰입되어 노멀리 오프형 고주파 소자를 안정적으로 제작할 수 있다. 또한, 단일 식각정지층을 사용하므로 소자 제작을 위한 공정단계 및 공정비용을 절감할 수 있으며, 게이트 리세스 형성시 1차적으로 폭이 넓은 리세스를 형성한 다음 폭이 좁은 리세스를 형성하는 이중 리세스 구조를 형성하므로, 단일 리세스 구조에 비해 상대적으로 높은 항복전압(breakdown voltage)을 가질 수 있다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따라 단일 기판상에 노멀리 오프 구동형 고주파 소자 구조물과 노멀리 온 구동형 고주파 소자 구조물을 동시에 제조하는 방법을 순차적으로 도시한 단면도이다.
먼저, 도 2a를 참조하면, 반도체 인듐-인(InP) 기판(200)상에 InAlAs 버퍼층(201), InGaAs 채널층(202), InAlAs 스페이서층(203), 전자 공급층(204), InAlAs 쇼트키 장벽층(205), AlAs 식각정지층(206) 및 N형 InGaAs 오믹층(207)을 순차적으로 형성한다. 상기 버퍼층, 채널층, 스페이서층, 전자 공급층, 쇼트키 장벽층, 식각정지층, 및 오믹층은 통상적으로 알려진 방법에 따라 소정 두께로 형성될 수 있으며, 이들은 어떠한 형태로든 본 발명의 권리범위를 제한하지는 않는다.
다음, 도 2b를 참조하면, 메사영역(208) 및 소스 및 드레인의 오믹 전극(209a, 209b)을 형성한 다음 소자 분리막(300)을 형성한다.
메사영역(208) 및 소스 및 드레인의 오믹 전극(209a, 209b) 형성과정은 도 1b를 참조하여 상술한 바와 동일하므로 여기서는 구체적인 설명을 생략하도록 한다.
소자 분리막(300)은 절연물질로 형성될 수 있으며, 기판 구조의 상부면으로부터 버퍼영역까지 연장될 수 있고, 바람직하게는 버퍼층(201)까지 연장될 수 있다. 예를 들면, 소자 분리막(300)은 원하는 영역의 한계를 정하기 위해 이온 주입에 이어 포토리소그라피 공정을 이용하여 형성될 수 있다. 소자 분리막(300)을 기준으로 좌측(노멀리 온 구동형 소자 구조물) 및 우측(노멀리 오프 구동형 소자 구조물)에 두 개의 활성영역이 정의된다.
다음, 도 2c를 참조하면, 소자 분리막(300) 좌측의 노멀리 온 구동형 고주파 소자 구조물 영역에 상기 식각정지층(206)의 일부가 노출되도록 상기 오믹층(207)의 일부를 식각하여 폭이 넓은 제1 리세스(210a)를 형성하고, 소자 분리막(300) 우측의 노멀리 오프 구동형 고주파 소자 구조물 영역에 상기 식각정지층(206)의 일부가 노출되도록 상기 오믹층(207)의 일부를 식각하여 폭이 넓은 제2 리세스(210b)를 형성한 다음 기판의 상부 전면에 절연층(211)을 형성한다.
제1 리세스(210a), 제2 리세스(210b) 및 절연층(211) 형성은 도 1c를 참조하여 상술한 바와 동일하므로 여기서는 구체적인 설명을 생략하도록 한다.
다음, 도 2d를 참조하면, 상기 제1 리세스(210a)에 제1 게이트 패턴(214a)을 형성한 다음 상기 쇼트키 장벽층(205)의 일부가 노출되도록 상기 제1 게이트 패턴(214a)에 대응되는 상기 절연층(211) 및 식각정지층(206)의 일부를 차례로 식각하여 폭이 좁은 제3 리세스(213a)를 형성하고, 상기 제2 리세스(210b)에 제2 게이트 패턴(214b)을 형성한 다음 상기 쇼트키 장벽층(205)의 일부가 노출되도록 상기 제2 게이트 패턴(214b)에 대응되는 상기 절연층(211) 및 식각정지층(206)의 일부를 차례로 식각하여 폭이 좁은 제4 리세스(213b)를 형성한다.
제1 게이트 패턴(214a), 제2 게이트 패턴(214b), 제2 리세스(213a), 및 제4 리세스(213b)의 형성은 도 1d를 참조하여 상술한 바와 동일하므로 여기서는 구체적인 설명을 생략하도록 한다.
다음, 도 2d와 함께 도 2e를 참조하면, 상기 제1 게이트 패턴(214a) 및 제3 리세스(213a)에 내열성 금속막을 증착하여 노멀리 온 모드로 구동하기 위한 제1 게이트 전극(215a)을 형성하고 상기 제2 게이트 패턴(214b) 및 제4 리세스(213b)에 Pt 및 Pd을 교대로 증착하여 초격자막을 형성한 다음 내열성 금속막을 증착하여 노멀리 오프 모드로 구동하기 위한 제2 게이트 전극(215b)을 형성한다. 이후, 리프트-오프(lift-off) 공정을 이용하여 레지스트(212)를 제거한다.
상술한 바와 같이, 내열성 금속막은 추후 절연막 증착에 이은 열처리로부터 소자를 보호하고, 초격자막은 이러한 열처리에 의한 Pt/Pd의 확산시 기판 물질과의 초기 반응 에너지를 크게 감소시킬 수 있어 게이트 전극이 장벽층(barrier layer)내로 효과적으로 몰입되어 노멀리 오프형 고주파 소자를 안정적으로 제작할 수 있다.
Pt 및 Pd는 교대로 증착하여 5 내지 10층으로 구성된 초격자막을 형성할 수 있으며, 상기 초격자막을 구성하는 각 층의 두께는 2 내지 5 nm일 수 있다. 이러한 층 수 및 층 두께를 충족할 경우 열처리시 초격자막이 장벽층내로 더욱 효과적으로 확산될 수 있고, 노멀리 오프 모드로 동작하는 고주파 소자의 게이트 전극을 더욱 용이하게 제작할 수 있다.
내열성 금속막은 내열성 금속화합물인 TiW와 내열성 금속인 Mo를 순차적으로 증착하여 얻어진 다층 금속막일 수 있다. 상기 TiW과 Mo는 장벽층(barrier layer) 역할을 한다. 상기 TiW 및 Mo는 통상적으로 알려진 스퍼터링 또는 열진공 증착방법을 이용하여 각각 10 내지 60 nm 두께로 형성될 수 있다.
바람직한 일 실시예에 따르면, 제1 게이트 전극(215a) 및 제2 게이트 전극(215b)의 경우, 게이트 저항을 낮추어 고주파 소자의 성능을 개선시키기 위해 상기 Mo층상에 Au층을 추가로 포함할 수도 있다.
다음, 도 2f를 참조하면, 도 2e의 최종 구조물상에 소자 보호를 위해 질화물을 포함한 절연막(216), 예를 들어 질화막 또는 산화막과 질화막으로 구성된 다층 절연막을 증착한 다음 열처리를 수행한다. 열처리에 의해 노멀리 오프 구동형 고주파 소자 구조물의 제2 게이트 전극(215b)의 Pt 및 Pd로 구성된 초격자막이 쇼트키 장벽층(205) 내부로 확산하여 확산된 게이트를 최종적으로 형성한다.
질화막(116)은 PECVD 공정을 이용하여 200 내지 350℃에서 10 내지 30분 동안 수행될 수 있으며, 최종 열처리는 RTA(Rapid thermal Annealing) 방법으로 250 내지 350℃에서 10 내지 30초 동안 수행될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허 청구범위뿐만 아니라 이 발명의 특허 청구범위와 균등한 것들에 의해 정해져야 한다.
100, 200: 기판 101, 201: 버퍼층
102, 202: 채널층 103, 203: 스페이서층
104, 204: 전자 공급층 105, 205: 쇼트키 장벽층
106, 206: 식각정지층 107, 207: 오믹층
108: 메사영역
109a, 109b: 소스 및 드레인의 오믹 전극
110, 210a: 제1 리세스 113, 210b: 제2 리세스
114: 게이트 패턴 115: 게이트 전극
213a: 제3 리세스 213b: 제4 리세스
214a: 제1 게이트 패턴 214b: 제2 게이트 패턴
215a: 제1 게이트 전극 215b: 제2 게이트 전극
111, 211: 절연층 116, 216: 절연막
102, 202: 채널층 103, 203: 스페이서층
104, 204: 전자 공급층 105, 205: 쇼트키 장벽층
106, 206: 식각정지층 107, 207: 오믹층
108: 메사영역
109a, 109b: 소스 및 드레인의 오믹 전극
110, 210a: 제1 리세스 113, 210b: 제2 리세스
114: 게이트 패턴 115: 게이트 전극
213a: 제3 리세스 213b: 제4 리세스
214a: 제1 게이트 패턴 214b: 제2 게이트 패턴
215a: 제1 게이트 전극 215b: 제2 게이트 전극
111, 211: 절연층 116, 216: 절연막
Claims (13)
- 기판상에 쇼트키 장벽층, 식각정지층, 오믹층 및 오믹 전극을 형성하는 단계;
상기 식각정지층의 일부가 노출되도록 제1 리세스를 형성하는 단계;
상기 제1 리세스에 게이트 패턴을 형성한 다음 상기 쇼트키 장벽층의 일부가 노출되도록 제2 리세스를 형성하는 단계; 및
상기 게이트 패턴 및 제2 리세스 내에 백금 및 팔라듐을 교대로 증착하여 상기 백금과 상기 팔라듐의 적층 구조를 갖는 초격자막을 형성하고, 상기 초격자막 상에 내열성 금속막을 증착하여 게이트 전극을 형성하는 단계를 포함하는, 고주파 소자 구조물의 제조방법. - 제 1 항에 있어서,
상기 게이트 전극의 형성단계 이후에, 기판상에 질화물을 포함한 절연막을 증착하고 열처리하는 단계를 추가로 포함하는 것을 특징으로 하는 방법. - 제 1 항에 있어서,
상기 초격자막의 상기 백금 또는 상기 백금은 5층 내지 10층으로 형성되는 것을 특징으로 하는 방법. - 제 1 항에 있어서,
상기 게이트 전극의 형성단계에서, 상기 게이트 전극의 내열성 금속막은 TiW 및 Mo를 순차적으로 증착하여 얻어진 다층 금속막인 것을 특징으로 하는 방법. - 제 4 항에 있어서,
상기 게이트 전극은 Mo층상에 Au층을 추가로 포함하는 것을 특징으로 하는 방법. - 제 1 항에 있어서,
상기 제1 리세스는 제2 리세스에 비해 더 큰 폭을 가지는 것을 특징으로 하는 방법. - 기판상에 쇼트키 장벽층, 식각정지층, 오믹층 및 오믹 전극을 형성하는 단계;
노멀리 온 모드로 동작하는 고주파 소자 구조물 영역에 상기 식각정지층의 일부가 노출되도록 제1 리세스를 형성하고, 노멀리 오프 모드로 동작하는 고주파 소자 구조물 영역에 상기 식각정지층의 일부가 노출되도록 제2 리세스를 형성하는 단계;
상기 제1 리세스에 제1 게이트 패턴을 형성한 다음 상기 쇼트키 장벽층의 일부가 노출되도록 제3 리세스를 형성하고, 상기 제2 리세스에 제2 게이트 패턴을 형성한 다음 상기 쇼트키 장벽층의 일부가 노출되도록 제4 리세스를 형성하는 단계; 및
상기 제1 게이트 패턴 및 제3 리세스에 내열성 금속막을 증착하여 제1 게이트 전극을 형성하고, 상기 제2 게이트 패턴 및 제4 리세스에 백금 및 팔라듐을 교대로 증착하여 상기 백금 및 상기 팔라듐의 적층 구조를 갖는 초격자막을 형성하고, 상기 초격자막 상에 내열성 금속막을 증착하여 제2 게이트 전극을 형성하는 단계를 포함하는, 고주파 소자 구조물의 제조방법. - 제 7 항에 있어서,
상기 제1 게이트 전극 및 제2 게이트 전극의 형성단계 이후에, 기판상에 질화물을 포함한 절연막을 증착하고 열처리하는 단계를 추가로 포함하는 것을 특징으로 하는 방법. - 제 7 항에 있어서,
상기 초격자막의 상기 백금 또는 팔라듐은 5층 내지 10층으로 형성되는 것을 특징으로 하는 방법. - 제 7 항에 있어서,
상기 제1 게이트 전극 및 제2 게이트 전극의 형성단계에서, 제1 게이트 전극 및 제2 게이트 전극의 내열성 금속막은 TiW 및 Mo를 순차적으로 증착하여 얻어진 다층 금속막인 것을 특징으로 하는 방법. - 제 10 항에 있어서,
상기 제1 게이트 전극 및 제2 게이트 전극 각각은 Mo층상에 Au층을 추가로 포함하는 것을 특징으로 하는 방법. - 제 7 항에 있어서,
상기 쇼트키 장벽층, 식각정지층, 오믹층 및 오믹 전극의 형성단계 이후에, 노멀리 온 모드로 동작하는 고주파 소자 구조물 영역과 노멀리 오프 모드로 동작하는 고주파 소자 구조물 영역을 정의하기 위한 소자 분리막을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 방법. - 제 7 항에 있어서,
상기 제1 리세스는 제3 리세스에 비해 더 큰 폭을 가지고 상기 제2 리세스는 제4 리세스에 비해 더 큰 폭을 가지는 것을 특징으로 하는 방법.
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|---|---|---|---|---|
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| EP2920814A4 (en) | 2012-11-16 | 2016-11-02 | Massachusetts Inst Technology | SEMICONDUCTOR STRUCTURE AND ETCHING TECHNIQUE FOR VENTING FORMATION |
| KR20150060417A (ko) * | 2013-11-26 | 2015-06-03 | 한국전자통신연구원 | 고주파 소자 및 그 제조 방법 |
| US20150372096A1 (en) * | 2014-06-20 | 2015-12-24 | Ishiang Shih | High Electron Mobility Transistors and Integrated Circuits with Improved Feature Uniformity and Reduced defects for Microwave and Millimetre Wave Applications |
| EP3252825B1 (en) * | 2016-05-30 | 2022-12-21 | STMicroelectronics S.r.l. | Double-channel hemt device and manufacturing method thereof |
| US10811407B2 (en) * | 2019-02-04 | 2020-10-20 | Win Semiconductor Corp. | Monolithic integration of enhancement mode and depletion mode field effect transistors |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005026556A (ja) | 2003-07-04 | 2005-01-27 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| KR100578341B1 (ko) | 2004-11-25 | 2006-05-11 | 한국전자통신연구원 | 고주파 전자소자의 제조 방법 |
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Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6315475A (ja) | 1986-07-07 | 1988-01-22 | Fujitsu Ltd | 電界効果型半導体装置の製造方法 |
| KR970003740A (ko) | 1995-06-01 | 1997-01-28 | 김주용 | 불량 모드별 리페어 유무 판별 방법 및 그 회로를 가진 반도체 소자 |
| US6307221B1 (en) * | 1998-11-18 | 2001-10-23 | The Whitaker Corporation | InxGa1-xP etch stop layer for double recess pseudomorphic high electron mobility transistor structures |
| JP2000196029A (ja) * | 1998-12-28 | 2000-07-14 | Sony Corp | 半導体装置とその製造方法 |
| US7449728B2 (en) | 2003-11-24 | 2008-11-11 | Tri Quint Semiconductor, Inc. | Monolithic integrated enhancement mode and depletion mode field effect transistors and method of making the same |
| US20090026501A1 (en) | 2004-12-30 | 2009-01-29 | Koninklijke Philips Electronics, N.V. | Enhancement - depletion semiconductor structure and method for making it |
| US20070018199A1 (en) * | 2005-07-20 | 2007-01-25 | Cree, Inc. | Nitride-based transistors and fabrication methods with an etch stop layer |
| US7709269B2 (en) * | 2006-01-17 | 2010-05-04 | Cree, Inc. | Methods of fabricating transistors including dielectrically-supported gate electrodes |
| JP5431652B2 (ja) * | 2007-04-02 | 2014-03-05 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US7960782B2 (en) * | 2007-12-26 | 2011-06-14 | Rohm Co., Ltd. | Nitride semiconductor device and method for producing nitride semiconductor device |
-
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-
2011
- 2011-10-28 US US13/283,626 patent/US8338241B2/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005026556A (ja) | 2003-07-04 | 2005-01-27 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| KR100578341B1 (ko) | 2004-11-25 | 2006-05-11 | 한국전자통신연구원 | 고주파 전자소자의 제조 방법 |
| JP2007250792A (ja) | 2006-03-15 | 2007-09-27 | Furukawa Electric Co Ltd:The | 半導体素子 |
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