JP2005026556A

JP2005026556A - 半導体装置及びその製造方法

Info

Publication number: JP2005026556A
Application number: JP2003192048A
Authority: JP
Inventors: Takeshi Takahashi; 剛高橋
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2003-07-04
Filing date: 2003-07-04
Publication date: 2005-01-27
Anticipated expiration: 2023-07-04
Also published as: JP4280121B2

Abstract

【課題】ゲート電極を形成するときに、ゲート長を短くするとともに半導体層の削れを回避して、高性能化を実現し、かつ特性の安定した半導体装置及びその製造方法を提供することができるようにする。
【解決手段】半導体層１００上に接合して形成され、製造プロセスの温度において当該半導体層に対して難反応性の高融点金属からなる第１の金属層１と、第１の金属層１よりも低抵抗な金属からなる金属電極２と、金属電極２を外部から閉ざすように当該金属電極２の少なくとも上面に形成された第２の金属層３とを有し、第１の金属層１及び第２の金属層３は、半導体層１００との標準電極電位の電位差が半導体層１００と前記金属電極２との標準電極電位の電位差よりも小さいものとする。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に、ＭＥＳＦＥＴやＨＥＭＴなどの化合物半導体を用いたものに用いて好適なものである。また、ＨＥＭＴは、その低雑音特性により、マイクロ波やミリ波帯での増幅器や、光通信における信号処理回路等に応用が期待される。
【０００２】
【従来の技術】
ＧａＡｓやＩｎＰ等の半導体を用いた高電子移動度トランジスタ（ＨＥＭＴ）のゲート電極作製には、そのダメージを避けるために蒸着リフトオフを用いることが多い。例えば、ＩｎＰを用いたＨＥＭＴのゲート電極を作製するには、ＩｎＡｌＡｓあるいはＩｎＰで形成される半導体層上にレジストを用いてゲート電極形成部位を開口し、Ｔｉ／Ｐｔ／ＡｕやＡｌなどの電極材料を真空蒸着して、これをリフトオフする。図１２に、従来におけるゲート電極の概略構成図を示す。
【０００３】
従来においては、ゲート電極をその抵抗を下げるために例えばＡｕ等の低抵抗な金属電極２を形成するが、密着性をよくするためなどにより、Ｔｉ／Ｐｔなどの金属層（第１の金属層）１を半導体層１００との間に挿入する。これらの金属層は、層状に重なっていることが基本構造である。
【０００４】
【特許文献１】
特開平４−２９９５３８号公報
【特許文献２】
特開２００３−１１５５００号公報
【０００５】
【発明が解決しようとする課題】
半導体デバイスの高性能化を進めるためには、ゲート長を短くする必要がある。例えば、電子ビーム露光技術を用いてレジストに１００ｎｍ以下の開口を形成し、ゲート電極をリフトオフで形成する。ここで、リフトオフするためのレジストは、電子ビーム露光専用のレジストを用いるが、アセトン系のレジスト剥離液を用いたリフトオフでは、リフトオフ性が不十分なことが多い。そのため、Ｎ−メチル−２−ピロリドンやその他の専用リムーバを用いる。
【０００６】
ところが、これらの溶液を用いてリフトオフを行うと、図１３に示すように、しばしば半導体層１００が削れる不具合が発生し、この削れた半導体層が金属電極２に析出することがある。この不具合が発生すると、デバイスのソース抵抗がばらついたり、閾値がばらついたりして、特性に深刻な悪影響を及ぼす結果となる。これを回避するために、ゲート電極を形成するよりも前に半導体層の表面を絶縁膜で覆う方法もあるが、ゲート電極を形成時に絶縁膜を除去する工程が必要となり、そのためゲート長を十分に短くできないという問題があった。
【０００７】
本発明は上述の問題点にかんがみてなされたもので、ゲート電極を形成するときに、ゲート長を短くするとともに半導体層の削れを回避して、高性能化を実現し、かつ特性の安定した半導体装置及びその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明者は、鋭意検討の結果、以下に示す発明の諸態様に想到した。
【０００９】
本発明の半導体装置は、半導体層上に金属電極が形成された半導体装置であって、少なくとも前記金属電極を外部から閉ざすように覆う金属層を有し、前記金属層は、製造プロセスの温度において当該半導体層に対して難反応性の高融点金属層を含み、前記半導体層との標準電極電位の電位差が前記半導体層と前記金属電極との標準電極電位の電位差よりも小さい。
【００１０】
本発明の半導体装置の製造方法は、半導体層上に金属電極を形成する半導体装置の製造方法であって、前記半導体層上に、製造プロセスの温度において当該半導体層に対して難反応性の高融点金属からなる第１の金属層を形成する工程と、前記第１の金属層上に、当該第１の金属層よりも低抵抗な金属からなる前記金属電極を形成する工程と、前記金属電極を外部から閉ざすように当該金属電極の少なくとも上面に第２の金属層を形成する工程とを含み、前記第１の金属層及び第２の金属層は、前記半導体層との標準電極電位の電位差が前記半導体層と前記金属電極との標準電極電位の電位差よりも小さい。
【００１１】
【発明の実施の形態】
−本発明の骨子−
本発明者は、ゲート長を短くして高性能化を実現するとともに、半導体層の削れを回避して特性の安定した半導体装置及びその製造方法を提供すべく、以下に示す発明の骨子に想到した。
【００１２】
まず、本発明者は、半導体層が削れてしまう原因として、半導体層のＡｌ等とゲート電極を構成するＡｕ等の低抵抗な金属とのイオン化傾向に大きな違いがあるということに着目した。そして、このイオン化傾向の違いによって、半導体層とゲート電極との間に化学的な反応が起こり、半導体層の削れという現象が発生するのではないかと思料した。
【００１３】
具体的には、ゲート電極を形成するためのリフトオフ時に用いるリムーバ中に含まれている電解液が半導体層とゲート電極との間に介在し、半導体層とゲート電極との間に一種の電気分解の作用を発生させるのではないかと考えた。また、半導体層とゲート電極とのイオン化傾向の違いは、いわゆる標準電極電位の電位差として捉えることができる。すなわち、標準電極電位は、水素を基準（０Ｖ）として、イオン化傾向の大きい金属ほど標準電極電位が小さな値（マイナス）として表され、イオン化傾向の小さい金属ほど標準電極電位が大きな値（プラス）として表される。
【００１４】
図１３で説明した従来例のゲート電極における半導体層１００の削れ及び金属電極２への析出は、半導体層１００に含まれる金属と金属電極２を構成する金属との間に標準電極電位の大きな電位差がある状況下において、この半導体層１００と金属電極２との間にリフトオフに用いるリムーバ中の電解液が介在し、一種の電気分解の作用が生じて、一方の半導体層１００側では金属の溶解による削れが発生し、他方の金属電極２側では金属の析出による金属の付着が発生するものと考えられる。
【００１５】
そこで、本発明者は、リフトオフを行うために用いるリムーバ中に電解液が入っていたときでも、半導体層１００の削れを発生させないために、ゲート電極の主要部を構成する低抵抗な金属電極２の周囲を、当該金属電極２と半導体層１００との標準電極電位の電位差よりも、半導体層１００との標準電極電位の電位差が小さい金属層で覆うようにすることを案出した。
【００１６】
図１は、本発明における半導体装置を説明するための原理図である。
具体的な態様としては、図１（ａ）に示すものと図１（ｂ）に示すものの２つの態様を案出した。
図１（ａ）に示す半導体装置は、低抵抗な金属電極２の周囲を、当該金属電極２と半導体層１００との標準電極電位の電位差よりも、半導体層１００との標準電極電位の電位差が小さい第１の金属層１で覆うようにしたものである。さらに、第１の金属層１は、製造プロセスの温度において半導体層１００に対して難反応性である高融点金属を適用する。
【００１７】
また、図１（ｂ）に示す半導体装置は、金属電極２の少なくとも上面を第１の金属層１に替わって第２の金属層３で覆うようにしたものである。このように構成することで、第１の金属層１は、半導体層１００に対して難反応性である金属で形成し、この第２の金属層３は、この上層に形成される層との相性がよい金属で形成することもできる。
【００１８】
特許文献１には、ゲート電極の主要部を占める銀層の周囲をチタン層で覆う半導体装置が開示されているが、本発明の第１の金属層１にチタンを適用した場合には、製造プロセスにおける熱温度レベルにおいて、チタンが半導体層１００と反応を起こしてしまうことが懸念される。チタンが半導体層１００と反応すると、半導体層表面の反応部が金属層となってショットキー接合における接合界面が所望する位置から下がってしまう結果、所望する閾値電圧とのずれを生じ、素子特性の安定した半導体装置を提供することが困難になってしまうことになる。
【００１９】
本発明においては、ゲート電極の主要部を構成する低抵抗な金属電極２と半導体層１００との間に形成される第１の金属層１として、製造プロセスの温度条件下で半導体層１００に対して難反応性の高融点金属を用いるようにしたので、前述した問題を回避することができる。ここで、４００℃以下の比較的低温での製造プロセス条件において、半導体層１００に対して難反応性の第１の金属層としてＴａ、Ｍｏを用いることがあげられる。例えばＴｉ、Ｐｔ、Ｎｉ、Ｐｄ、Ａｕは、このプロセス温度で半導体層１００と容易に反応する。さらに８００℃程度の瞬間的アニールなど高温プロセスの場合、ＷＳｉ、ＷＳｉＮ、ＴｉＷ、ＴｉＷＮ、ＴｉＮ、ＷＮ、ＴｉＳｉ、ＴｉＳｉＮなどが難反応性の高融点金属の例としてあげられる。この温度では、単体金属のほとんどが半導体層１００と反応する。ただし半導体層１００にＩｎを含む場合は、単体金属でもＭｏ、Ｔａは難反応性を持つ。
【００２０】
さらに、特許文献１においては、ゲート電極の主要部を占める銀層が柔らかく表面に傷がつきやすいために、その周囲を硬いチタン層で覆って傷が付きにくくすることを目的としているのに対して、本発明では、ゲート電極の主要部を構成する低抵抗な金属電極の周囲を覆う第１及び第２の金属層は、必ずしも硬い金属である必要はなく、半導体層との標準電極電位の電位差が半導体層と金属電極との標準電極電位の電位差よりも小さいものであれば適用可能であり、ゲート電極を形成するためのリフトオフにおいて半導体層の溶解による削れを回避することを目的としている。
【００２１】
そもそも、両者の目的の違いから、特許文献１には、ゲート電極の主要部を構成する低抵抗な金属電極の周囲を、半導体層に対して当該金属電極よりも標準電極電位の電位差が小さい金属層で覆うという、半導体層とのイオン化傾向の違いに着目した技術的思想が何ら開示されておらず、ましてやその示唆すら記載されていない。また、前述したように、本発明における第１の金属層は、製造プロセスの温度において、半導体層に対して難反応性である高融点金属であり、特許文献１に記載のチタン層を適用した場合には、製造プロセスの温度において、チタンが半導体層と反応を起こしてしまうことが懸念され、素子特性の安定した半導体装置を提供することが困難になってしまうことになる。以上より、本発明と特許文献１に記載されている発明とではその構成が相違しており、また、そもそもの目的の違いから、その相違点を予測することは例え当業者であっても不可能であると思われる。
【００２２】
−本発明の骨子を適用した具体的な実施形態−
次に、本発明の半導体装置及びその製造方法の骨子を踏まえた諸実施形態について説明する。本実施形態では、半導体装置として高電子移動度トランジスタ（ＨＥＭＴ）を適用した例で説明を行う。
【００２３】
（第１の実施形態）
図２は、本発明の第１の実施形態における半導体装置の概略断面図である。
本実施形態における半導体装置は、リセス構造（凹部）を有する基体１０と、基体１０上に形成されたマッシュルーム型のゲート電極２０と、ゲート電極２０の両側の基体１０上に形成されたソース電極３０及びドレイン電極４０とを含み構成されている。
【００２４】
基体１０は、ＩｎＰからなる半導体基板１１０と、半導体基板１１０上に形成されたｉ−ＩｎＡｌＡｓからなるバッファー層１２０と、バッファー層１２０上に形成されたｉ−ＩｎＧａＡｓからなるチャネル層１３０と、チャネル層１３０上に形成されたｎ−ＩｎＡｌＡｓからなる供給層１４０と、供給層１４０上にｎ−ＩｎＧａＡｓからなるキャップ層１５０とを備え、このキャップ層１５０の一部をエッチングにより除去してリセス構造が形成されている。
【００２５】
ゲート電極２０は、その下層部を構成するＴｉＷからなる第１の金属層２１０と、第１の金属層２１０上に形成され、Ａｕ等の低抵抗な金属からなる金属電極２２０と、金属電極２２０の上面及び側面を覆うように形成されたＴｉＷからなる第２の金属層２３０とを有して構成されている。本実施形態においては、ゲート電極２０は、その主要部分を占める金属電極２２０の周囲を１種類の金属層で覆うようにしたものである。すなわち、第１の金属層２１０と第２の金属層２３０とは、同一の金属材料（ＴｉＷ）で構成されている。
【００２６】
キャップ層１５０上には、下層からＴｉ／Ｐｔ／Ａｕの金属層から構成されるソース電極３０及びドレイン電極４０が形成されており、それらの上層は、不図示の絶縁膜で覆われている。
【００２７】
次に、本実施形態における半導体装置の製造方法を説明する。
図３，図４は、図２に示した半導体装置の製造方法を工程順に示す概略断面図である。
【００２８】
まず、図３（ａ）に示すように、ＭＯＣＶＤ法により、半絶縁性のＩｎＰからなる半導体基板１１０上にｉ−ＩｎＡｌＡｓからなる膜厚３００ｎｍ程度のバッファー層１２０と、バッファー層１２０上にｉ−ＩｎＧａＡｓからなる膜厚２５ｎｍ程度のチャネル層１３０と、チャネル層１３０上にｎ−ＩｎＡｌＡｓからなる不純物密度３×１０^１８ｃｍ^−３程度で膜厚２５ｎｍ程度の供給層１４０と、供給層１４０上にｎ−ＩｎＧａＡｓからなる不純物密度３×１０^１８ｃｍ^−３程度で膜厚５０ｎｍ程度のキャップ層１５０とを形成する。そして、フォトリソグラフィーにより、素子分離領域を開口するレジストパターン８１を形成し、リン酸と過酸化水素と水の混合液を用いたウエットエッチングにより、素子分離領域にあるキャップ層１５０からバッファー層１２０までを除去する。その後、Ｏ_２プラズマを用いた灰化処理等によりレジストパターン８１を除去する。
【００２９】
続いて、フォトリソグラフィ−により、ソース電極及びドレイン電極を開口する不図示のレジストパターンを形成し、図３（ｂ）に示すように、キャップ層１５０上に膜厚１０ｎｍ程度のＴｉ膜、膜厚３０ｎｍ程度のＰｔ膜、膜厚３００ｎｍ程度のＡｕ膜を真空蒸着法により順に蒸着して、リフトオフにより、ソース電極３０及びドレイン電極４０を形成する。さらに、ソース電極３０及びドレイン電極４０を覆うように不図示の絶縁層を形成する。その後、Ｏ_２プラズマを用いた灰化処理等により当該不図示のレジストパターンを除去する。
【００３０】
続いて、図３（ｃ）に示すように、フォトリソグラフィーにより、ゲート電極形成領域を開口するレジストパターン８２を形成し、クエン酸と過酸化水素の混合液を用いたウエットエッチングにより、ゲート電極形成領域のキャップ層１５０を除去する。
【００３１】
続いて、図３（ｄ）に示すように、Ｏ_２プラズマを用いた灰化処理等によりレジストパターン８２を除去する。このとき、ソース電極３０及びドレイン電極４０上には、不図示の絶縁層が形成されている。
【００３２】
続いて、図４（ａ）に示すように、多層のレジストパターン８３，８４，８５を形成し、各レジストパターンに対してエッチングを行って、上層のレジストパターン８５に第１の開口部と、中層のレジストパターン８４に第１の開口部よりもさらに内側に開口した第２の開口部と、下層のレジストパターン８３にゲート電極用の第３の開口部を形成し、さらに、所定の熱処理を行って第３の開口部を上方に向かうほど広がるテーパ状の開口部とする（詳細については、特許文献２参照）。その後、スパッタ法により、膜厚５ｎｍ程度でＴｉＷ層２１０（第１の金属層）を形成し、さらに、真空蒸着法により、膜厚３００ｎｍ程度でＡｕ層２２０（金属電極）を蒸着する。このとき、Ａｕ層２２０の方がＴｉＷ層２１０よりも垂直性良く形成できるため、図４（ａ）に示すように、ＴｉＷ層２１０の内側にＡｕ層２２０が形成される。
【００３３】
続いて、図４（ｂ）に示すように、スパッタ法により、Ａｕ層２２０を覆うように膜厚５ｎｍ程度でＴｉＷ層２３０（第２の金属層）を形成する。これにより、Ａｕ層２２０の全ての表面がＴｉＷ層で覆われる。
【００３４】
続いて、図４（ｃ）に示すように、Ｎ−メチル−２−ピロリドン等の専用リムーバを用いてリフトオフを行い、レジストパターン８３，８４，８５を除去してゲート電極２０を形成し、本実施形態の半導体装置を完成させる。また、ここで、ソース電極３０及びドレイン電極４０は、不図示の絶縁膜で覆われているため、リフトオフを行っても各電極部の半導体層の削れは発生しない。
【００３５】
本実施形態では、ゲート電極２０の形成される半導体層は、ＩｎＡｌＡｓからなる供給層１４０であるが、これがＩｎＰ層からなるものでもよい。また、本実施形態では、Ａｕ層２２０を覆う金属としてＴｉＷを用いた例を示したが、ＷＳｉ，ＷＳｉＮ，ＴｉＷＮ，ＴｉＮであってもよい。さらに、金属電極としてのＡｕ層２２０の替わりにＡｇ層，Ｃｕ層，Ａｌ層等の低抵抗な金属を用いて構成してもよい。
【００３６】
本実施形態によれば、ゲート電極２０の主要部を構成するＡｕ層２２０の周囲を、Ａｕ層２２０と半導体層１００との標準電極電位の電位差よりも、半導体層１００との標準電極電位の電位差が小さいＴｉＷ層で覆うようにしたので、ゲート電極２０を形成するためのリフトオフを行うときに用いるリムーバ中に電解液が含まれていても、半導体層１００の削れを回避することができる。また、第１の金属層１を、製造プロセスの温度において半導体層１００に対して難反応性である高融点金属とすることにより、製造プロセスを通じて半導体層１００との反応を防止することができ、素子特性の安定した半導体装置を提供することができる。
【００３７】
（第２の実施形態）
図５は、本発明の第２の実施形態における半導体装置の概略断面図である。
第１の実施形態における半導体装置では、第１の金属層２１０と第２の金属層２３０とを同一の金属（ＴｉＷ）からなるもので構成したが、本実施形態における半導体装置は、第１の金属層２１０と第２の金属層２３１とを別の金属からなるもので構成したものである。なお、図２で示した第１の実施形態における半導体装置と同一の構成については同一の符号を付してあり、ここでの説明は省略する。
【００３８】
次に、本実施形態における半導体装置の製造方法を説明する。
図６は、図５に示した半導体装置の製造方法を工程順に示す概略断面図である。
【００３９】
本実施形態では、まず図３（ａ）〜図４（ａ）の各工程を経る。
続いて、図６（ａ）に示すように、スパッタ法により、Ａｕ層２２０を覆うように膜厚１０ｎｍ程度でＷＳｉ層２３１（第２の金属層）を形成する。
【００４０】
続いて、図６（ｂ）に示すように、Ｎ−メチル−２−ピロリドン等の専用リムーバを用いてリフトオフを行い、レジストパターン８３，８４，８５を除去してゲート電極２１を形成し、本実施形態の半導体装置を完成させる。また、ここで、ソース電極３０及びドレイン電極４０は、不図示の絶縁膜で覆われているため、リフトオフを行っても各電極部の半導体層の削れは発生しない。
【００４１】
本実施形態によれば、ゲート電極２１の主要部を構成するＡｕ層２２０の周囲を、Ａｕ層２２０と半導体層１００との標準電極電位の電位差よりも、半導体層１００との標準電極電位の電位差が小さいＴｉＷ層２１０及びＷＳｉ層２３１で覆うようにしたので、ゲート電極２１を形成するためのリフトオフを行うときに用いるリムーバ中に電解液が含まれていても、半導体層１００の削れを回避することができる。また、第１の金属層１を、製造プロセスの温度において半導体層１００に対して難反応性である高融点金属とすることにより、製造プロセスを通じて半導体層１００との反応を防止することができ、素子特性の安定した半導体装置を提供することができる。さらに、Ａｕ層２２０の少なくとも上面をＴｉＷ層２１０に替わって別の金属層（ＷＳｉ層２３１）で覆うことができるようにしたので、この上層に形成される層との相性がよい金属を適用することができる。
【００４２】
（第３の実施形態）
図７は、本発明の第３の実施形態における半導体装置の概略断面図である。
本実施形態における半導体装置は、本発明の金属電極構造をソース電極３１及びドレイン電極４１にも適用したものである。さらに、ソース電極３１及びドレイン電極４１は、ゲート電極をマスクとして自己整合的に形成するため、ゲート電極２２には、ソース電極３１及びドレイン電極４１を構成する金属層を有して形成されている。また、第１及び第２の実施形態におけるキャップ層１５０は、形成しない。なお、図２で示した第１の実施形態における半導体装置と同一の構成については同一の符号を付している。
【００４３】
本実施形態における半導体装置は、基体１１と、基体１１上に形成されたマッシュルーム型のゲート電極２２と、ゲート電極２２の両側の基体１１上に形成されたソース電極３１及びドレイン電極４１とを含み構成されている。
【００４４】
基体１１は、ＩｎＰからなる半導体基板１１０と、半導体基板１１０上に形成されたｉ−ＩｎＡｌＡｓからなるバッファー層１２０と、バッファー層１２０上に形成されたｉ−ＩｎＧａＡｓからなるチャネル層１３０と、チャネル層１３０上に形成されたｎ−ＩｎＡｌＡｓからなる供給層１４０とを有して形成されている。
【００４５】
ゲート電極２２は、その下層部を構成するＴｉＷからなる第１の金属層２１０と、第１の金属層２１０上に形成され、Ａｕ等の低抵抗な金属からなる金属電極２２０と、金属電極２２０の上面及び側面を覆うように形成されたＴｉＷからなる第２の金属層２３０と、第２の金属層２３０上に形成されたＡｕＧｅからなる第３の金属層２４０と、第３の金属層２４０上に形成されたＡｕからなる第４の金属層２５０と、第４の金属層２５０を覆うように形成されたＷＳｉからなる第５の金属層２６０とを有して構成されている。
【００４６】
ソース電極３１及びドレイン電極４１は、ゲート電極２２をマスクとして形成され、供給層１４０上に形成されたＡｕＧｅからなる第３の金属層２４０と、第３の金属層２４０上に形成されたＡｕからなる第４の金属層２５０と、第３の金属層２４０と第４の金属層２５０の両方を覆うように形成されたＷＳｉからなる第５の金属層２６０とを有して構成されている。
【００４７】
次に、本実施形態における半導体装置の製造方法を説明する。
図８，図９は、図７に示した半導体装置の製造方法を工程順に示す概略断面図である。
【００４８】
まず、図８（ａ）に示すように、ＭＯＣＶＤ法により、半絶縁性のＩｎＰからなる半導体基板１１０上にｉ−ＩｎＡｌＡｓからなる膜厚３００ｎｍ程度のバッファー層１２０と、バッファー層１２０上にｉ−ＩｎＧａＡｓからなる膜厚２５ｎｍ程度のチャネル層１３０と、チャネル層１３０上にｎ−ＩｎＡｌＡｓからなる不純物密度３×１０^１８ｃｍ^−３程度で膜厚２５ｎｍ程度の供給層１４０とを形成する。そして、フォトリソグラフィ−により、素子分離領域を開口するレジストパターン８６を形成し、リン酸と過酸化水素と水の混合液を用いたウエットエッチングにより、素子分離領域にある供給層１４０からバッファー層１２０までを除去する。その後、Ｏ_２プラズマを用いた灰化処理等によりレジストパターン８６を除去する。
【００４９】
続いて、図８（ｂ）に示すように、多層のレジストパターン８７，８８，８９を形成し、各レジストパターンに対してエッチングを行って、上層のレジストパターン８９に第１の開口部と、中層のレジストパターン８８に第１の開口部よりもさらに内側に開口した第２の開口部と、下層のレジストパターン８７にゲート電極用の第３の開口部を形成し、さらに、所定の熱処理を行って第３の開口部を上方に向かうほど広がるテーパ状の開口部とする（詳細については、特許文献２参照）。その後、スパッタ法により、膜厚５ｎｍ程度でＴｉＷ層２１０（第１の金属層）を形成し、その後、真空蒸着法により、膜厚３００ｎｍ程度でＡｕ層２２０（金属電極）を蒸着する。このとき、Ａｕ層２２０の方がＴｉＷ層２１０よりも垂直性良く形成できるため、図８（ｂ）に示すように、ＴｉＷ層２１０の内側にＡｕ層２２０が形成される。さらに、スパッタ法により、Ａｕ層２２０を覆うように膜厚５ｎｍ程度でＴｉＷ層２３０（第２の金属層）を形成する。これにより、Ａｕ層２２０の全ての表面がＴｉＷ層で覆われる。
【００５０】
続いて、図８（ｃ）に示すように、Ｎ−メチル−２−ピロリドン等の専用リムーバを用いてリフトオフを行い、レジストパターン８７，８８，８９を除去する。
【００５１】
続いて、図９（ａ）に示すように、アンダーカットが入った多層のレジストパターン９０，９１を形成し、全面に蒸着法により、膜厚２０ｎｍ程度でＡｕＧｅ層２４０（第３の金属層）を形成し、その後、真空蒸着法により、膜厚１５０ｎｍ程度でＡｕ層２５０（第４の金属層）を蒸着し、さらに、スパッタ法により、Ａｕ層２５０を覆うように膜厚１０ｎｍ程度でＷＳｉ層２６０（第５の金属層）を形成する。これにより、供給層１４０上には、ゲート電極２２及びレジストパターン９１に整合したソース電極３１及びドレイン電極４１が形成される。
【００５２】
続いて、図９（ｂ）に示すように、Ｎ−メチル−２−ピロリドン等の専用リムーバを用いてリフトオフを行い、レジストパターン９０，９１を除去して本実施形態の半導体装置を完成させる。
【００５３】
（第４の実施形態）
図１０は、本発明の第４の実施形態における半導体装置の概略断面図である。
本実施形態における半導体装置は、バイポーラ型の半導体装置であり、ＩｎＰからなる半導体基板１１０と、半導体基板１１０上に形成されたｉ−ＩｎＡｌＡｓからなるバッファー層１２０と、バッファー層１２０上に形成されたｎ−ＩｎＧａＡｓからなるコレクタコンタクト層６１０と、コレクタコンタクト層６１０上の所定領域に形成され、下層からＴｉ／Ｐｔ／Ａｕの金属層から構成されるコレクタ電極６０と、コレクタ電極６０を形成しないコレクタコンタクト層６１０上に形成されたｎ−ＩｎＧａＡｓからなるコレクタ層６２０と、コレクタ層６２０上に形成されたｐ−ＩｎＧａＡｓからなるベース層５４０と、ベース層５４０上の所定領域に形成され、Ａｕからなる金属電極５２０及び金属電極５２０の周囲を覆うＴｉＷからなる第１の金属層５１０から構成されるベース電極５０と、ベース電極５０を形成しないベース層５４０上に形成されたｎ−ＩｎＰからなるエミッタ層７１０と、エミッタ層７１０上に形成されたｎ−ＩｎＧａＡｓからなるエミッタコンタクト層７２０と、エミッタコンタクト層７２０上に形成されたＴｉＷからなるエミッタ電極７０とを有して構成されている。
【００５４】
次に、本実施形態における半導体装置の製造方法を説明する。
図１１は、図１０に示した半導体装置の製造方法を工程順に示す概略断面図である。
【００５５】
まず、図１１（ａ）に示すように、ＭＯＣＶＤ法により、半絶縁性のＩｎＰからなる半導体基板１１０上にｉ−ＩｎＡｌＡｓからなる膜厚３００ｎｍ程度のバッファー層１２０と、バッファー層１２０上にｎ−ＩｎＧａＡｓからなる不純物密度２×１０^１９ｃｍ^−３程度で膜厚２５０ｎｍ程度のコレクタコンタクト層６１０と、コレクタコンタクト層６１０上にｎ−ＩｎＧａＡｓからなる不純物密度３×１０^１７ｃｍ^−３程度で膜厚３００ｎｍ程度のコレクタ層６２０と、コレクタ層６２０上にｐ−ＩｎＧａＡｓからなる不純物密度４×１０^１９ｃｍ^−３程度で膜厚５０ｎｍ程度のベース層５４０と、ベース層５４０上に形成されたｎ−ＩｎＰからなるエミッタ層７１０と、エミッタ層７１０上に形成されたｎ−ＩｎＰからなる不純物密度５×１０^１７ｃｍ^−３程度で膜厚２０ｎｍ程度のエミッタ層７１０と、エミッタ層７１０上にｎ−ＩｎＧａＡｓからなる不純物密度２×１０^１９ｃｍ^−３程度で膜厚５０ｎｍ程度のエミッタコンタクト層７２０とを形成し、さらに、スパッタ法により、エミッタコンタクト層７２０上に膜厚２００ｎｍ程度のＴｉＷ層を形成する。続いて、フォトリソグラフィーにより、エミッタ領域を残すように不図示のレジストパターンを形成して、ＳＦ_６系のドライエッチングにより、ＴｉＷをエッチングしてエミッタ電極７０を形成し、このエミッタ電極７０をマスクとして、リン酸、過酸化水素、水の混合液を用いたウエットエッチングにより、エミッタコンタクト層７２０をエミッタ層７１０に対して選択的に除去する。その後、リン酸、塩酸の混合液を用いて、エミッタ層７１０をベース層５４０に対して選択的に除去し、エミッタを形成する。さらに、Ｏ_２プラズマを用いた灰化処理等により当該不図示のレジストパターンを除去する。
【００５６】
続いて、図８（ｂ）に示したようなアンダーカットの入った不図示の多層のレジストパターンを用いて、図１１（ｂ）に示すように、スパッタ法により、膜厚５ｎｍ程度でＴｉＷ層５１０（第１の金属層）を形成し、その後、真空蒸着法により、膜厚３００ｎｍ程度でＡｕ層５２０（金属電極）を蒸着し、さらに、スパッタ法により、Ａｕ層５２０を覆うように膜厚５ｎｍ程度でＴｉＷ層５３０（第２の金属層）を形成する。これにより、Ａｕ層５２０の全ての表面がＴｉＷ層で覆われたベース電極５０が形成される。このベース電極５０は、ベース層５０に対してノンアロイでオーミックとなる。その後、Ｏ_２プラズマを用いた灰化処理等により当該不図示のレジストパターンを除去する。
【００５７】
続いて、図１１（ｃ）に示すように、フォトリソグラフィーにより、ベース電極５０とエミッタ電極７０との間を覆うレジストパターン９２を形成して、このレジストパターン９２及びベース電極５０をマスクとして、リン酸、過酸化水素、水の混合液を用いたウエットエッチングにより、ベース層５４０及びコレクタ層６２０を除去する。その後、Ｏ_２プラズマを用いた灰化処理等によりレジストパターン９２を除去する。
【００５８】
続いて、アンダーカットの入った不図示の多層のレジストパターンを用いて、図１１（ｄ）に示すように、真空蒸着法により、コレクタコンタクト層６１０上に下層から膜厚１０ｎｍ程度のＴｉ層、膜厚３０ｎｍ程度のＰｔ層、膜厚２５０ｎｍ程度のＡｕの金属層を蒸着し、リフトオフにより、当該不図示のレジストパターンを除去して、コレクタ電極６０を形成する。その後、フォトリソグラフィーにより、素子分離領域を開口する不図示のレジストパターンを形成し、リン酸、過酸化水素、水の混合液を用いたウエットエッチングにより、素子分離領域にあるコレクタコンタクト層６１０及びバッファー層１２０を除去する。その後、Ｏ_２プラズマを用いた灰化処理等により当該不図示のレジストパターンを除去して本実施形態の半導体装置を完成させる。
【００５９】
以下、本発明の諸態様を付記としてまとめて記載する。
【００６０】
（付記１）半導体層上に金属電極が形成された半導体装置であって、
少なくとも前記金属電極を外部から閉ざすように覆う金属層を有し、
前記金属層は、製造プロセスの温度において当該半導体層に対して難反応性の高融点金属層を含み、前記半導体層との標準電極電位の電位差が前記半導体層と前記金属電極との標準電極電位の電位差よりも小さいことを特徴とする半導体装置。
【００６１】
（付記２）前記金属層は、
前記高融点金属層が前記半導体層と前記金属電極との間に形成されるとともに、前記高融点金属層とは異なる他の金属層が前記金属電極の少なくとも上面に形成されてなることを特徴とする付記１に記載の半導体装置。
【００６２】
（付記３）前記金属電極は、前記金属層よりも低抵抗な金属で形成されていることを特徴とする付記１又は２に記載の半導体装置。
【００６３】
（付記４）前記金属電極がゲート電極として機能することを特徴とする付記１〜３のいずれか１項に記載の半導体装置。
【００６４】
（付記５）前記半導体層と前記高融点金属層との接合がオーミック接合であることを特徴とする付記１〜４のいずれか１項に記載の半導体装置。
【００６５】
（付記６）前記高融点金属層は、ＴｉＷ、Ｍｏ、Ｔａ、ＭｏＮ、ＴａＮ、ＴｉＷＮ、ＴｉＮ、ＷＮ、ＷＳｉ、ＴｉＳｉ、ＷＳｉＮ、ＴｉＳｉＮのうち、少なくともいずれか１種を主成分とする材料からなることを特徴とする付記１〜５のいずれか１項に記載の半導体装置。
【００６６】
（付記７）前記金属電極は、Ａｕ、Ａｇ、Ｃｕ、Ａｌのうち、少なくともいずれか１種を主成分とする材料からなることを特徴とする付記１〜６のいずれか１項に記載の半導体装置。
【００６７】
（付記８）前記金属層上を絶縁膜で覆うことを特徴とする付記１〜７のいずれか１項に記載の半導体装置。
【００６８】
（付記９）半導体層上に金属電極を形成する半導体装置の製造方法であって、
前記半導体層上に、製造プロセスの温度において当該半導体層に対して難反応性の高融点金属からなる第１の金属層を形成する工程と、
前記第１の金属層上に、当該第１の金属層よりも低抵抗な金属からなる前記金属電極を形成する工程と、
前記金属電極を外部から閉ざすように当該金属電極の少なくとも上面に第２の金属層を形成する工程と
を含み、
前記第１の金属層及び第２の金属層は、前記半導体層との標準電極電位の電位差が前記半導体層と前記金属電極との標準電極電位の電位差よりも小さいことを特徴とする半導体装置の製造方法。
【００６９】
（付記１０）前記第１の金属層と前記第２の金属層とを同一の金属で形成することを特徴とする付記９に記載の半導体装置の製造方法。
【００７０】
（付記１１）前記金属電極がゲート電極として機能することを特徴とする付記９又は１０に記載の半導体装置の製造方法。
【００７１】
（付記１２）前記半導体層と前記第１の金属層との接合がオーミック接合であることを特徴とする付記９〜１１のいずれか１項に記載の半導体装置の製造方法。
【００７２】
（付記１３）前記高融点金属は、ＴｉＷ、Ｍｏ、Ｔａ、ＭｏＮ、ＴａＮ、ＴｉＷＮ、ＴｉＮ、ＷＮ、ＷＳｉ、ＴｉＳｉ、ＷＳｉＮ、ＴｉＳｉＮのうち、少なくともいずれか１種を主成分とする材料からなることを特徴とする付記９〜１２のいずれか１項に記載の半導体装置の製造方法。
【００７３】
（付記１４）前記金属電極は、Ａｕ、Ａｇ、Ｃｕ、Ａｌのうち、少なくともいずれか１種を主成分とする材料からなることを特徴とする付記９〜１３のいずれか１項に記載の半導体装置の製造方法。
【００７４】
（付記１５）前記第１の金属層及び前記第２の金属層を覆うように絶縁膜を形成することを特徴とする付記９〜１４のいずれか１項に記載の半導体装置の製造方法。
【００７５】
【発明の効果】
本発明によれば、ゲート電極を形成するときに、ゲート長を短くするとともに半導体層の削れを回避して、高性能化を実現し、かつ特性の安定した半導体装置及びその製造方法を提供することができる。また、第１の金属層として、製造プロセスの温度条件下で半導体層に対して難反応性の高融点金属を用いるようにしたので、所望する閾値電圧とのずれを生じることなく、素子特性の安定した半導体装置その製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明における半導体装置を説明するための原理図である。
【図２】本発明の第１の実施形態における半導体装置の概略断面図である。
【図３】図２に示した半導体装置の製造方法を工程順に示す概略断面図である。
【図４】図３に引き続き、図２に示した半導体装置の製造方法を工程順に示す概略断面図である。
【図５】本発明の第２の実施形態における半導体装置の概略断面図である。
【図６】図５に示した半導体装置の製造方法を工程順に示す概略断面図である。
【図７】本発明の第３の実施形態における半導体装置の概略断面図である。
【図８】図７に示した半導体装置の製造方法を工程順に示す概略断面図である。
【図９】図８に引き続き、図７に示した半導体装置の製造方法を工程順に示す概略断面図である。
【図１０】本発明の第４の実施形態における半導体装置の概略断面図である。
【図１１】図１０に示した半導体装置の製造方法を工程順に示す概略断面図である。
【図１２】従来におけるゲート電極の概略構成図である。
【図１３】従来におけるゲート電極の概略構成図である。
【符号の説明】
１第１の金属層
２金属電極
３第２の金属層
１００半導体層

Claims

半導体層上に金属電極が形成された半導体装置であって、
少なくとも前記金属電極を外部から閉ざすように覆う金属層を有し、
前記金属層は、製造プロセスの温度において当該半導体層に対して難反応性の高融点金属層を含み、前記半導体層との標準電極電位の電位差が前記半導体層と前記金属電極との標準電極電位の電位差よりも小さいことを特徴とする半導体装置。
前記金属層は、
前記高融点金属層が前記半導体層と前記金属電極との間に形成されるとともに、前記高融点金属層とは異なる他の金属層が前記金属電極の少なくとも上面に形成されてなることを特徴とする請求項１に記載の半導体装置。
前記金属電極は、前記金属層よりも低抵抗な金属で形成されていることを特徴とする請求項１又は２に記載の半導体装置。
半導体層上に金属電極を形成する半導体装置の製造方法であって、
前記半導体層上に、製造プロセスの温度において当該半導体層に対して難反応性の高融点金属からなる第１の金属層を形成する工程と、
前記第１の金属層上に、当該第１の金属層よりも低抵抗な金属からなる前記金属電極を形成する工程と、
前記金属電極を外部から閉ざすように当該金属電極の少なくとも上面に第２の金属層を形成する工程と
を含み、
前記第１の金属層及び第２の金属層は、前記半導体層との標準電極電位の電位差が前記半導体層と前記金属電極との標準電極電位の電位差よりも小さいことを特徴とする半導体装置の製造方法。
前記第１の金属層と前記第２の金属層とを同一の金属で形成することを特徴とする請求項４に記載の半導体装置の製造方法。