JPH11121471A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11121471A JPH11121471A JP28870697A JP28870697A JPH11121471A JP H11121471 A JPH11121471 A JP H11121471A JP 28870697 A JP28870697 A JP 28870697A JP 28870697 A JP28870697 A JP 28870697A JP H11121471 A JPH11121471 A JP H11121471A
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Abstract
(57)【要約】
【課題】埋め込み性の良好な金属ゲート電極を提供し、
再現性・信頼性に優れた高性能の電界効果トランジスタ
を製造する。 【解決手段】電界効果トランジスタの製造工程におい
て、ＳｉＯ2 膜６に開口部１０を形成し、ＷＳｉ膜７、
Ｔｉ膜８を形成後、半導体基板温度を３００℃以上の高
温に保ちながらＡｌ膜９をスパッタ成膜することにより
埋め込み性の優れたゲート電極を形成する。従来の中空
を有するゲート電極構造と比べて、剥れや信頼性の低下
等の問題を回避することができる。
再現性・信頼性に優れた高性能の電界効果トランジスタ
を製造する。 【解決手段】電界効果トランジスタの製造工程におい
て、ＳｉＯ2 膜６に開口部１０を形成し、ＷＳｉ膜７、
Ｔｉ膜８を形成後、半導体基板温度を３００℃以上の高
温に保ちながらＡｌ膜９をスパッタ成膜することにより
埋め込み性の優れたゲート電極を形成する。従来の中空
を有するゲート電極構造と比べて、剥れや信頼性の低下
等の問題を回避することができる。
Description
【０００１】
【発明の属する技術分野】本発明は化合物半導体を用い
た半導体装置及びその製造方法に関する。
た半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】ＧａＡｓを用いたＭＥＳＦＥＴ（金属−
半導体電界効果トランジスタ）やＡｌＧａＡｓ等を用い
たＨＪＦＥＴ（異種接合電界効果トランジスタ）におい
ては、素子特性の高信頼性を得るために、タングステン
シリサイド（ＷＳｉ）等の耐熱性金属をゲート電極材料
に用いる場合が多い。耐熱性のＷＳｉゲート電極を用い
ることにより、５００℃以上の温度に対しても良好なシ
ョットキー特性を維持することができるので、ゲート電
極形成後にソース及びドレインのオーミック電極を形成
することができる。このためプロセスの幅を広げること
ができ、また長時間にわたり高出力動作をさせても電流
値の劣化等の問題が発生しない等の利点がある。
半導体電界効果トランジスタ）やＡｌＧａＡｓ等を用い
たＨＪＦＥＴ（異種接合電界効果トランジスタ）におい
ては、素子特性の高信頼性を得るために、タングステン
シリサイド（ＷＳｉ）等の耐熱性金属をゲート電極材料
に用いる場合が多い。耐熱性のＷＳｉゲート電極を用い
ることにより、５００℃以上の温度に対しても良好なシ
ョットキー特性を維持することができるので、ゲート電
極形成後にソース及びドレインのオーミック電極を形成
することができる。このためプロセスの幅を広げること
ができ、また長時間にわたり高出力動作をさせても電流
値の劣化等の問題が発生しない等の利点がある。
【０００３】一方ＷＳｉは比較的抵抗の高い物質である
ため、ゲート電極を低抵抗化し素子特性の向上を図るた
めには、ＷＳｉ膜の上に他の低抵抗金属を成膜して多層
構造とする方法が用いられている。この上部金属材料と
しては従来、低抵抗のＡｕが用いられることが多かっ
た。このようなゲート電極構造を用いた素子構造として
は、例えば特開平８−３０６７０７号公報に記載された
もがある。以下にその従来例の製造工程について図３を
用いて説明する。
ため、ゲート電極を低抵抗化し素子特性の向上を図るた
めには、ＷＳｉ膜の上に他の低抵抗金属を成膜して多層
構造とする方法が用いられている。この上部金属材料と
しては従来、低抵抗のＡｕが用いられることが多かっ
た。このようなゲート電極構造を用いた素子構造として
は、例えば特開平８−３０６７０７号公報に記載された
もがある。以下にその従来例の製造工程について図３を
用いて説明する。
【０００４】図３（ａ）は表面にＳｉＯ2 膜６を成膜し
た半導体基板の断面を示している。半導体基板は半絶縁
性ＧａＡｓ基板１上にアンドープＧａＡｓバッファ層
２、ｎ型ＧａＡｓチャネル層３と、ソース及びドレイン
の形成予定領域のみ残されたｎ型ＧａＡｓキャップ層５
とから構成されている。
た半導体基板の断面を示している。半導体基板は半絶縁
性ＧａＡｓ基板１上にアンドープＧａＡｓバッファ層
２、ｎ型ＧａＡｓチャネル層３と、ソース及びドレイン
の形成予定領域のみ残されたｎ型ＧａＡｓキャップ層５
とから構成されている。
【０００５】まず半導体基板上のゲート電極形成部分の
ＳｉＯ2 膜６を開口し、ＷＳｉ（ショットキ金属）膜７
をスパッタ法により成膜し、その上にさらにゲート抵抗
を下げるためのＡｕ膜１３をスパッタ法により成膜す
る。次に通常のフォトリソグラフィとＡｒイオンミリン
グ、そしてＳＦ6 ／ＣＦ4 混合ガスによる反応性イオン
エッチング法により、レジスト膜をマスクにゲート電極
部分以外の金属を選択的にエッチング除去し、さらにレ
ジストを除去して図３（ｂ）に示すようなゲート電極２
０Ｂを形成する。
ＳｉＯ2 膜６を開口し、ＷＳｉ（ショットキ金属）膜７
をスパッタ法により成膜し、その上にさらにゲート抵抗
を下げるためのＡｕ膜１３をスパッタ法により成膜す
る。次に通常のフォトリソグラフィとＡｒイオンミリン
グ、そしてＳＦ6 ／ＣＦ4 混合ガスによる反応性イオン
エッチング法により、レジスト膜をマスクにゲート電極
部分以外の金属を選択的にエッチング除去し、さらにレ
ジストを除去して図３（ｂ）に示すようなゲート電極２
０Ｂを形成する。
【０００６】次にＳｉＯ2 膜６をフッ化水素（ＨＦ）の
蒸気を含む気体により気相エッチングを行なって除去し
たのち、図３（ｃ）のようにＳｉＯ2 膜１１をパシベー
ション膜として全面に成膜する。最後にパシベーション
膜への開口形成、オーミック金属成膜、リフトオフ、ア
ニール等の工程を経て図３（ｄ）の様に、オーミック電
極（ＡｕＧｅＮｉ）１２を形成してＭＥＳＦＥＴが完成
する。
蒸気を含む気体により気相エッチングを行なって除去し
たのち、図３（ｃ）のようにＳｉＯ2 膜１１をパシベー
ション膜として全面に成膜する。最後にパシベーション
膜への開口形成、オーミック金属成膜、リフトオフ、ア
ニール等の工程を経て図３（ｄ）の様に、オーミック電
極（ＡｕＧｅＮｉ）１２を形成してＭＥＳＦＥＴが完成
する。
【０００７】
【発明が解決しようとする課題】上述した従来例の問題
点は、ゲート金属膜の形成時に、金属膜が開口部内に十
分埋め込まれず、中空部分ができてしまうことである。
これにより、ゲート電極の機械的強度が弱まって酸化膜
除去時にゲート電極が倒れたり、中空部分に後工程でフ
ォトレジストが入り込み素子の信頼性を低下させると共
に、半導体装置の生産性を低下させる。
点は、ゲート金属膜の形成時に、金属膜が開口部内に十
分埋め込まれず、中空部分ができてしまうことである。
これにより、ゲート電極の機械的強度が弱まって酸化膜
除去時にゲート電極が倒れたり、中空部分に後工程でフ
ォトレジストが入り込み素子の信頼性を低下させると共
に、半導体装置の生産性を低下させる。
【０００８】埋め込み性が不十分な理由は、金属膜をス
パッタリング法にて成膜する場合、開口部の底面と内側
面に同時に堆積が進行するため、イオンの入射口がしだ
いにせばまり、その結果開口部の内部にしだいにイオン
が届き難くなるため、最終的には開口部の上部がスパッ
タ金属で塞がり中空部ができてしまうことによる。
パッタリング法にて成膜する場合、開口部の底面と内側
面に同時に堆積が進行するため、イオンの入射口がしだ
いにせばまり、その結果開口部の内部にしだいにイオン
が届き難くなるため、最終的には開口部の上部がスパッ
タ金属で塞がり中空部ができてしまうことによる。
【０００９】その問題は、昨今ゲート長が０．２μｍか
ら０．１μｍへ、さらには０．１μｍ以下へと縮小化さ
れてくるにつれてゲート開口部のアスペクト比が高くな
ってきたため、ますます顕在化しつつある。
ら０．１μｍへ、さらには０．１μｍ以下へと縮小化さ
れてくるにつれてゲート開口部のアスペクト比が高くな
ってきたため、ますます顕在化しつつある。
【００１０】本発明の目的は、開口部内への金属膜の埋
め込み性不良によるゲート電極の機械的強度の劣化をな
くし、素子特性及び生産性の向上した半導体装置及びそ
の製造方法を提供することにある。
め込み性不良によるゲート電極の機械的強度の劣化をな
くし、素子特性及び生産性の向上した半導体装置及びそ
の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】第１の発明の半導体装置
は、半導体基板上に形成されたゲート電極を有する半導
体装置において、前記ゲート電極は少なくとも第１の金
属膜からなり、かつこの第１の金属膜の側面及おび上面
はフッ化水素耐性の大きい第２の金属膜にて覆われてい
ることを特徴とするものである。
は、半導体基板上に形成されたゲート電極を有する半導
体装置において、前記ゲート電極は少なくとも第１の金
属膜からなり、かつこの第１の金属膜の側面及おび上面
はフッ化水素耐性の大きい第２の金属膜にて覆われてい
ることを特徴とするものである。
【００１２】第２の発明の半導体装置は、半導体基板上
にシリコン酸化膜を形成したのち開口部を形成する工程
と、前記半導体基板を３００℃以上に保ちながらゲート
電極を構成する少なくとも第１の金属膜をスパッタ法に
より形成し前記開口部を埋める工程とを含むことを特徴
とするものである。
にシリコン酸化膜を形成したのち開口部を形成する工程
と、前記半導体基板を３００℃以上に保ちながらゲート
電極を構成する少なくとも第１の金属膜をスパッタ法に
より形成し前記開口部を埋める工程とを含むことを特徴
とするものである。
【００１３】
【作用】基板温度を３００℃以上に保ちつつＡｌをスパ
ッタ成膜すると、極めて良好な埋め込み性が得られるこ
とがわかっている。これは、被着したＡｌイオンが基板
の熱エネルギーにより被着位置より移動し、位置エネル
ギー極小点で落ち着くため、結果的にアスペクト比の大
きい穴や溝にも十分よく入り込むためである。幅０．１
μｍ、アスペクト比５倍の開口部に、Ｔｉ（２０ｎ
ｍ）、Ａｌ（５００ｎｍ）をこの順に高温スパッタ成膜
することにより、完全な埋め込みを行うことができる。
ッタ成膜すると、極めて良好な埋め込み性が得られるこ
とがわかっている。これは、被着したＡｌイオンが基板
の熱エネルギーにより被着位置より移動し、位置エネル
ギー極小点で落ち着くため、結果的にアスペクト比の大
きい穴や溝にも十分よく入り込むためである。幅０．１
μｍ、アスペクト比５倍の開口部に、Ｔｉ（２０ｎ
ｍ）、Ａｌ（５００ｎｍ）をこの順に高温スパッタ成膜
することにより、完全な埋め込みを行うことができる。
【００１４】また、このように成膜されたＷＳｉ／Ｔｉ
／Ａｌからなるゲート電極のＴｉ／Ａｌの部分は、ゲー
ト電極庇下のＳｉＯ2 膜除去のための、ＨＦ気相エッチ
ングにより侵食されやすい。このため本発明においては
ＷＳｉ／Ｔｉ／Ａｌのゲート電極を整形した後、Ｗをス
パッタ成膜・整形して、このゲート電極の側面と上部を
Ｗで覆う工程を有する。このようにＨＦ耐性の高いＷで
Ｔｉ／Ａｌをカバーすることにより、ＨＦガスの侵食に
よるゲート電極の欠落を防止している。
／Ａｌからなるゲート電極のＴｉ／Ａｌの部分は、ゲー
ト電極庇下のＳｉＯ2 膜除去のための、ＨＦ気相エッチ
ングにより侵食されやすい。このため本発明においては
ＷＳｉ／Ｔｉ／Ａｌのゲート電極を整形した後、Ｗをス
パッタ成膜・整形して、このゲート電極の側面と上部を
Ｗで覆う工程を有する。このようにＨＦ耐性の高いＷで
Ｔｉ／Ａｌをカバーすることにより、ＨＦガスの侵食に
よるゲート電極の欠落を防止している。
【００１５】
【発明の実施の形態】次に、本発明について図面を参照
して詳細に説明する。図１（ａ）〜（ｃ）は本発明の第
１の実施の形態を説明する為の半導体チップの断面図で
ある。
して詳細に説明する。図１（ａ）〜（ｃ）は本発明の第
１の実施の形態を説明する為の半導体チップの断面図で
ある。
【００１６】図１（ａ）は表面に厚さ約０．５μｍのＳ
ｉＯ2 膜６を成膜した半導体基板の断面を示している。
半導体基板は半絶縁性ＧａＡｓ基板１上にアンドープＧ
ａＡｓバッファ層２（厚さ５００〜１０００ｎｍ）、不
純物がドーピングされていないＧａＡｓチャネル層３
（厚さ１５〜３０ｎｍ）、Ａｌ0.2 ＧａＡｓ層４からな
るＡｌＧａＡｓ電子供給層（Ｓｉ：２．０〜３．５×１
０18ｃｍ3 、厚さ３０〜６０ｎｍ）と高濃度の不純物が
ドーピングされ、ソース及びドレインの予定領域にのみ
残されたＧａＡｓキャップ層５（Ｓｉ：２．０〜３．５
×１０18ｃｍ3 、厚さ５０〜１５０ｎｍ）とから構成さ
れている。
ｉＯ2 膜６を成膜した半導体基板の断面を示している。
半導体基板は半絶縁性ＧａＡｓ基板１上にアンドープＧ
ａＡｓバッファ層２（厚さ５００〜１０００ｎｍ）、不
純物がドーピングされていないＧａＡｓチャネル層３
（厚さ１５〜３０ｎｍ）、Ａｌ0.2 ＧａＡｓ層４からな
るＡｌＧａＡｓ電子供給層（Ｓｉ：２．０〜３．５×１
０18ｃｍ3 、厚さ３０〜６０ｎｍ）と高濃度の不純物が
ドーピングされ、ソース及びドレインの予定領域にのみ
残されたＧａＡｓキャップ層５（Ｓｉ：２．０〜３．５
×１０18ｃｍ3 、厚さ５０〜１５０ｎｍ）とから構成さ
れている。
【００１７】次に図１（ｂ）に示すように、半導体基板
上のゲート形成部分のＳｉＯ2 膜６をエッチングして幅
０．１μｍの開口部１０を形成する。次でＷＳｉ（ショ
ットー金属）膜７をスパッタ法により約５０〜３００ｎ
ｍ成膜し、次に、スパッタ法によりＴｉ膜８を５〜５０
ｎｍ成膜し、続けてスパッタ法によりＡｌ膜９を５０ｎ
ｍ以上成膜する。ゲート長は０．１μｍである。次に、
半導体基板の温度を３００〜５００℃の間の温度に保ち
ながらスパッタ法によりＡｌ膜９を約４００ｎｍ成膜
し、開口部１０を完全に埋める。
上のゲート形成部分のＳｉＯ2 膜６をエッチングして幅
０．１μｍの開口部１０を形成する。次でＷＳｉ（ショ
ットー金属）膜７をスパッタ法により約５０〜３００ｎ
ｍ成膜し、次に、スパッタ法によりＴｉ膜８を５〜５０
ｎｍ成膜し、続けてスパッタ法によりＡｌ膜９を５０ｎ
ｍ以上成膜する。ゲート長は０．１μｍである。次に、
半導体基板の温度を３００〜５００℃の間の温度に保ち
ながらスパッタ法によりＡｌ膜９を約４００ｎｍ成膜
し、開口部１０を完全に埋める。
【００１８】次に通常のフォトリソグラフィとＡｒイオ
ンミリング、そしてＳＦ6 ／ＣＦ4混合ガスによる反応
性イオンエッチングとにより、レジスト膜をマスクにゲ
ート電極部分以外の金属を選択的にエッチング除去し、
ＷＳｉ膜７，Ｔｉ膜８及びＡｌ膜９からなるゲート電極
２０Ａを形成し、次でマスクとして用いたレジスト膜を
除去する。最後にＳｉＯ2 膜６への開口部形成、オーミ
ック金属成膜、リフトオフ、アニール等の工程を経て図
１（ｃ）に示すように、オーミック電極１２（ＡｕＧｅ
Ｎｉ）を形成してＨＪＦＥＴを完成させる。
ンミリング、そしてＳＦ6 ／ＣＦ4混合ガスによる反応
性イオンエッチングとにより、レジスト膜をマスクにゲ
ート電極部分以外の金属を選択的にエッチング除去し、
ＷＳｉ膜７，Ｔｉ膜８及びＡｌ膜９からなるゲート電極
２０Ａを形成し、次でマスクとして用いたレジスト膜を
除去する。最後にＳｉＯ2 膜６への開口部形成、オーミ
ック金属成膜、リフトオフ、アニール等の工程を経て図
１（ｃ）に示すように、オーミック電極１２（ＡｕＧｅ
Ｎｉ）を形成してＨＪＦＥＴを完成させる。
【００１９】図２（ａ）〜（ｄ）は本発明の第２の実施
の形態を説明する為の半導体チップの断面図である。
の形態を説明する為の半導体チップの断面図である。
【００２０】図２（ａ）に示すように、半導体基板は第
１の実施の形態と同様に、半絶縁性ＧａＡｓ基板１上に
アンドープＧａＡｓバッファ層２（厚さ５００〜１００
０ｎｍ）、不純物がドーピングされていないＧａＡｓチ
ャネル層３（厚さ１５〜３０ｎｍ）、電子供給層４とな
るＡｌ0.2 ＧａＡｓ層（Ｓｉ：２．０〜３．５×１０18
／ｃｍ3 、厚さ３０〜６０ｎｍ）と高濃度の不純物がド
ーピングされ、ソース及びドレインの予定領域にのみ残
されたＧａＡｓキャップ層５（Ｓｉ：２．０〜３．５×
１０18／ｃｍ3 、厚さ５０〜１５０ｎｍ）とから構成さ
れている。
１の実施の形態と同様に、半絶縁性ＧａＡｓ基板１上に
アンドープＧａＡｓバッファ層２（厚さ５００〜１００
０ｎｍ）、不純物がドーピングされていないＧａＡｓチ
ャネル層３（厚さ１５〜３０ｎｍ）、電子供給層４とな
るＡｌ0.2 ＧａＡｓ層（Ｓｉ：２．０〜３．５×１０18
／ｃｍ3 、厚さ３０〜６０ｎｍ）と高濃度の不純物がド
ーピングされ、ソース及びドレインの予定領域にのみ残
されたＧａＡｓキャップ層５（Ｓｉ：２．０〜３．５×
１０18／ｃｍ3 、厚さ５０〜１５０ｎｍ）とから構成さ
れている。
【００２１】まず半導体基板上にＳｉＯ2 膜６を約０．
５μｍの厚さに形成したのち、ゲート形成部分のＳｉＯ
2 膜６に開口部１０を形成し、ＷＳｉ（ショットキー金
属）膜７をスパッタ法により約５０〜３００ｎｍ成膜す
る。次に、スパッタ法によりＴｉ膜８を５〜５０ｎｍ成
膜し、続けてスパッタ法によりＡｌ膜９を１０〜２００
ｎｍ成膜する。ゲート長は０．２μｍである。次に、半
導体基板の温度を約４５０℃に上昇させて保ちながらス
パッタ法によりＡｌ膜９を５０ｎｍ以上成膜し、開口部
１０を埋める。次に通常のフォトリソグラフィとＡｒイ
オンミリング、そしてＳＦ3 ／ＣＦ4 混合ガスによる反
応性イオンエッチングとにより、レジスト膜をマスクに
ゲート電極部分以外の金属を選択的にエッチング除去し
てゲート電極を形成し、さらにレジスト膜を除去する。
５μｍの厚さに形成したのち、ゲート形成部分のＳｉＯ
2 膜６に開口部１０を形成し、ＷＳｉ（ショットキー金
属）膜７をスパッタ法により約５０〜３００ｎｍ成膜す
る。次に、スパッタ法によりＴｉ膜８を５〜５０ｎｍ成
膜し、続けてスパッタ法によりＡｌ膜９を１０〜２００
ｎｍ成膜する。ゲート長は０．２μｍである。次に、半
導体基板の温度を約４５０℃に上昇させて保ちながらス
パッタ法によりＡｌ膜９を５０ｎｍ以上成膜し、開口部
１０を埋める。次に通常のフォトリソグラフィとＡｒイ
オンミリング、そしてＳＦ3 ／ＣＦ4 混合ガスによる反
応性イオンエッチングとにより、レジスト膜をマスクに
ゲート電極部分以外の金属を選択的にエッチング除去し
てゲート電極を形成し、さらにレジスト膜を除去する。
【００２２】次に、図２（ｂ）に示すように、Ｗ膜１４
をスパッタ法により１００ｎｍ成膜した後、通常のフォ
トリソグラフィとＡｒイオンミリング、そしてＳＦ6 ／
ＣＦ4 混合ガスによる反応性イオンエッチングにより、
レジスト膜をマスクにＷ膜１４を整形し、ＷＳｉ／Ｔｉ
／Ａｌからなるゲート電極の側面と上面が完全に覆われ
るようにし、さらにレジスト膜を除去する。
をスパッタ法により１００ｎｍ成膜した後、通常のフォ
トリソグラフィとＡｒイオンミリング、そしてＳＦ6 ／
ＣＦ4 混合ガスによる反応性イオンエッチングにより、
レジスト膜をマスクにＷ膜１４を整形し、ＷＳｉ／Ｔｉ
／Ａｌからなるゲート電極の側面と上面が完全に覆われ
るようにし、さらにレジスト膜を除去する。
【００２３】次に、フッ化水素（ＨＦ）蒸気を含む気体
により気相エッチングを行い、図２（ｃ）の様にＳｉＯ
2 膜６を除去する。ＳｉＯ2 膜６を除去する理由は、ゲ
ート電極の庇下の酸化膜を除去することによりゲート・
ソース間容量（Ｃｇｓ）及びゲート・ドレイン間容量
（Ｃｇｄ）を低下させ、素子特性を向上させる為であ
る。
により気相エッチングを行い、図２（ｃ）の様にＳｉＯ
2 膜６を除去する。ＳｉＯ2 膜６を除去する理由は、ゲ
ート電極の庇下の酸化膜を除去することによりゲート・
ソース間容量（Ｃｇｓ）及びゲート・ドレイン間容量
（Ｃｇｄ）を低下させ、素子特性を向上させる為であ
る。
【００２４】気相エッチング後は、図２（ｄ）に示すよ
うに、厚さ約１００ｎｍのＳｉＯ2膜１１をパッシベー
ション膜として全面に成膜する。最後にパシベーション
膜への開口形成、オーミック金属成膜、リフトオフ、ア
ニール等の工程を経てオーミック電極１２（ＡｕＧｅＮ
ｉ）を形成してＨＪＦＥＴを完成させる。
うに、厚さ約１００ｎｍのＳｉＯ2膜１１をパッシベー
ション膜として全面に成膜する。最後にパシベーション
膜への開口形成、オーミック金属成膜、リフトオフ、ア
ニール等の工程を経てオーミック電極１２（ＡｕＧｅＮ
ｉ）を形成してＨＪＦＥＴを完成させる。
【００２５】上記の２つの実施の形態では、Ａｌ膜９と
して１００％のものを用いているが、エレクトロマイグ
レーション対策としてＣｕを少量含有するＡｌ合金膜で
あっても、Ａｌ１００％と同様に優れた埋め込み性を示
すことが確かめられている。又、Ｗ膜の代りにＭｏ膜を
用いてもよい。
して１００％のものを用いているが、エレクトロマイグ
レーション対策としてＣｕを少量含有するＡｌ合金膜で
あっても、Ａｌ１００％と同様に優れた埋め込み性を示
すことが確かめられている。又、Ｗ膜の代りにＭｏ膜を
用いてもよい。
【００２６】以上説明したように、本発明によれば、
０．１〜０．２μｍ程度の短いゲート長を有するＦＥＴ
についても、スパッタ成膜により十分に埋め込まれた金
属からなるゲート電極を形成することができる。従っ
て、埋め込み性不良によるゲート電極の機械的強度の劣
化や、ゲート電極の中空部にフォトレジスト等が入り込
んで素子特性の信頼性を低下させる等の従来の問題が回
避される。
０．１〜０．２μｍ程度の短いゲート長を有するＦＥＴ
についても、スパッタ成膜により十分に埋め込まれた金
属からなるゲート電極を形成することができる。従っ
て、埋め込み性不良によるゲート電極の機械的強度の劣
化や、ゲート電極の中空部にフォトレジスト等が入り込
んで素子特性の信頼性を低下させる等の従来の問題が回
避される。
【００２７】
【発明の効果】本発明の効果は、スパッタ成膜により十
分に埋め込まれた金属からなるゲート電極を形成するこ
とができることである。従って、埋め込み性不良による
ゲート電極の機械的強度の劣化や、ゲート電極の中空部
にフォトレジスト等が入り込んで素子特性の信頼性を低
下させる等の従来の問題が回避される。
分に埋め込まれた金属からなるゲート電極を形成するこ
とができることである。従って、埋め込み性不良による
ゲート電極の機械的強度の劣化や、ゲート電極の中空部
にフォトレジスト等が入り込んで素子特性の信頼性を低
下させる等の従来の問題が回避される。
【００２８】その理由は、基板温度を３００℃以上に保
ちつつＡｌ膜をスパッタ成膜すると、被着したＡｌイオ
ンが基板の熱エネルギーにより被着位置より移動し、位
置エネルギー極小点で落ち着くため、結果的にアスペク
ト比の大きい穴や溝にも十分よく入り込むためである。
ゲート幅０．１μｍ、アスペクト比５倍のトレンチに、
Ｔｉ（２０ｎｍ）、Ａｌ（４００ｎｍ）をこの順に高温
スパッタ成膜することにより、完全な埋め込みを行うこ
とができる。
ちつつＡｌ膜をスパッタ成膜すると、被着したＡｌイオ
ンが基板の熱エネルギーにより被着位置より移動し、位
置エネルギー極小点で落ち着くため、結果的にアスペク
ト比の大きい穴や溝にも十分よく入り込むためである。
ゲート幅０．１μｍ、アスペクト比５倍のトレンチに、
Ｔｉ（２０ｎｍ）、Ａｌ（４００ｎｍ）をこの順に高温
スパッタ成膜することにより、完全な埋め込みを行うこ
とができる。
【００２９】また、このように成膜されたＷＳｉ／Ｔｉ
／Ａｌからなるゲート電極のＴｉ／Ａｌの部分は、ゲー
ト電極庇下のＳｉＯ2 膜除去のためのＨＦ気相エッチン
グにより侵食されやすいので、本発明においてはＷＳｉ
／Ｔｉ／Ａｌのゲート電極を整形した後、Ｗをスパッタ
成膜・整形して、ＷＳｉ／Ｔｉ／Ａｌの側面と上部をＷ
で覆う工程を有する。このようにＨＦ耐性の高いＷでＴ
ｉ／Ａｌをカバーすることにより、ゲート電極の欠落を
防止できるという効果がある。
／Ａｌからなるゲート電極のＴｉ／Ａｌの部分は、ゲー
ト電極庇下のＳｉＯ2 膜除去のためのＨＦ気相エッチン
グにより侵食されやすいので、本発明においてはＷＳｉ
／Ｔｉ／Ａｌのゲート電極を整形した後、Ｗをスパッタ
成膜・整形して、ＷＳｉ／Ｔｉ／Ａｌの側面と上部をＷ
で覆う工程を有する。このようにＨＦ耐性の高いＷでＴ
ｉ／Ａｌをカバーすることにより、ゲート電極の欠落を
防止できるという効果がある。
【図１】本発明の第１の実施の形態を説明するための工
程順に示した半導体チップの断面図。
程順に示した半導体チップの断面図。
【図２】本発明の第２の実施の形態を説明するための工
程順に示した半導体チップの断面図。
程順に示した半導体チップの断面図。
【図３】従来の半導体装置の例を説明するための工程順
に示した半導体チップの断面図。
に示した半導体チップの断面図。
１ ＧａＡｓ基板 ２ アンドープＧａＡｓバッファ層 ３ ＧａＡｓチャネル層 ４ ＡｌＧａＡｓ電子供給層 ５ ＧａＡｓキャップ層 ６ ＳｉＯ2 膜 ７ ＷＳｉ膜 ８ Ｔｉ膜 ９ Ａｌ膜 １０ 開口部 １１ ＳｉＯ2 膜 １２ オーミック電極 １３ Ａｕ膜 １４ Ｗ膜 ２０Ａ，２０Ｂ ゲート電極
Claims (6)
- 【請求項１】 半導体基板上に形成されたゲート電極を
有する半導体装置において、前記ゲート電極は少なくと
も第１の金属膜からなり、かつこの第１の金属膜の側面
及おび上面はフッ化水素耐性の大きい第２の金属膜にて
覆われていることを特徴とする半導体装置。 - 【請求項２】 第１の金属がアルミニュウムである請求
項１記載の半導体装置。 - 【請求項３】 半導体基板上にシリコン酸化膜を形成し
たのち開口部を形成する工程と、前記半導体基板を３０
０℃以上に保ちながらゲート電極を構成する少なくとも
第１の金属膜をスパッタ法により形成し前記開口部を埋
める工程とを含むことを特徴とする半導体装置の製造方
法。 - 【請求項４】 半導体基板上にシリコン酸化膜を形成し
たのち開口部を形成する工程と、前記半導体基板を３０
０℃以上に保ちながらゲート電極を構成する少なくとも
第１の金属膜をスパッタ法により形成し前記開口部を埋
めたのちパターニングしゲート電極を形成する工程と、
前記ゲート電極の側面及び上面にフッ化水素耐性の大き
い第２の金属膜を形成する工程とを含むことを特徴とす
る半導体装置の製造方法。 - 【請求項５】 第１の金属がアルミニュウムである請求
項３または請求項４記載の半導体装置の製造方法。 - 【請求項６】 第２の金属はタングステン又はモリブデ
ンである請求項４記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28870697A JPH11121471A (ja) | 1997-10-21 | 1997-10-21 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28870697A JPH11121471A (ja) | 1997-10-21 | 1997-10-21 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11121471A true JPH11121471A (ja) | 1999-04-30 |
Family
ID=17733640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28870697A Pending JPH11121471A (ja) | 1997-10-21 | 1997-10-21 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11121471A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014011350A (ja) * | 2012-06-29 | 2014-01-20 | Sumitomo Electric Device Innovations Inc | 半導体装置の製造方法 |
-
1997
- 1997-10-21 JP JP28870697A patent/JPH11121471A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014011350A (ja) * | 2012-06-29 | 2014-01-20 | Sumitomo Electric Device Innovations Inc | 半導体装置の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991221 |