JPH0219975B2 - - Google Patents
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- JPH0219975B2 JPH0219975B2 JP55189544A JP18954480A JPH0219975B2 JP H0219975 B2 JPH0219975 B2 JP H0219975B2 JP 55189544 A JP55189544 A JP 55189544A JP 18954480 A JP18954480 A JP 18954480A JP H0219975 B2 JPH0219975 B2 JP H0219975B2
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- electrode
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
- H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
- H01L29/66863—Lateral single gate transistors
- H01L29/66878—Processes wherein the final gate is made before the formation, e.g. activation anneal, of the source and drain regions in the active layer
-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/47—Schottky barrier electrodes
- H01L29/475—Schottky barrier electrodes on AIII-BV compounds
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
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- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Description
本発明は、化合物半導体を用いたシヨツトキ・
ゲート電界効果トランジスタのような半導体装置
及びその製造方法に関する。 従来、例えばGaAsシヨツトキ・ゲート電界効
果トランジスタのゲート電極として、アルミニウ
ム(Al)、金(Au)、チタン(Ti)、モリブデン
(Mo)、タングステン(W)、タンタル(Ta)な
どの金属が用いられている。しかしながら、いず
れも600〔℃〕程度の熱処理でゲート電極の電気的
特性、例えば障壁高さ、n値(1.04)、逆方向耐
圧が劣化し、トランジスタとしての動作は不能に
なる。 そこで、近年、前記従来のものの欠点を解消し
たとして、TiWをゲート電極とするものが発表
されている。 しかしながら、これも、例えば850〔℃〕の熱処
理には耐えることができず、障壁が失なわれ不安
定になる。しかも、通常の製造プロセスを採る
と、その間に腐蝕されて比抵抗が増大したりある
いは失なわれてしまう場合がある。 本発明は、850〔℃〕以上の熱処理に耐えられる
シヨツトキ・ゲート電極を有する半導体装置とそ
の製造方法を提供するものであり、以下これを詳
細に説明する。 ここでシヨツトキ接触とは、電極金属が半導体
基板に直接接触してダイオード特性が発生するも
の、半導体基板に直接接し更に半導体基板との間
に合金を生じてダイオード特性が発生するもの、
更に半導体基板表面の自然酸化膜を介して電極金
属が配設され、自然酸化膜中のトンネル現象によ
つてダイオード特性が生じるものを含む。 第1図乃至第6図は本発明一実施例を説明する
為の工程要所に於ける半導体装置の要部側断面説
明図であり、次に、これ等の図を参照しつつ記述
する。 第1図参照 (1) クロム(Cr)をドープしたGaAs半絶縁性基
板1に厚さ例えば6000〔Å〕の二酸化シリコン
膜2を形成し、これを通常の技法でパターニン
グし窓2aを形成する。 (2) イオン注入法を適用し、加速エネルギを175
〔KeV〕、ドーズ量を2.6×1012〔cm-2〕としてシ
リコン(Si)を注入する。 (3) 二酸化シリコン膜2を除去してから新たに厚
さ例えば1000〔Å〕程度の二酸化シリコン膜を
形成し、温度例えば850〔℃〕で時間例えば15
〔分〕の熱処理を行なうと図示のようなn型層
3を得ることができる。尚、外方拡散をを防止
する為に後から形成した二酸化シリコン膜は熱
処理終了後除去する。 第3図参照 (4) TiWSi合金、例えばTi0.3W0.7Si2からなる合
金をスパツタ法にて被着して厚さ例えば6000
〔Å〕の合金膜を形成し、これを、CF4+O2(5
〔%〕)からなるエツチヤントを使用するドラ
イ・エツチング法にてパターニングしてゲート
電極4を形成する。 第4図参照 (5) 二酸化シリコン膜5を形成し、それをパター
ニングして窓5aを形成してn型層3の表面を
露出させる。 (6) イオン注入法を適用し、加速エネルギを175
〔KeV〕、ドーズ量を1.7×1013〔cm-2〕としてSi
を注入する。 第5図参照 (7) 二酸化シリコン膜5を除去してから新たに厚
さ例えば1000〔Å〕程度の二酸化シリコン膜を
形成し、温度を例えば800〔℃〕、時間を15〔分〕
程度とする熱処理を行なつて図示のようなn+
型領域6,7が形成される。尚、2度目に形成
した二酸化シリコン膜は熱処理終了後除去す
る。 このようにして形成したn+型領域6,7の
不純物濃度はピーク部分で1×1018〔cm-3〕、n
型層3のそれは同じくピーク部分で1×1017
〔cm-3〕であつた。 第6図参照 (8) GaAs部分表面を100〔Å〕程度エツチングす
る。このときのエツチング液としてはKOH+
H2O2を使用して良い。 (9) 通常の技法にてn+型領域6,7上に電極8,
9を形成して完成する。電極材料としては
AuGe/Au系を使用してよい。 このようにして製造した装置に関する具体的デ
ータを挙げると次の通りである。 ゲート長:1.4〔μm〕 ゲート幅:200〔μm〕 ソース・ドレイン間隔:6〔μm〕 gm:23〔m〕 Cgs(ソースゲート間容量):0.21〔pF)T (遮断周波数):12.3〔GHz〕 シヨツトキ・ゲートについて n値:1.18 バリヤ・ハイト:0.78 破壊電圧:10〔V〕 ところで、本発明ではn+型領域6,7をシヨ
ツトキ・ゲート電極4をマスクにした自己整合方
式で形成しているので、通常であればシヨツト
キ・ゲート電極4とn+型領域6,7との短絡が
懸念されるところであるが、こは全く問題になら
ない。その理由は、前記した工程8に見られるよ
うに、n+型領域6,7の表面がエツチングされ
て、第6図で明らかであるが、該表面はシヨツト
キ・ゲート電極4とn型層3との界面よりも低く
なつているからである。 シヨツトキ・ゲート電極の逆方向耐圧を維持す
るには次のような手段を採ることが考えられる。 (1) n+型領域6,7のドーズ量を下げる。 (2) n+型領域6,7を形成後、シヨツトキ・ゲ
ート電極4をエツチングして細くする。 (3) シヨツトキ・ゲート電極4を絶縁化する。 (4) n+型領域6,7の表面をエツチングする。 (5) n+型領域6,7を形成する前にマスクとな
るシヨツトキ・ゲート電極4を加工して傘型に
するか、傘型を構成するマスクを別設してから
イオン注入を行なう。 (6) イオン注入のエネルギを高くしてプロジエク
ト・レインジを深くする。 本発明では、前記(4)の方法を採つていて、これ
等の方法と残りの他の方法とを比較すると、実施
が極めて容易で、且つ、そのわりに効果が大きい
旨の利点がある。因に、GaAsn+型領域に対する
シヨツトキ逆方向耐圧に関するデータを示すと次
の通りである。
ゲート電界効果トランジスタのような半導体装置
及びその製造方法に関する。 従来、例えばGaAsシヨツトキ・ゲート電界効
果トランジスタのゲート電極として、アルミニウ
ム(Al)、金(Au)、チタン(Ti)、モリブデン
(Mo)、タングステン(W)、タンタル(Ta)な
どの金属が用いられている。しかしながら、いず
れも600〔℃〕程度の熱処理でゲート電極の電気的
特性、例えば障壁高さ、n値(1.04)、逆方向耐
圧が劣化し、トランジスタとしての動作は不能に
なる。 そこで、近年、前記従来のものの欠点を解消し
たとして、TiWをゲート電極とするものが発表
されている。 しかしながら、これも、例えば850〔℃〕の熱処
理には耐えることができず、障壁が失なわれ不安
定になる。しかも、通常の製造プロセスを採る
と、その間に腐蝕されて比抵抗が増大したりある
いは失なわれてしまう場合がある。 本発明は、850〔℃〕以上の熱処理に耐えられる
シヨツトキ・ゲート電極を有する半導体装置とそ
の製造方法を提供するものであり、以下これを詳
細に説明する。 ここでシヨツトキ接触とは、電極金属が半導体
基板に直接接触してダイオード特性が発生するも
の、半導体基板に直接接し更に半導体基板との間
に合金を生じてダイオード特性が発生するもの、
更に半導体基板表面の自然酸化膜を介して電極金
属が配設され、自然酸化膜中のトンネル現象によ
つてダイオード特性が生じるものを含む。 第1図乃至第6図は本発明一実施例を説明する
為の工程要所に於ける半導体装置の要部側断面説
明図であり、次に、これ等の図を参照しつつ記述
する。 第1図参照 (1) クロム(Cr)をドープしたGaAs半絶縁性基
板1に厚さ例えば6000〔Å〕の二酸化シリコン
膜2を形成し、これを通常の技法でパターニン
グし窓2aを形成する。 (2) イオン注入法を適用し、加速エネルギを175
〔KeV〕、ドーズ量を2.6×1012〔cm-2〕としてシ
リコン(Si)を注入する。 (3) 二酸化シリコン膜2を除去してから新たに厚
さ例えば1000〔Å〕程度の二酸化シリコン膜を
形成し、温度例えば850〔℃〕で時間例えば15
〔分〕の熱処理を行なうと図示のようなn型層
3を得ることができる。尚、外方拡散をを防止
する為に後から形成した二酸化シリコン膜は熱
処理終了後除去する。 第3図参照 (4) TiWSi合金、例えばTi0.3W0.7Si2からなる合
金をスパツタ法にて被着して厚さ例えば6000
〔Å〕の合金膜を形成し、これを、CF4+O2(5
〔%〕)からなるエツチヤントを使用するドラ
イ・エツチング法にてパターニングしてゲート
電極4を形成する。 第4図参照 (5) 二酸化シリコン膜5を形成し、それをパター
ニングして窓5aを形成してn型層3の表面を
露出させる。 (6) イオン注入法を適用し、加速エネルギを175
〔KeV〕、ドーズ量を1.7×1013〔cm-2〕としてSi
を注入する。 第5図参照 (7) 二酸化シリコン膜5を除去してから新たに厚
さ例えば1000〔Å〕程度の二酸化シリコン膜を
形成し、温度を例えば800〔℃〕、時間を15〔分〕
程度とする熱処理を行なつて図示のようなn+
型領域6,7が形成される。尚、2度目に形成
した二酸化シリコン膜は熱処理終了後除去す
る。 このようにして形成したn+型領域6,7の
不純物濃度はピーク部分で1×1018〔cm-3〕、n
型層3のそれは同じくピーク部分で1×1017
〔cm-3〕であつた。 第6図参照 (8) GaAs部分表面を100〔Å〕程度エツチングす
る。このときのエツチング液としてはKOH+
H2O2を使用して良い。 (9) 通常の技法にてn+型領域6,7上に電極8,
9を形成して完成する。電極材料としては
AuGe/Au系を使用してよい。 このようにして製造した装置に関する具体的デ
ータを挙げると次の通りである。 ゲート長:1.4〔μm〕 ゲート幅:200〔μm〕 ソース・ドレイン間隔:6〔μm〕 gm:23〔m〕 Cgs(ソースゲート間容量):0.21〔pF)T (遮断周波数):12.3〔GHz〕 シヨツトキ・ゲートについて n値:1.18 バリヤ・ハイト:0.78 破壊電圧:10〔V〕 ところで、本発明ではn+型領域6,7をシヨ
ツトキ・ゲート電極4をマスクにした自己整合方
式で形成しているので、通常であればシヨツト
キ・ゲート電極4とn+型領域6,7との短絡が
懸念されるところであるが、こは全く問題になら
ない。その理由は、前記した工程8に見られるよ
うに、n+型領域6,7の表面がエツチングされ
て、第6図で明らかであるが、該表面はシヨツト
キ・ゲート電極4とn型層3との界面よりも低く
なつているからである。 シヨツトキ・ゲート電極の逆方向耐圧を維持す
るには次のような手段を採ることが考えられる。 (1) n+型領域6,7のドーズ量を下げる。 (2) n+型領域6,7を形成後、シヨツトキ・ゲ
ート電極4をエツチングして細くする。 (3) シヨツトキ・ゲート電極4を絶縁化する。 (4) n+型領域6,7の表面をエツチングする。 (5) n+型領域6,7を形成する前にマスクとな
るシヨツトキ・ゲート電極4を加工して傘型に
するか、傘型を構成するマスクを別設してから
イオン注入を行なう。 (6) イオン注入のエネルギを高くしてプロジエク
ト・レインジを深くする。 本発明では、前記(4)の方法を採つていて、これ
等の方法と残りの他の方法とを比較すると、実施
が極めて容易で、且つ、そのわりに効果が大きい
旨の利点がある。因に、GaAsn+型領域に対する
シヨツトキ逆方向耐圧に関するデータを示すと次
の通りである。
【表】
ところで、本発明に於いて、シヨツトキ・ゲー
ト電極の位置を自己整合で決定できること、即
ち、シヨツトキ・ゲート電極を形成してからイオ
ン注入を行ない、その活性化熱処理を行なうこと
ができるのは、電極材料として高融点金属シリサ
イドを使用した点に負うところが大きいので、こ
こにTiWとTiWSiとを比較してデータを示すと
次の通りである。
ト電極の位置を自己整合で決定できること、即
ち、シヨツトキ・ゲート電極を形成してからイオ
ン注入を行ない、その活性化熱処理を行なうこと
ができるのは、電極材料として高融点金属シリサ
イドを使用した点に負うところが大きいので、こ
こにTiWとTiWSiとを比較してデータを示すと
次の通りである。
【表】
以上の説明で判るように、本発明に依れば、シ
ヨツトキ・ゲート電極として高融点金属シリサイ
ドを使用することに依り該電極の位置決めを自己
整合方式で行うことができ、しかも、そのように
しても、ソース領域及びドレイン領域の表面とシ
ヨツトキ・ゲート電極及び化合物半導体の界面と
の間には段差があること等から短絡は防止され、
充分な耐圧を維持することが可能である。 なお、以上の本発明において、合金膜の組成は
化学量的合金に限られるものではなく、当該化学
量論値とは若干異つていてもよい。
ヨツトキ・ゲート電極として高融点金属シリサイ
ドを使用することに依り該電極の位置決めを自己
整合方式で行うことができ、しかも、そのように
しても、ソース領域及びドレイン領域の表面とシ
ヨツトキ・ゲート電極及び化合物半導体の界面と
の間には段差があること等から短絡は防止され、
充分な耐圧を維持することが可能である。 なお、以上の本発明において、合金膜の組成は
化学量的合金に限られるものではなく、当該化学
量論値とは若干異つていてもよい。
第1図乃至第6図は本発明一実施例を説明する
為の工程要所に於ける半導体装置の要部側断面説
明図、第7図は不純物濃度分布を表わす線図であ
る。 図に於いて、1は基板、3はn型層、4は
TiWSiのゲート電極、6,7はn+型領域、8,
9は電極である。
為の工程要所に於ける半導体装置の要部側断面説
明図、第7図は不純物濃度分布を表わす線図であ
る。 図に於いて、1は基板、3はn型層、4は
TiWSiのゲート電極、6,7はn+型領域、8,
9は電極である。
Claims (1)
- 【特許請求の範囲】 1 化合物半導体上にタングステンを含むシリサ
イドからなるシヨツトキ・ゲート電極を形成する
工程と、 次いで、該シヨツトキ・ゲート電極をマスクと
して不純物を該化合物半導体中に注入し、該シヨ
ツトキ・ゲート電極の両側にソース領域及びドレ
イン領域を形成する工程と、 次いで、前記注入された不純物を活性化する高
温熱処理を行う工程と、 が含まれてなることを特徴とする半導体装置の製
造方法。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP55189544A JPS57113289A (en) | 1980-12-30 | 1980-12-30 | Semiconductor device and its manufacture |
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