JPS6346779A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6346779A JPS6346779A JP61191330A JP19133086A JPS6346779A JP S6346779 A JPS6346779 A JP S6346779A JP 61191330 A JP61191330 A JP 61191330A JP 19133086 A JP19133086 A JP 19133086A JP S6346779 A JPS6346779 A JP S6346779A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- H01L29/47—Schottky barrier electrodes
- H01L29/475—Schottky barrier electrodes on AIII-BV compounds
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明しま半導体装置に関し、特に、砒化ガリウム基板
上に形成され、タングステンシリサイドにより形成さ机
たゲート電極を有するショットキー接合型電界効果トラ
ンジスタにより構成される半導体装置に関する。
上に形成され、タングステンシリサイドにより形成さ机
たゲート電極を有するショットキー接合型電界効果トラ
ンジスタにより構成される半導体装置に関する。
従来、この秤の半導体装置においては、烏い伝達コンダ
クタンスを自己整合プロセス技術で実現するため、約８
００℃の高温プロセスに酎え得る高融点金属、例えばタ
ングステンシリサイドＷ Ｓｔをゲート金属に用いる＋
１４造の金属半導体シ］ツｉ・キー接合型電界効果トラ
ンジスタ（以下、Ｍ Ｅ ５ＦＥＴと略１）を用いる技
術が主流とｌよりつつある。
クタンスを自己整合プロセス技術で実現するため、約８
００℃の高温プロセスに酎え得る高融点金属、例えばタ
ングステンシリサイドＷ Ｓｔをゲート金属に用いる＋
１４造の金属半導体シ］ツｉ・キー接合型電界効果トラ
ンジスタ（以下、Ｍ Ｅ ５ＦＥＴと略１）を用いる技
術が主流とｌよりつつある。
上記プロレスにより、高い伝達コンダクタンス（以下、
７ｍと略７１）を有するＭＥＳＦＥＴが自己整合プロセ
スの効果により歩留りよくラリ漬し１５するため、高集
積、高速論理集積回路に好適である。
７ｍと略７１）を有するＭＥＳＦＥＴが自己整合プロセ
スの効果により歩留りよくラリ漬し１５するため、高集
積、高速論理集積回路に好適である。
しかるに、上述の集積回路においてｉよ以下に説明する
欠点がある。即ら、高融点ゲート金属は一般に、アルミ
ニウムＮ等と比較し、高い低抗率を有する。例えば、厚
さ０．５伽、幅１伽のタングステンシリサイド（以下、
Ｗ Ｓｊと略す）のｄ子生直列抵抗は１ ｍｍ当り、３
．６にΩに達する。この抵抗弁は、Ｍ Ｅ Ｓ Ｆ Ｅ
Ｔの奇生ゲート百列低［ｉ〔として作用するため、Ｎ
・１７：５ＦＥＴひいて（よ集槓回路のスイッチング速
度に悪影響を与えることは明らかである。
欠点がある。即ら、高融点ゲート金属は一般に、アルミ
ニウムＮ等と比較し、高い低抗率を有する。例えば、厚
さ０．５伽、幅１伽のタングステンシリサイド（以下、
Ｗ Ｓｊと略す）のｄ子生直列抵抗は１ ｍｍ当り、３
．６にΩに達する。この抵抗弁は、Ｍ Ｅ Ｓ Ｆ Ｅ
Ｔの奇生ゲート百列低［ｉ〔として作用するため、Ｎ
・１７：５ＦＥＴひいて（よ集槓回路のスイッチング速
度に悪影響を与えることは明らかである。
次に、一般に、砒化ガリウム上に形成された集積回路（
以下、ＧａＡｓ Ｉ Ｃと略す）において５１実用上の
見地から、論理レベル及び負荷条着において、従来のシ
リコン基板上に形成された集積回路との互換性が手習視
される。超高速ＩＣにおいては通常５０Ω負荷を１Ｖ振
幅で駆動する能力が要求される場合が多い。この場合、
ＧａＡｓ１Ｃ内部の負荷駆動用ＦＥＲＮよ、大電流を流
す必要上、ゲート幅として数百翔が必要となることが普
通である。
以下、ＧａＡｓ Ｉ Ｃと略す）において５１実用上の
見地から、論理レベル及び負荷条着において、従来のシ
リコン基板上に形成された集積回路との互換性が手習視
される。超高速ＩＣにおいては通常５０Ω負荷を１Ｖ振
幅で駆動する能力が要求される場合が多い。この場合、
ＧａＡｓ１Ｃ内部の負荷駆動用ＦＥＲＮよ、大電流を流
す必要上、ゲート幅として数百翔が必要となることが普
通である。
従って、Ｗ３ｉをゲートに用いｔ、：Ｆ Ｅ Ｔを使用
するＧａＡｓＩＣの出力駆動用ＦＥＴにおいては、適切
な設計がなされなければ、奇生ゲート抵抗は極めて大き
な値となり、出力波形に劣化を生ずる。例えば、厚さ０
．５伽、ゲート長１．０伽のＷ ３７でゲートが形成さ
れたＦＥＴにおいて、前記出力駆動用ＦＥＴのゲート幅
を５００伽とすると奇生ゲート直列抵抗は約２ＫＱもの
オーダーに達し、実用上問題である。従って、従来、ゲ
ートを数本に分割した小’ＩＶ’ Ｆ Ｅ Ｔの、１？
−列接続方法く以下、マルチフィンガ一方式と略づ）に
より大きなゲート幅のＦ［−「を構成しているが、ゲー
ト抵抗およびスイッチング速１ｑを考慮した最適設計が
なされていない。
するＧａＡｓＩＣの出力駆動用ＦＥＴにおいては、適切
な設計がなされなければ、奇生ゲート抵抗は極めて大き
な値となり、出力波形に劣化を生ずる。例えば、厚さ０
．５伽、ゲート長１．０伽のＷ ３７でゲートが形成さ
れたＦＥＴにおいて、前記出力駆動用ＦＥＴのゲート幅
を５００伽とすると奇生ゲート直列抵抗は約２ＫＱもの
オーダーに達し、実用上問題である。従って、従来、ゲ
ートを数本に分割した小’ＩＶ’ Ｆ Ｅ Ｔの、１？
−列接続方法く以下、マルチフィンガ一方式と略づ）に
より大きなゲート幅のＦ［−「を構成しているが、ゲー
ト抵抗およびスイッチング速１ｑを考慮した最適設計が
なされていない。
以上の寄生ゲート抵抗の効宋は、ＦＥＴのゲート幅、あ
るいはマルチフィンガ一方式の場合にお（Ｊる１つの小
型ＦＥＴのグー１−幅く以下、フィンガー幅と略す）が
大きくなる程顕著となり速度特性を劣化させるため、こ
の観点からするとゲート幅あるいはフィンガー幅は小ざ
く抑えるべきである。また、以上の事柄は集積回路の出
力トランジスタのみならず、同一構造のＭＥＳＦＥＴで
構成される内部論理回路部分おいても全く同じである。
るいはマルチフィンガ一方式の場合にお（Ｊる１つの小
型ＦＥＴのグー１−幅く以下、フィンガー幅と略す）が
大きくなる程顕著となり速度特性を劣化させるため、こ
の観点からするとゲート幅あるいはフィンガー幅は小ざ
く抑えるべきである。また、以上の事柄は集積回路の出
力トランジスタのみならず、同一構造のＭＥＳＦＥＴで
構成される内部論理回路部分おいても全く同じである。
一方、ゲート幅を低減した場合は、以下に説明する理由
により、再び速度特性の劣化が生ずる。
により、再び速度特性の劣化が生ずる。
一般に、隼積回路内の負荷容量としては、ＦＥＴ自身の
容量、配線容岱、電極配置に依存する隣接６休との奇生
結合容量（以下、レイアウト奇生容量と略す）とが掲げ
られ、いずれも速度劣化の主要因となる。待にＧａＡｓ
１Ｃにおいては、半絶縁性基板使用により電界の広がり
が大きく、レイアウト寄生容はほかなり大きい。
容量、配線容岱、電極配置に依存する隣接６休との奇生
結合容量（以下、レイアウト奇生容量と略す）とが掲げ
られ、いずれも速度劣化の主要因となる。待にＧａＡｓ
１Ｃにおいては、半絶縁性基板使用により電界の広がり
が大きく、レイアウト寄生容はほかなり大きい。
ＦＥＴのゲート幅を削減して行くと、ＦＥＴの負荷駆動
能力はゲート幅に反比例して低下して行くことは明らか
である。特に、配線容借とレイアウト奇生容量とはＦＥ
Ｔゲート幅に明確４１依存性を持たない。しかも両者は
通常、計算等による予測が極めて困難である。以上によ
り、ＦＥＴのゲート幅を削減して行くと明らかに速度劣
化が生ずる。
能力はゲート幅に反比例して低下して行くことは明らか
である。特に、配線容借とレイアウト奇生容量とはＦＥ
Ｔゲート幅に明確４１依存性を持たない。しかも両者は
通常、計算等による予測が極めて困難である。以上によ
り、ＦＥＴのゲート幅を削減して行くと明らかに速度劣
化が生ずる。
以上を総合すると、高融点金１ｗ５ｉをゲート金属に用
いたＭＥＳＦＥＴにより構成されるＧａＡｓＩＣは、高
ｇｍのＦＥＴ特性が容易に１′Ｊられる反面Ｗ３１の高
低同率に起因した高いゲート寄生抵抗が存在するため、
高速動作を実現する上で、Ｆ「Ｔゲート幅には必ず１１
】適値が依存することが明らかに予測される。しかるに
、従来これらの最適設計が考慮されておらず高速動作実
現の上で大きな不確定要因であった。
いたＭＥＳＦＥＴにより構成されるＧａＡｓＩＣは、高
ｇｍのＦＥＴ特性が容易に１′Ｊられる反面Ｗ３１の高
低同率に起因した高いゲート寄生抵抗が存在するため、
高速動作を実現する上で、Ｆ「Ｔゲート幅には必ず１１
】適値が依存することが明らかに予測される。しかるに
、従来これらの最適設計が考慮されておらず高速動作実
現の上で大きな不確定要因であった。
本発明の半導体装置は、トランジスタのドレイン・ソー
ス間電流と垂直方向のゲート電極寸法が３０〜６０ＩＪ
ａの範囲内に設定されていることを特徴とする。
ス間電流と垂直方向のゲート電極寸法が３０〜６０ＩＪ
ａの範囲内に設定されていることを特徴とする。
従来例で説明した欠点に鑑み、ゲート幅の最適化を計Ｑ
機で行った結果が第２図、第３図に示されている。第２
図は等価回路図である。２１は負荷ＦＥＴ、２２は駆＠
ｌＦＥＴ、２３は負荷容量である。前記の様に負荷容量
２３は配線容量どレイアウト奇生容量とからなり、予め
予測困難であるため、図に示す種々の１直を想定した。
機で行った結果が第２図、第３図に示されている。第２
図は等価回路図である。２１は負荷ＦＥＴ、２２は駆＠
ｌＦＥＴ、２３は負荷容量である。前記の様に負荷容量
２３は配線容量どレイアウト奇生容量とからなり、予め
予測困難であるため、図に示す種々の１直を想定した。
第３図は、上述のインバータ回路でリング発振器を構成
し１０られた１段当りの化ｍ遅延「１間とゲート幅との
関係を示している。同図より、負荷容量の小さな場合を
除き、ゲート幅に最適値が存在することは明らかである
。
し１０られた１段当りの化ｍ遅延「１間とゲート幅との
関係を示している。同図より、負荷容量の小さな場合を
除き、ゲート幅に最適値が存在することは明らかである
。
特に注目すべきは負荷容量が１０〜６０ｆＦど変化して
も最適ゲート幅は大きく変化しない点であり、このこと
は実用上手習である。即ち、計符等で予測内性な配線容
量、および特にレイアラ１〜寄生容０にある程度の不確
定さがあっても、１１１適ゲ一ト幅は変わらないことに
なるため、マスク設計および速度特性上の不確定さが除
去できる。
も最適ゲート幅は大きく変化しない点であり、このこと
は実用上手習である。即ち、計符等で予測内性な配線容
量、および特にレイアラ１〜寄生容０にある程度の不確
定さがあっても、１１１適ゲ一ト幅は変わらないことに
なるため、マスク設計および速度特性上の不確定さが除
去できる。
以上の計算は単一のゲートから成るＦＥＴに対するもの
であるが、前述のマルチフィンガー構造のＦＥＴにおけ
る単位フィンガー幅に関しても全く同様のことが言える
。ざらに第２図、第３図の例は厚さ０．５伽、ゲートＥ
Ｌ１．Ｏ伽のＷ３に対する値であるが、ゲート長０．５
趨の場合も、最適ゲート幅あるいは最適フィンガー幅は
同一であることを確認した。
であるが、前述のマルチフィンガー構造のＦＥＴにおけ
る単位フィンガー幅に関しても全く同様のことが言える
。ざらに第２図、第３図の例は厚さ０．５伽、ゲートＥ
Ｌ１．Ｏ伽のＷ３に対する値であるが、ゲート長０．５
趨の場合も、最適ゲート幅あるいは最適フィンガー幅は
同一であることを確認した。
以上を総合すると、高融点金属Ｗ ＳＬをゲート金属に
用いたＭＥＳＦＥＴにより構成されるＧａＡＳＩＣにお
いて、上記ＭＥＳＦＥＴのゲート幅あるいは単位フィン
ガー幅は３０趨〜６０１Ｊａの範囲内に設定することが
最適である。上記範囲外に設定された場合、寄生ゲート
抵抗および予期不能なレイアウト奇生容量のため、速度
特性に劣化あるいは予測困難な不確定さを生ずる。
用いたＭＥＳＦＥＴにより構成されるＧａＡＳＩＣにお
いて、上記ＭＥＳＦＥＴのゲート幅あるいは単位フィン
ガー幅は３０趨〜６０１Ｊａの範囲内に設定することが
最適である。上記範囲外に設定された場合、寄生ゲート
抵抗および予期不能なレイアウト奇生容量のため、速度
特性に劣化あるいは予測困難な不確定さを生ずる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の半導体装置の一実施例の平面図である
。１は砒化ガリウムチップ、２は砒化ガリウム上に形成
された論理集積回路の内部論理部分、１０は同部分に含
まれるＦＥＴ拡大図である。
。１は砒化ガリウムチップ、２は砒化ガリウム上に形成
された論理集積回路の内部論理部分、１０は同部分に含
まれるＦＥＴ拡大図である。
３は集積回路の出力回路部分、１１は同部分に含まれる
出力駆動用大ゲート幅ＦＥＴの拡大図を示ず。
出力駆動用大ゲート幅ＦＥＴの拡大図を示ず。
本実施例において、まず、イオン注入等によりＦＥＴそ
の他の活性層が形成され、続いて、高融点金属タングス
テンシリサイドＷＳｉ等がスパッタリングされ、さらに
ドライ〕−ツヂ等によりゲートとして形成される。本実
施例ではこの場合のゲート長は０．５〜１．５μｍの範
囲の何れでも良い。
の他の活性層が形成され、続いて、高融点金属タングス
テンシリサイドＷＳｉ等がスパッタリングされ、さらに
ドライ〕−ツヂ等によりゲートとして形成される。本実
施例ではこの場合のゲート長は０．５〜１．５μｍの範
囲の何れでも良い。
次に、寄生ゲートソース間抵抗低減のため高濃度Ｎ＋層
が再び選択イオン注入等の方法で形成され、先はどの活
性層と一括して約８００℃の高温アニール処理により活
性化される。本工程は自己整合的にＮ＋層が形成される
ため高ｇｍのＦＥＴを歩留り良く製造し得る。続いて、
ＦＥＴのドレインおよびソースを形成するオーミック金
属化層４（例えば＾ｕ、Ｇｅ−Ｎａ系）が蒸着およびリ
フトオフ等の技法で形成される。次に、居間絶縁膜とし
て５Ｌ０２あるいはＳＬＮあるいは両者の積層が形成さ
れ、所要個所にドライエッチ等によるスルーボールが形
成された後、第２層配線がスパッタリングおよびイオン
ミーリング等の技術により形成される。
が再び選択イオン注入等の方法で形成され、先はどの活
性層と一括して約８００℃の高温アニール処理により活
性化される。本工程は自己整合的にＮ＋層が形成される
ため高ｇｍのＦＥＴを歩留り良く製造し得る。続いて、
ＦＥＴのドレインおよびソースを形成するオーミック金
属化層４（例えば＾ｕ、Ｇｅ−Ｎａ系）が蒸着およびリ
フトオフ等の技法で形成される。次に、居間絶縁膜とし
て５Ｌ０２あるいはＳＬＮあるいは両者の積層が形成さ
れ、所要個所にドライエッチ等によるスルーボールが形
成された後、第２層配線がスパッタリングおよびイオン
ミーリング等の技術により形成される。
第１図において、７および８は出力トランジスタの６要
９３ Ｆ Ｅ Ｔのソースおよびドレインを形成するた
めの接続配線である。本実施例では上記の第２層配線で
形成され、オーミック金属化層４とはスルーホールを介
して電気的に接続されている。
９３ Ｆ Ｅ Ｔのソースおよびドレインを形成するた
めの接続配線である。本実施例では上記の第２層配線で
形成され、オーミック金属化層４とはスルーホールを介
して電気的に接続されている。
以上のように形成された本実施例の集積回路において、
６は内部論理部のＦＥＴゲート幅であり、９は出力部駆
動ＦＥＴ１１の単位フィンガー幅である。本実施例では
両者共に３０〜６０．０ｍの範囲に設定されている。駆
動ＦＥＴ１１は４つの要素ＦＥＴからなるので、全体と
してのゲート幅は１２０〜２４０ａｍどなる。要素ＦＥ
Ｔの数を４から任意の値に増すことにより、より大ぎな
ゲート幅のＦＥＴを実現し１！７ることは明らかである
。
６は内部論理部のＦＥＴゲート幅であり、９は出力部駆
動ＦＥＴ１１の単位フィンガー幅である。本実施例では
両者共に３０〜６０．０ｍの範囲に設定されている。駆
動ＦＥＴ１１は４つの要素ＦＥＴからなるので、全体と
してのゲート幅は１２０〜２４０ａｍどなる。要素ＦＥ
Ｔの数を４から任意の値に増すことにより、より大ぎな
ゲート幅のＦＥＴを実現し１！７ることは明らかである
。
なお１本実施例においては、ＷＳＬを用い、かつ自己整
合プロセスによる高’Ｊｍ ＦＥＴについて説明したが
、本発明はＷＳｉ等高抵抗金属をゲートとして使用１゛
るＦＥＴから構成される全ての論理集積回路に対してら
有効である。
合プロセスによる高’Ｊｍ ＦＥＴについて説明したが
、本発明はＷＳｉ等高抵抗金属をゲートとして使用１゛
るＦＥＴから構成される全ての論理集積回路に対してら
有効である。
以上説明したように本発明は、内部に含まれるＦＥＴの
ゲート幅あるいは単位フィンガー幅を全て３０〜６０ｍ
の範囲に設定することにより、以下に示すような効果が
ある。
ゲート幅あるいは単位フィンガー幅を全て３０〜６０ｍ
の範囲に設定することにより、以下に示すような効果が
ある。
（１）高融点金属ＷＳｊと自己整合ブＩＩ レスによる
高９ｍＦＥＴを歩留りｆｉ ＜ ’Ｆｌｊ 造し１ｑる
４゜（２）ＷＳｊの抵抗率に起因１゛るへ］゛９グー１
〜直列抵抗による速度劣化Ｊ５ 、Ｊ：び、配線等、′
Ｙ−測不能な奇生容量に起因する速度特性の劣化および
不確定さを除去し１１７る。
高９ｍＦＥＴを歩留りｆｉ ＜ ’Ｆｌｊ 造し１ｑる
４゜（２）ＷＳｊの抵抗率に起因１゛るへ］゛９グー１
〜直列抵抗による速度劣化Ｊ５ 、Ｊ：び、配線等、′
Ｙ−測不能な奇生容量に起因する速度特性の劣化および
不確定さを除去し１１７る。
（３）上記、（１） 、 ｆ２）を満しつつ、出力負荷
駆勅のため必要とされる大きなグー１〜幅を有するＦＥ
Ｔを容易に、かつ任意のサイズで実現し１ｑる。
駆勅のため必要とされる大きなグー１〜幅を有するＦＥ
Ｔを容易に、かつ任意のサイズで実現し１ｑる。
第１図は本発明の論理集積回路の一実施例の平面図、第
２図２第３図は従来技術の説明と本発明を考案するに至
った考案結果を示すもので、第２図は等何回路、第３図
は１ユられた結果を示す。 １・・・砒化ガリウムチップ、 ２・・・内部論理部分、 ３・・・出力回路部分、 ４・・・オーミック金属、 ５・・・ＷＳ＋によるゲート、 ６・・・内部ＦＥＴゲート幅、 ７・・・ソース電極接続配線、 ８・・・ドレイン電極接続配線、 ９・・・出力駆動ＦＥＴ単位フィンガー幅、１０・・・
内部論理部内ＦＥＴ拡大図、１１・・・出力負荷駆動用
ＦＥＴ拡大図、２１・・・負荷ＦＥＴ、 ２２・・・ドライバＦＥＴ。 ２３・・・寄生負荷容量。 特許出願人 日本電気株式会社 てノ・−Ｊ゛
２図２第３図は従来技術の説明と本発明を考案するに至
った考案結果を示すもので、第２図は等何回路、第３図
は１ユられた結果を示す。 １・・・砒化ガリウムチップ、 ２・・・内部論理部分、 ３・・・出力回路部分、 ４・・・オーミック金属、 ５・・・ＷＳ＋によるゲート、 ６・・・内部ＦＥＴゲート幅、 ７・・・ソース電極接続配線、 ８・・・ドレイン電極接続配線、 ９・・・出力駆動ＦＥＴ単位フィンガー幅、１０・・・
内部論理部内ＦＥＴ拡大図、１１・・・出力負荷駆動用
ＦＥＴ拡大図、２１・・・負荷ＦＥＴ、 ２２・・・ドライバＦＥＴ。 ２３・・・寄生負荷容量。 特許出願人 日本電気株式会社 てノ・−Ｊ゛
Claims (1)
- 【特許請求の範囲】 砒化ガリウム基板上に形成され、タングステンシリサイ
ドにより形成されたゲート電極を有するショットキー接
合型電界効果トランジスタにより構成される半導体装置
において、 前記トランジスタのドレイン・ソース間電流と垂直方向
のゲート電極寸法が３０〜６０μｍの範囲内に設定され
ていることを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61191330A JPS6346779A (ja) | 1986-08-15 | 1986-08-15 | 半導体装置 |
| US07/085,978 US4857975A (en) | 1986-08-15 | 1987-08-14 | GaAs field effect transistor having a WSi Schottky gate electrode improved for high-speed operation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61191330A JPS6346779A (ja) | 1986-08-15 | 1986-08-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6346779A true JPS6346779A (ja) | 1988-02-27 |
Family
ID=16272761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61191330A Pending JPS6346779A (ja) | 1986-08-15 | 1986-08-15 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4857975A (ja) |
| JP (1) | JPS6346779A (ja) |
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|---|---|---|---|---|
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1986
- 1986-08-15 JP JP61191330A patent/JPS6346779A/ja active Pending
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1987
- 1987-08-14 US US07/085,978 patent/US4857975A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US4857975A (en) | 1989-08-15 |
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