JPS61295671A - 相補形プレ−ナ・ヘテロ構造ｉｃおよびその製造方法 - Google Patents
相補形プレ−ナ・ヘテロ構造ｉｃおよびその製造方法Info
- Publication number
- JPS61295671A JPS61295671A JP61143113A JP14311386A JPS61295671A JP S61295671 A JPS61295671 A JP S61295671A JP 61143113 A JP61143113 A JP 61143113A JP 14311386 A JP14311386 A JP 14311386A JP S61295671 A JPS61295671 A JP S61295671A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- insulating
- source
- gate
- drain regions
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000000295 complement effect Effects 0.000 title claims description 31
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 125000005842 heteroatom Chemical group 0.000 title description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 29
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 claims description 27
- 229910052733 gallium Inorganic materials 0.000 claims description 19
- 238000000034 method Methods 0.000 claims description 15
- 229910052782 aluminium Inorganic materials 0.000 claims description 12
- 238000005468 ion implantation Methods 0.000 claims description 12
- 229910052751 metal Inorganic materials 0.000 claims description 12
- 239000002184 metal Substances 0.000 claims description 12
- 239000007943 implant Substances 0.000 claims description 9
- 230000008569 process Effects 0.000 claims description 9
- 239000004065 semiconductor Substances 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 9
- 239000012535 impurity Substances 0.000 claims description 7
- 150000001875 compounds Chemical class 0.000 claims description 5
- 238000000137 annealing Methods 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims 6
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 claims 1
- 230000003213 activating effect Effects 0.000 claims 1
- 238000005275 alloying Methods 0.000 claims 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims 1
- 229910052785 arsenic Inorganic materials 0.000 claims 1
- 238000000151 deposition Methods 0.000 claims 1
- 239000000463 material Substances 0.000 description 7
- 239000004047 hole gas Substances 0.000 description 5
- 238000002513 implantation Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000001451 molecular beam epitaxy Methods 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 150000003377 silicon compounds Chemical class 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- FTWRSWRBSVXQPI-UHFFFAOYSA-N alumanylidynearsane;gallanylidynearsane Chemical compound [As]#[Al].[As]#[Ga] FTWRSWRBSVXQPI-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000008393 encapsulating agent Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 230000005533 two-dimensional electron gas Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/432—Heterojunction gate for field effect devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Junction Field-Effect Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、相補形プレーナ拳ヘテロ構造ＩＣに関し、更
に詳細には、高性能のＧａＡｓ相補形集積回路を形成す
るための、共通プレーナ・ウェハ表面上におけるｎ−チ
ャネルおよびＰ−チャネル（ＡｔｒＧａ）Ａｓヘテロ構
造絶縁性ゲート電界効果形トランジスタ（旦ｓｔｅｒｏ
ｇｔｒｕｅｔｕｒｅ ｊｎｓｕムｔｅｄ ＧａｔｅＦｉ
ｅｔｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒｓ （Ｈ
ＩＧＦＥＴ） ）に関する。
に詳細には、高性能のＧａＡｓ相補形集積回路を形成す
るための、共通プレーナ・ウェハ表面上におけるｎ−チ
ャネルおよびＰ−チャネル（ＡｔｒＧａ）Ａｓヘテロ構
造絶縁性ゲート電界効果形トランジスタ（旦ｓｔｅｒｏ
ｇｔｒｕｅｔｕｒｅ ｊｎｓｕムｔｅｄ ＧａｔｅＦｉ
ｅｔｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒｓ （Ｈ
ＩＧＦＥＴ） ）に関する。
ＨＩＧＦＫＴに使用されるヘテロ構造は、半絶縁性Ｇａ
Ａｓ基板上に成長された非ドープＧａＡｓバッファ層か
ら成シ、その上に非ドープ（Ａｌ、Ｇａ）Ａｓゲート層
が形成される。これら２つの層は、これらをできるだけ
真性に近づけかつ絶縁性にする状態のもとで、エピタキ
シャル的に成長される。ｎ −チャネルおよびＰ−チャ
ネルのＨＩＧＦＥＴは、高移動度の２次元（２Ｄ）電子
（ホール）ガスを用いている。このガスは、適当なゲー
ト・バイアス電圧を供給することにより、（Ａｌ ＋
Ｇａ）Ａｓ ＧａＡｓ ヘテロ界面に誘導される。ｎ−
チャネルＨＩ ＧＦＥＴにおけるｎ十注入領域とＰ−チ
ャネルにおけるＰ十注入領域を備えたトランジスタのソ
ース・ドレイン領域を形成するには、自己整合形ゲート
（ＳＡＧ）プロセスが使用される。適当なゲート・バ
イアスがかけられた場合、チャネルの電子（ホール）は
、レース・ドレインφコンタクトから生じる。非ドープ
・ヘテロ構造を用いることＫよＪ 、ｎ−チャネルおよ
びＰ−チャネル・トランジスタを、プレーナ・プロセス
により同じウエノＳ表面上の同じエピタキシャル層に形
成することができる。また、不純物がないと電子（ホー
ル）のチャネル移動度は高くなり、したがって、飽和速
度領域におけるＦＥＴ動作の結果として高い相互コンダ
クタンスのトランジスタを提供する。ｎ−チャネルおよ
びｐ −チャネル−トランジスタを使用−している相補
形ＧａＡ３回路は、ノイズマージン、許容損失および回
路集積レベルの見地から、ｎ−チャネル・トランジスタ
だけを使用している回路よりも多くの利点を有している
。
Ａｓ基板上に成長された非ドープＧａＡｓバッファ層か
ら成シ、その上に非ドープ（Ａｌ、Ｇａ）Ａｓゲート層
が形成される。これら２つの層は、これらをできるだけ
真性に近づけかつ絶縁性にする状態のもとで、エピタキ
シャル的に成長される。ｎ −チャネルおよびＰ−チャ
ネルのＨＩＧＦＥＴは、高移動度の２次元（２Ｄ）電子
（ホール）ガスを用いている。このガスは、適当なゲー
ト・バイアス電圧を供給することにより、（Ａｌ ＋
Ｇａ）Ａｓ ＧａＡｓ ヘテロ界面に誘導される。ｎ−
チャネルＨＩ ＧＦＥＴにおけるｎ十注入領域とＰ−チ
ャネルにおけるＰ十注入領域を備えたトランジスタのソ
ース・ドレイン領域を形成するには、自己整合形ゲート
（ＳＡＧ）プロセスが使用される。適当なゲート・バ
イアスがかけられた場合、チャネルの電子（ホール）は
、レース・ドレインφコンタクトから生じる。非ドープ
・ヘテロ構造を用いることＫよＪ 、ｎ−チャネルおよ
びＰ−チャネル・トランジスタを、プレーナ・プロセス
により同じウエノＳ表面上の同じエピタキシャル層に形
成することができる。また、不純物がないと電子（ホー
ル）のチャネル移動度は高くなり、したがって、飽和速
度領域におけるＦＥＴ動作の結果として高い相互コンダ
クタンスのトランジスタを提供する。ｎ−チャネルおよ
びｐ −チャネル−トランジスタを使用−している相補
形ＧａＡ３回路は、ノイズマージン、許容損失および回
路集積レベルの見地から、ｎ−チャネル・トランジスタ
だけを使用している回路よりも多くの利点を有している
。
従来技術には、ｎ−チャネルとＰ−チャネルのトランジ
スタが非ドープ高移動チャネルにおいて２Ｄ電子（ホー
ル）ガスを使用しているこの種の相補形プレーナ構造に
ついて何ら示唆されていない。なお、１９８４年３月の
日本物理学会誌（Ｊｐｎ。
スタが非ドープ高移動チャネルにおいて２Ｄ電子（ホー
ル）ガスを使用しているこの種の相補形プレーナ構造に
ついて何ら示唆されていない。なお、１９８４年３月の
日本物理学会誌（Ｊｐｎ。
Ｊ−ｋｐｐｔ−ｐｈｙｓ、 ）、２３巻、Ｌｉ２Ｏ−２
における、カタヤマ他による論文「非ドープＡｔＧａＡ
ｍ−ＧａＡ＋ヘテロ構造において形成された新しい２次
元電子ガス電界効果形トランジスタ」には、非ドープＡ
ｔＧａＡｓゲートを使用しかつ２Ｄ電子ゲート電界効果
形トランジスタであるｎ−チャネル・ディバイスが示さ
れている。しかし、これは相補形ディバイスではない。
における、カタヤマ他による論文「非ドープＡｔＧａＡ
ｍ−ＧａＡ＋ヘテロ構造において形成された新しい２次
元電子ガス電界効果形トランジスタ」には、非ドープＡ
ｔＧａＡｓゲートを使用しかつ２Ｄ電子ゲート電界効果
形トランジスタであるｎ−チャネル・ディバイスが示さ
れている。しかし、これは相補形ディバイスではない。
また、１９８４年９月のＩＥＥＥの電子ディバイス−ｖ
ｐ−ズ、Ｖｏｌ、５、ｌＩ＆１９、Ｐ３７９〜８０にお
ける、ソロモン他による「ＧａＡ＋ｓゲート・ヘテロ構
造ＦＥＴ Ｊには、絶縁性ゲートを備えたｎ−チャネル
−ヘテロ構造ＦＥＴについて示されているが、これも相
補形ディバイスではない。さらに、１９８４年１２月の
Ｉ ＥＥＥの電子ディバイス・レターズ、Ｖｏｌ、ＥＤ
Ｌ−５、Ｎｎｌ ２、Ｐ５２１〜２３における、キーヘ
ル他による論文「相補形ｐ −ＭＯＤＦＥＴおよびｎ−
ＨＢ ＭＥＳＦＥＴ（Ａｌ、Ｇａ）Ａｓ ）ランジス
タ」には、別の種類の相補形ディバイスが示されている
。また、ＩＥＤＭ’８４、Ｐ２Ｓ５−５５において、キ
ーヘル他による「相補形Ｐ −ＭＯＤＦＥＴおよびｎ
−ＨＢ ＭＥＳＦＥＴ（Ａｌ、 Ｇａ）Ａｓ ＦＥＴ
Ｊ においても同様のものが示されている。しかし、こ
れら出版物は、ドープされた（ＡＬ 、 Ｇａ）Ａｓゲ
ートおよびｎ−チャネルＭＥＳＦＥＴとともに形成され
た通常のＰ−チャネルＭＯＤＦＥＴから成る相補形ディ
・くイス構造について開示しているが、これはプレーナ
・ディバイスではなく、またｎ−チャネルおよびＰ−チ
ャネル・ディバイスの非ドープ高移動度チャネルにおい
て２次元電子およびホールガスを使用していない。また
、たとえば、Ｉ ＥＥＥの電子ディバイス争ｖｆｉ−ズ
、Ｖｏｌ、ＥＤＬ−５、阻１．１９８４年１月、Ｐ２１
〜２３における、ズリーグ他による「二重注入ＧａＡｓ
相補形ＪＦｇＴ Ｊにおいて、本質的に異なるＪ −Ｆ
ＩＴ技術に関する、同じウニ／％上でのｎ−チャネルお
よびＰ−チャネルＱ＆Ａｌｌディバイスの製造について
示されている。しかし、Ｊ−ＦＥＴディバイスは、非ド
ープ高移動度チャネルにおいて二次元電子（ホール）ガ
スを使用していない。
ｐ−ズ、Ｖｏｌ、５、ｌＩ＆１９、Ｐ３７９〜８０にお
ける、ソロモン他による「ＧａＡ＋ｓゲート・ヘテロ構
造ＦＥＴ Ｊには、絶縁性ゲートを備えたｎ−チャネル
−ヘテロ構造ＦＥＴについて示されているが、これも相
補形ディバイスではない。さらに、１９８４年１２月の
Ｉ ＥＥＥの電子ディバイス・レターズ、Ｖｏｌ、ＥＤ
Ｌ−５、Ｎｎｌ ２、Ｐ５２１〜２３における、キーヘ
ル他による論文「相補形ｐ −ＭＯＤＦＥＴおよびｎ−
ＨＢ ＭＥＳＦＥＴ（Ａｌ、Ｇａ）Ａｓ ）ランジス
タ」には、別の種類の相補形ディバイスが示されている
。また、ＩＥＤＭ’８４、Ｐ２Ｓ５−５５において、キ
ーヘル他による「相補形Ｐ −ＭＯＤＦＥＴおよびｎ
−ＨＢ ＭＥＳＦＥＴ（Ａｌ、 Ｇａ）Ａｓ ＦＥＴ
Ｊ においても同様のものが示されている。しかし、こ
れら出版物は、ドープされた（ＡＬ 、 Ｇａ）Ａｓゲ
ートおよびｎ−チャネルＭＥＳＦＥＴとともに形成され
た通常のＰ−チャネルＭＯＤＦＥＴから成る相補形ディ
・くイス構造について開示しているが、これはプレーナ
・ディバイスではなく、またｎ−チャネルおよびＰ−チ
ャネル・ディバイスの非ドープ高移動度チャネルにおい
て２次元電子およびホールガスを使用していない。また
、たとえば、Ｉ ＥＥＥの電子ディバイス争ｖｆｉ−ズ
、Ｖｏｌ、ＥＤＬ−５、阻１．１９８４年１月、Ｐ２１
〜２３における、ズリーグ他による「二重注入ＧａＡｓ
相補形ＪＦｇＴ Ｊにおいて、本質的に異なるＪ −Ｆ
ＩＴ技術に関する、同じウニ／％上でのｎ−チャネルお
よびＰ−チャネルＱ＆Ａｌｌディバイスの製造について
示されている。しかし、Ｊ−ＦＥＴディバイスは、非ド
ープ高移動度チャネルにおいて二次元電子（ホール）ガ
スを使用していない。
本発明は、発明者シリロ他による、１９８４年１１月５
日に出願され、本発明と同じ出願人に譲渡された米国特
許願第６６８ 、５８６号、発明の名称「モジ：Ｌレ−
’／ヨ７−ドープされた（Ａｌ、Ｇａ）Ａｓ／ＧａＡｓ
ＦＥＴに基づいたＩＣ用自己整合形ゲート・プロセス」
Ｋ関連している。この出願の自己整合形ゲート・プロセ
スもまた、本発明において使用されている。
日に出願され、本発明と同じ出願人に譲渡された米国特
許願第６６８ 、５８６号、発明の名称「モジ：Ｌレ−
’／ヨ７−ドープされた（Ａｌ、Ｇａ）Ａｓ／ＧａＡｓ
ＦＥＴに基づいたＩＣ用自己整合形ゲート・プロセス」
Ｋ関連している。この出願の自己整合形ゲート・プロセ
スもまた、本発明において使用されている。
ＨＩＧＦＥＴ方法は、プレーナ形非ドープ多層（Ａｔ。
Ｇａ）Ａｓ／ＧａＡｓ構造に電子とホールの２次元（２
Ｄ）ガスを生ずるヘテロ構造技術の最大の利点を活用す
る。２Ｄ電子（ホール）ガスは、正（Ｊｊ）ゲート・バ
イアスをかけることによＦ） 、（Ａ４．Ｇａ）Ａｓ／
ＧａＡｓヘテロ界面に発生される。２Ｄ電子（ホール）
ガスは、不純物散乱（ｍｅａｔｔ・ｒｉｎｇ）の減少に
より、高い電子（ホール）移動度を有している。
Ｄ）ガスを生ずるヘテロ構造技術の最大の利点を活用す
る。２Ｄ電子（ホール）ガスは、正（Ｊｊ）ゲート・バ
イアスをかけることによＦ） 、（Ａ４．Ｇａ）Ａｓ／
ＧａＡｓヘテロ界面に発生される。２Ｄ電子（ホール）
ガスは、不純物散乱（ｍｅａｔｔ・ｒｉｎｇ）の減少に
より、高い電子（ホール）移動度を有している。
これにより、低電圧での速度飽和領域においてＦＥＴ動
作を与え、高い相互コンダクタンス・トランジスタを提
供する。電気的コンタクトは、ゲートの下だけに存在す
る２Ｄ高移動度電子およびホールガスに直接的に形成さ
れなければならないので、ＳＡＧ方法は基本的にはＨＩ
ＧＦＥＴディバイス用である。本発明のプレーナ構造は
、ＶＬＳＩ回路に必要とされる高い処理歩留シを達成す
るのに重要である。また、ｎ−チャネルおよびＰ−チャ
ネル−ディバイス用の絶縁ゲート方法により、漏れやシ
ョートすることなく、入力ゲートにおける電圧の振れを
さらに大きくすることができる。さらに、絶縁性ゲート
は、閾値電圧が通常のＭＯＤＦＥＴディバイス構造よυ
も、ゲート層のドーピングおよび厚さにそれほど依存し
ないので、閾値電圧の均一性と制御性を改善することが
できる。
作を与え、高い相互コンダクタンス・トランジスタを提
供する。電気的コンタクトは、ゲートの下だけに存在す
る２Ｄ高移動度電子およびホールガスに直接的に形成さ
れなければならないので、ＳＡＧ方法は基本的にはＨＩ
ＧＦＥＴディバイス用である。本発明のプレーナ構造は
、ＶＬＳＩ回路に必要とされる高い処理歩留シを達成す
るのに重要である。また、ｎ−チャネルおよびＰ−チャ
ネル−ディバイス用の絶縁ゲート方法により、漏れやシ
ョートすることなく、入力ゲートにおける電圧の振れを
さらに大きくすることができる。さらに、絶縁性ゲート
は、閾値電圧が通常のＭＯＤＦＥＴディバイス構造よυ
も、ゲート層のドーピングおよび厚さにそれほど依存し
ないので、閾値電圧の均一性と制御性を改善することが
できる。
第１ａ 、ｌｂ図および第２ ａ 〜２ ｃ図には、Ｈ
ＩＧＦＥＴディバイスが示されている。第１ａ図および
第１ｂ図はｎ−チャネルおよびＰ−チャネルディバイス
の断面図を示し、一方、第２ａ図〜第２ｃ図は、ゲーｈ
ａ極１５で始ｔｂかつウェハ表面に対して直角を成して
いる、Ｉ（ＩＧＦＥＴディバイスのエネルギーバンドを
示している。ＨｒＧＦＥＴは、半絶縁性（ｓｅｍｉ−ｉ
ｎｓｕｌｔｔｉｎｇ）ＧａＡｓウェハ１１上に成長され
た２つのエピタキシャル層１２．１３’ｔ−使用してい
る。第１層１２は純粋な非ドープＧａＡｓであシ、これ
はできるだけ真性に近づけるような状況のもとで成長さ
れる。第２層１３は、純粋な非ドープ（Ａ Ｌ ＋ Ｇ
ａ ） Ａ ｓ層であ）、これも、またできるだけ真
性に近づけるような状況のもとで成長される。
ＩＧＦＥＴディバイスが示されている。第１ａ図および
第１ｂ図はｎ−チャネルおよびＰ−チャネルディバイス
の断面図を示し、一方、第２ａ図〜第２ｃ図は、ゲーｈ
ａ極１５で始ｔｂかつウェハ表面に対して直角を成して
いる、Ｉ（ＩＧＦＥＴディバイスのエネルギーバンドを
示している。ＨｒＧＦＥＴは、半絶縁性（ｓｅｍｉ−ｉ
ｎｓｕｌｔｔｉｎｇ）ＧａＡｓウェハ１１上に成長され
た２つのエピタキシャル層１２．１３’ｔ−使用してい
る。第１層１２は純粋な非ドープＧａＡｓであシ、これ
はできるだけ真性に近づけるような状況のもとで成長さ
れる。第２層１３は、純粋な非ドープ（Ａ Ｌ ＋ Ｇ
ａ ） Ａ ｓ層であ）、これも、またできるだけ真
性に近づけるような状況のもとで成長される。
第２ａ図、第２ｂ図および第２ｃ図は、ｎ−チャネルお
よびＰ−チャネルＨＩＧＦＥＴを生じる基本的機構を示
している。第２ｃ図は、外部の電気的バイアスがかけら
れていないディバイスにおける金属ゲート１！極の７工
ルミ準位の位置、および絶縁性（Ａｌ、Ｇａ）Ａｓ層、
絶縁性ＧａＡｓ層における伝導帯および価電子帯の相対
位置を示している。フェルミ準位の位置は、図示のため
、ＧａＡｓおよび（Ａｌ、Ｇａ）Ａｓの伝導帯および価
電子帯の中間にあるように示されているが、実際には、
正確なフェルミ準位の位置は、これら非ドープ層におけ
る残留不純物および欠陥の量および種類により決まる。
よびＰ−チャネルＨＩＧＦＥＴを生じる基本的機構を示
している。第２ｃ図は、外部の電気的バイアスがかけら
れていないディバイスにおける金属ゲート１！極の７工
ルミ準位の位置、および絶縁性（Ａｌ、Ｇａ）Ａｓ層、
絶縁性ＧａＡｓ層における伝導帯および価電子帯の相対
位置を示している。フェルミ準位の位置は、図示のため
、ＧａＡｓおよび（Ａｌ、Ｇａ）Ａｓの伝導帯および価
電子帯の中間にあるように示されているが、実際には、
正確なフェルミ準位の位置は、これら非ドープ層におけ
る残留不純物および欠陥の量および種類により決まる。
同様に、ゲート金属のフェルミ準位は、（Ａｌ、Ｇａ）
Ａ１１層の伝導帯および価電子帯の間の中間に示されて
いるが、この実際の位置は、（Ａｌ、Ｇａ）Ａｓ面の表
面におけるフェルミ準位の位置と選択された金属の仕事
関数とにより決まる。第２Ｃ図に示された非バイアス状
態では、伝導チャネルはゲートの下には存在しない。す
なわちｎ−チャネルとＰ−チャネル相補形ＨＩＧＦＥＴ
は、通常オフのエンノ）ンスメント・ディバイスである
。２Ｄ高移動度電子（ｎ−チャネル）ガスまたはホール
（Ｐ−チャネル）ガスは、ゲートとソース・コンタクト
との間に正（または負）のゲート電圧を供給することに
より、（Ａｌ、Ｇａ）Ａａ／ＧａＡｓのヘテロ界面（ｈ
＠ｔｅｒｏｉｎｔｅｒｆａｃｅ ）において発生される
。それにより、電子（またはホール）貯蔵所として働く
ソースおよびドレイン注入領域の間に、電流チャネルす
なわちトラフを与える。ソースおよびドレイン領域は、
イオン打込みすなわちイオン注入により高濃度にドープ
され、かつ伝導（価電子）帯の縁近くにフェルミ準位を
有している。第２ａ図と第２ｂ図はゲート電圧が与えら
れているときの伝導（価電子）帯を示している。第２ａ
図では、正のゲート・バイアスが供給され、かつＥｃが
フェルミ・レベルＥ、と交差する時、２Ｄ電子ガスが誘
導される。これと同様に、第２ｂ図では負のゲート−バ
イアスがかけられ、かつＥｖがフェルミ・レベルＥ、と
交差する時、２Ｄホール・ガスが誘導される。電子（ま
たは、ホール）はｎ十形（またはＰ十形）注入領域によ
り供給され、電子（または、ホール）濃度はゲート電圧
により制御される。これらディバイスの閾値電圧は、ゲ
ート障壁の高さφとエネルギ・バンドの不連続部ΔＥと
により決定される。
Ａ１１層の伝導帯および価電子帯の間の中間に示されて
いるが、この実際の位置は、（Ａｌ、Ｇａ）Ａｓ面の表
面におけるフェルミ準位の位置と選択された金属の仕事
関数とにより決まる。第２Ｃ図に示された非バイアス状
態では、伝導チャネルはゲートの下には存在しない。す
なわちｎ−チャネルとＰ−チャネル相補形ＨＩＧＦＥＴ
は、通常オフのエンノ）ンスメント・ディバイスである
。２Ｄ高移動度電子（ｎ−チャネル）ガスまたはホール
（Ｐ−チャネル）ガスは、ゲートとソース・コンタクト
との間に正（または負）のゲート電圧を供給することに
より、（Ａｌ、Ｇａ）Ａａ／ＧａＡｓのヘテロ界面（ｈ
＠ｔｅｒｏｉｎｔｅｒｆａｃｅ ）において発生される
。それにより、電子（またはホール）貯蔵所として働く
ソースおよびドレイン注入領域の間に、電流チャネルす
なわちトラフを与える。ソースおよびドレイン領域は、
イオン打込みすなわちイオン注入により高濃度にドープ
され、かつ伝導（価電子）帯の縁近くにフェルミ準位を
有している。第２ａ図と第２ｂ図はゲート電圧が与えら
れているときの伝導（価電子）帯を示している。第２ａ
図では、正のゲート・バイアスが供給され、かつＥｃが
フェルミ・レベルＥ、と交差する時、２Ｄ電子ガスが誘
導される。これと同様に、第２ｂ図では負のゲート−バ
イアスがかけられ、かつＥｖがフェルミ・レベルＥ、と
交差する時、２Ｄホール・ガスが誘導される。電子（ま
たは、ホール）はｎ十形（またはＰ十形）注入領域によ
り供給され、電子（または、ホール）濃度はゲート電圧
により制御される。これらディバイスの閾値電圧は、ゲ
ート障壁の高さφとエネルギ・バンドの不連続部ΔＥと
により決定される。
Ｖｔｎ ”φ。−ΔＥｃ
Ｖｔｐ＝φｐ＋ΔＥｖ
２次元電子およびホールガス濃度ｎ、およびＰｓは、そ
れぞれ次の関係により決定される。
れぞれ次の関係により決定される。
ｒｘ ｓ ＝ ｔ （Ｖｇ−Ｖｔｎ）／ｑ（ｄ＋Δｄｎ
）ｐ ｓ ＝ ｇ （−ｖｇ＋Ｖｔｐ）／ｑ（ｄ＋Δｄ
ｐ）なお、ｄは（Ａｌ、ＧＡ）ＡＩ絶縁体の厚さ、ｑは
電荷、Δｄは２Ｄガスの幅である。閾値電圧は、最小に
され、かつ、２次元電子およびホールガス濃度は、ΔＥ
ｃとΔＥ５をできるだけ同じ大きさにすることにより最
小にされ得る。ΔＥｃとΔＥｖの大きさは、Ａ／、ｚＧ
ａｌ−ＨＡｓ層におけるＡｔの分量Ｘに関して増大する
。したがって、ディバイスの物理的性質は、ディバイス
においてＡｔＡｇまたはこれに近いＡｔＡｓ化合物材料
の使用に付随の技術的問題に相応するが、Ａｔ成分がで
きるだけ大きい方がよい。１−Ｇ＆Ａｌ界面と表面との
間のｉ −Ａ４ＧａＡｓ層の組成の勾配付けないし段階
付けは、高いＡｔ化合物に伴う問題点を最小にするのに
望ましい。
）ｐ ｓ ＝ ｇ （−ｖｇ＋Ｖｔｐ）／ｑ（ｄ＋Δｄ
ｐ）なお、ｄは（Ａｌ、ＧＡ）ＡＩ絶縁体の厚さ、ｑは
電荷、Δｄは２Ｄガスの幅である。閾値電圧は、最小に
され、かつ、２次元電子およびホールガス濃度は、ΔＥ
ｃとΔＥ５をできるだけ同じ大きさにすることにより最
小にされ得る。ΔＥｃとΔＥｖの大きさは、Ａ／、ｚＧ
ａｌ−ＨＡｓ層におけるＡｔの分量Ｘに関して増大する
。したがって、ディバイスの物理的性質は、ディバイス
においてＡｔＡｇまたはこれに近いＡｔＡｓ化合物材料
の使用に付随の技術的問題に相応するが、Ａｔ成分がで
きるだけ大きい方がよい。１−Ｇ＆Ａｌ界面と表面との
間のｉ −Ａ４ＧａＡｓ層の組成の勾配付けないし段階
付けは、高いＡｔ化合物に伴う問題点を最小にするのに
望ましい。
本発明の相補形ｎ−チャネルおよびＰ−チャネルＨＩＧ
ＦＥＴの構造および製造について説明する。
ＦＥＴの構造および製造について説明する。
第１８図には、プレーナ相補形ＨＩＧＦＥＴディバイス
のｎ−チャネル部分が示されている。半絶縁性ＧａＡｓ
基板ウェハ１１上に、モレキュラービーム會エピタキシ
（ＭＢＥ） Ｉｃよシ絶縁性ＧａＡｓ（１−ＧａＡｇ）
層１２を成長させる。その後、ＭＢＥにより、絶縁性ア
ルミニウム・ガリウム−ひ素（＋ −（Ａｔ 、 Ｇａ
）Ａｓ）層１３を成長させる。これらエピタキシャル層
を形成するのにＭＯＣＶＤを使用してもよい。次に、エ
ピタキシャル表面上に、ＷＳｔゲート１５のようなゲー
トを形成する。ゲートの両側に、ｉｔ Ｂ 。
のｎ−チャネル部分が示されている。半絶縁性ＧａＡｓ
基板ウェハ１１上に、モレキュラービーム會エピタキシ
（ＭＢＥ） Ｉｃよシ絶縁性ＧａＡｓ（１−ＧａＡｇ）
層１２を成長させる。その後、ＭＢＥにより、絶縁性ア
ルミニウム・ガリウム−ひ素（＋ −（Ａｔ 、 Ｇａ
）Ａｓ）層１３を成長させる。これらエピタキシャル層
を形成するのにＭＯＣＶＤを使用してもよい。次に、エ
ピタキシャル表面上に、ＷＳｔゲート１５のようなゲー
トを形成する。ゲートの両側に、ｉｔ Ｂ 。
１９で示すようにオーミック・コンタクト領域へと延び
る領域１６．１７は、Ｓｌのようなドナーｎ＋の高ドー
ズ量がイオン注入される。ゲート１５はその下へのイオ
ン注入を阻止し、したがって自己整合形ゲート構造をも
たらす。注入アニールが行なわれ、続いて金属コンタク
）２１．２２が表面上に被着される。この実施例では、
金属化は、ＡｕＧｅＮｉをペースに行なわれる。破線で
示すように、通常の合金熱処理によりこれらコンタクト
は高濃度注入領域にされる。
る領域１６．１７は、Ｓｌのようなドナーｎ＋の高ドー
ズ量がイオン注入される。ゲート１５はその下へのイオ
ン注入を阻止し、したがって自己整合形ゲート構造をも
たらす。注入アニールが行なわれ、続いて金属コンタク
）２１．２２が表面上に被着される。この実施例では、
金属化は、ＡｕＧｅＮｉをペースに行なわれる。破線で
示すように、通常の合金熱処理によりこれらコンタクト
は高濃度注入領域にされる。
第１ｂ図紘、第２位置にある、プレーナ相補形ＨＩ Ｇ
ＦＥＴディバイスのＰ−チャネル部分１０′を示してい
る。第１ｂ図のＰ−チャネル部分は、同じ基板ウェハ１
１を有し、通常、上述したｎ−チャネル部分の隣シに位
置している。絶縁／１８ｉ１２．１３は、第１ａ図の層
１２．１３と同じ層である。
ＦＥＴディバイスのＰ−チャネル部分１０′を示してい
る。第１ｂ図のＰ−チャネル部分は、同じ基板ウェハ１
１を有し、通常、上述したｎ−チャネル部分の隣シに位
置している。絶縁／１８ｉ１２．１３は、第１ａ図の層
１２．１３と同じ層である。
ｗｓｉゲート１５′も第１ａ図のものと同様である。
アクセプタＰ十注入は、金属シリコン化合物ゲート１５
′の両側の領域１６’、１７’に行なわれる。注入アニ
ールが行なわれ、その後にオーミック・コンタクト２１
’、２２’が被着されかつ高ドーズ量のＰ−注入領域に
合金化される。本実施例では、金属化はＡｕＺｎＡｕに
基づいて行なわれる。
′の両側の領域１６’、１７’に行なわれる。注入アニ
ールが行なわれ、その後にオーミック・コンタクト２１
’、２２’が被着されかつ高ドーズ量のＰ−注入領域に
合金化される。本実施例では、金属化はＡｕＺｎＡｕに
基づいて行なわれる。
第３図は、プレーナ相補形Ｈ■ＧＦＥＴの断面図である
。ここでは、できるだけ第１＆図と第１ｂ図の参照番号
と同じ参照番号を使用している。共通半絶縁性ＧａＡｓ
基板１１上にｎ−チャネル・ディバイス１０とＰ−チャ
ネル・ディバイス１０′が形成される。ＧａＡｓ基板１
１上に、ＭＢＥにより絶縁性（非ドープ） ＧａＡｓ層
１２を成長させ、その後に絶縁性（非ドープ） （Ａｌ
、Ｇａ）Ａｓ層１３を成長させる。第５図に示された別
の製造方法では、ｉ−ＧａＡ＋ｓ層と１− （Ａｌ、Ｇ
ａ）Ａｓ層との間にｉ −ＡｔＡ３の薄い層が示されて
いる。１−ＡｔＡｇ層は、ゲートの絶縁特性を改善しか
つ伝導帯および価電子帯のエネルギ不連続部ｊＥｃ 、
ΔＥｖを増大するために加えられ、これによりチャネル
における電子（ホール）濃度を増加する。また、別の例
では、ディバイスの特性を最適化するため、ゲートの組
成分布を段階付けるか、゛または様々な組成の副層を含
めるようにすることができる。
。ここでは、できるだけ第１＆図と第１ｂ図の参照番号
と同じ参照番号を使用している。共通半絶縁性ＧａＡｓ
基板１１上にｎ−チャネル・ディバイス１０とＰ−チャ
ネル・ディバイス１０′が形成される。ＧａＡｓ基板１
１上に、ＭＢＥにより絶縁性（非ドープ） ＧａＡｓ層
１２を成長させ、その後に絶縁性（非ドープ） （Ａｌ
、Ｇａ）Ａｓ層１３を成長させる。第５図に示された別
の製造方法では、ｉ−ＧａＡ＋ｓ層と１− （Ａｌ、Ｇ
ａ）Ａｓ層との間にｉ −ＡｔＡ３の薄い層が示されて
いる。１−ＡｔＡｇ層は、ゲートの絶縁特性を改善しか
つ伝導帯および価電子帯のエネルギ不連続部ｊＥｃ 、
ΔＥｖを増大するために加えられ、これによりチャネル
における電子（ホール）濃度を増加する。また、別の例
では、ディバイスの特性を最適化するため、ゲートの組
成分布を段階付けるか、゛または様々な組成の副層を含
めるようにすることができる。
第４図には、第３図の相補形ｒｃを完成するイオン注入
ｎ−チャネルおよびＰ−チャネルＨＩＧＦＥＴＩＣプロ
セスによる、プレーナ自己整合形ゲートのフローチャー
トが示されている。ここに示された最初の過程は、１−
ＧａＡｇ層１２層上２１−（Ａｌ、Ｇａ）Ａｓ層１３の
ＭＢＥヘテロ構造成長でちる。
ｎ−チャネルおよびＰ−チャネルＨＩＧＦＥＴＩＣプロ
セスによる、プレーナ自己整合形ゲートのフローチャー
トが示されている。ここに示された最初の過程は、１−
ＧａＡｇ層１２層上２１−（Ａｌ、Ｇａ）Ａｓ層１３の
ＭＢＥヘテロ構造成長でちる。
成長状態は、非常に低い全体ドーピングで、できるだけ
真性に近い半導体材料を得るよう調節される。その後、
エピタキシャル表面１３ａ上に、高温度安定耐火性金属
またはｗｓ ｉ ｘのような金属シリコン化合物を被着
して、ゲート１５１５’を形成する。表面のダブル・マ
スキングにより、連続するｎ＋およびＰ＋を選択的にイ
オン注入することができる。オーミック・コンタクト領
域に延びるゲート１５の両側に、ライン１８．１９で示
すようなソースおよびドレイン領域１Ｂ、１７をｎ−注
入でイオン注入し、一方、ゲート１５′の周囲の領域は
カバーされている。その後、ゲート１５′の両側の領域
１６’、１７’はＰ十注入でイオン注入され、ゲート１
５′の領域はカバーされている。ある実施例では、ｎ十
注入領域を作るのにｓｉが使用され、またＰ十注入領域
を形成するのにＭｇｔたけＢ６が使用されている。これ
ら２つのイオン注入により自己整合形ゲートが形成され
る。ゲート１５ 、１５’は、自己の下にイオン注入さ
れるのを阻止し、したがって、自己整合形ゲート構造が
得られる。次の過程は、イオン注入されたｎおよびＰ領
域を活性化する高温度注入アニールプロセスである。こ
の注入７゛ニールは、通常の半導体アニール炉において
行なわれるか、または光学ランプを用いた急速熱アニー
ルを用いてもよい。アニール活性化を最適化するには、
Ｓ １３Ｎ４のような誘電アニール封入剤や、またはＡ
ｓ−超過圧力を用いればよい。なお、イオン注入中ゲー
ト領域をマスクしかつ注入アニール後実際の金属ゲート
を被着するのに、 ５ｉｏ２およびフォトレジストを使
用した自己整合形ゲート構造形成用の他のプロセスを用
いてもよい。
真性に近い半導体材料を得るよう調節される。その後、
エピタキシャル表面１３ａ上に、高温度安定耐火性金属
またはｗｓ ｉ ｘのような金属シリコン化合物を被着
して、ゲート１５１５’を形成する。表面のダブル・マ
スキングにより、連続するｎ＋およびＰ＋を選択的にイ
オン注入することができる。オーミック・コンタクト領
域に延びるゲート１５の両側に、ライン１８．１９で示
すようなソースおよびドレイン領域１Ｂ、１７をｎ−注
入でイオン注入し、一方、ゲート１５′の周囲の領域は
カバーされている。その後、ゲート１５′の両側の領域
１６’、１７’はＰ十注入でイオン注入され、ゲート１
５′の領域はカバーされている。ある実施例では、ｎ十
注入領域を作るのにｓｉが使用され、またＰ十注入領域
を形成するのにＭｇｔたけＢ６が使用されている。これ
ら２つのイオン注入により自己整合形ゲートが形成され
る。ゲート１５ 、１５’は、自己の下にイオン注入さ
れるのを阻止し、したがって、自己整合形ゲート構造が
得られる。次の過程は、イオン注入されたｎおよびＰ領
域を活性化する高温度注入アニールプロセスである。こ
の注入７゛ニールは、通常の半導体アニール炉において
行なわれるか、または光学ランプを用いた急速熱アニー
ルを用いてもよい。アニール活性化を最適化するには、
Ｓ １３Ｎ４のような誘電アニール封入剤や、またはＡ
ｓ−超過圧力を用いればよい。なお、イオン注入中ゲー
ト領域をマスクしかつ注入アニール後実際の金属ゲート
を被着するのに、 ５ｉｏ２およびフォトレジストを使
用した自己整合形ゲート構造形成用の他のプロセスを用
いてもよい。
金属性ドレインおよびソース電極２１，２２．２１’。
２２′は、標準的なフォトリソグラフィック働リフトオ
フ技術を用いて被着されかつ形成される。ある実施例で
は、このオーミック−コンタクトは、ｎ−チャネル）Ｉ
ＩＧＦＥＴｌ ０に関してはＡｕＧ＠Ｎｌ ｉＣ基づい
て行なわれ、またＰ−チャネルＨＩＧＦＥＴ １ Ｇ’
に関してはＡｕＺｎＡｕに基づいて行なわれる。その後
、通常の合金熱処理により、オーミック・コンタクトは
第１１図および第１ｂ図の破線で示すように、高濃度注
入された領域に形成れる。
フ技術を用いて被着されかつ形成される。ある実施例で
は、このオーミック−コンタクトは、ｎ−チャネル）Ｉ
ＩＧＦＥＴｌ ０に関してはＡｕＧ＠Ｎｌ ｉＣ基づい
て行なわれ、またＰ−チャネルＨＩＧＦＥＴ １ Ｇ’
に関してはＡｕＺｎＡｕに基づいて行なわれる。その後
、通常の合金熱処理により、オーミック・コンタクトは
第１１図および第１ｂ図の破線で示すように、高濃度注
入された領域に形成れる。
第３図の１０および１０′のような各相補形ディバイス
は、陽子のような中性物質のイオン注入により、相互に
電気的に絶縁され、これＫよシ、ディバイス間に残った
いがなる。電気的伝導も除去する。絶縁イオン注入の際
、能動ディバイスを保護するのにフォトレジストが使用
される。その後、ｎ−チャネルおよびＰ−チャネルＨＩ
ＧＦＥＴディバイスは、標準的な金属相互接続方式を用
いて、第３図に示すような標準的相補形論理ゲートを形
成するよう接続され、第６図に示すような簡単なインバ
ータのようなゲートを形成する。
は、陽子のような中性物質のイオン注入により、相互に
電気的に絶縁され、これＫよシ、ディバイス間に残った
いがなる。電気的伝導も除去する。絶縁イオン注入の際
、能動ディバイスを保護するのにフォトレジストが使用
される。その後、ｎ−チャネルおよびＰ−チャネルＨＩ
ＧＦＥＴディバイスは、標準的な金属相互接続方式を用
いて、第３図に示すような標準的相補形論理ゲートを形
成するよう接続され、第６図に示すような簡単なインバ
ータのようなゲートを形成する。
ｎ−チャネルおよびＰチャネルＨＩＧＦＥＴディバイス
の製造後、これらを室温と７７にの両方でテストした。
の製造後、これらを室温と７７にの両方でテストした。
第５図に示すように１デイバイス製造に関し、２つの異
なる（Ａｔ 、 ＧＡ）Ａｓ／ＧａＡｓヘテロ構造が成
長される。最初のものは、ゲート絶縁物として均質性非
ドープＡｔ０．３Ｇ＆０．７層を用い、第２のものは、
伝導帯と価電子帯の不連続ΔＥｃ 、ΔＥｖを増すため
、ＧａＡｌ！ｌの次に非ドープＡｔＡｓ Ｎを含んでい
る。
なる（Ａｔ 、 ＧＡ）Ａｓ／ＧａＡｓヘテロ構造が成
長される。最初のものは、ゲート絶縁物として均質性非
ドープＡｔ０．３Ｇ＆０．７層を用い、第２のものは、
伝導帯と価電子帯の不連続ΔＥｃ 、ΔＥｖを増すため
、ＧａＡｌ！ｌの次に非ドープＡｔＡｓ Ｎを含んでい
る。
公称１μｍのゲート長のｎ−チャネルＨＩＧＦＥＴにお
いて、不純物相互コンダクタンスｇｍは、室温で２１８
ｍ Ｓ ／ｆｌおよび７７にで３８５ｍ５／ｇｍであ
る。第７図は、Ｕ−チャネルディバイスに関する、平方
根のＩｄｓとｇｍ対ゲートソース電圧Ｖｇｓをプロット
したグラフである。呼称１μｍゲート長のＰ−チャネル
ＨＩＧＦＥＴ Ｋ関し、不純物相互コンダクタンスの値
ｇｍは、室温で２８．３ｍＳ／ｍで７７にで５９．３ｍ
Ｓ／ＷＩｌである。第８図はＰ−チャネルディバイスに
関する平方根のＩｄｇとｇｍ対ゲートンース電圧Ｖｇａ
をプロットしたグラフである。
いて、不純物相互コンダクタンスｇｍは、室温で２１８
ｍ Ｓ ／ｆｌおよび７７にで３８５ｍ５／ｇｍであ
る。第７図は、Ｕ−チャネルディバイスに関する、平方
根のＩｄｓとｇｍ対ゲートソース電圧Ｖｇｓをプロット
したグラフである。呼称１μｍゲート長のＰ−チャネル
ＨＩＧＦＥＴ Ｋ関し、不純物相互コンダクタンスの値
ｇｍは、室温で２８．３ｍＳ／ｍで７７にで５９．３ｍ
Ｓ／ＷＩｌである。第８図はＰ−チャネルディバイスに
関する平方根のＩｄｇとｇｍ対ゲートンース電圧Ｖｇａ
をプロットしたグラフである。
以上のように、（Ａｌ、Ｇａ）Ａｓ／ＧａＡｓ材料シス
テムに基づいた本発明の相補形ディバイスについて述べ
てきたが、本発明は、ゲート材料がよシ大きいギャップ
の絶縁性半導体で、能動チャネル材料が高移動度半導体
である、（Ａｔ＋ Ｉ ｎ ）Ａｓ／ （” ＋Ｉｎ）
Ａｓのような他の半導体材料システムにも適用し得る
ことは明白であろう。
テムに基づいた本発明の相補形ディバイスについて述べ
てきたが、本発明は、ゲート材料がよシ大きいギャップ
の絶縁性半導体で、能動チャネル材料が高移動度半導体
である、（Ａｔ＋ Ｉ ｎ ）Ａｓ／ （” ＋Ｉｎ）
Ａｓのような他の半導体材料システムにも適用し得る
ことは明白であろう。
第１ａ図および第１ｂ図は、ｎ−チャネルＨＩＧＦＥＴ
とＰ−チャネルＨＩＧＦＥＴの各ディバイスの断面図、
第２ａ図は第１ａ図のｎ−チャネル・ディバイスに関す
る２Ｄ電子ガスの発生点におけるバンド構造を示す図、
第２ｂ図は第１ｂ図のＰ−チャネル・ディバイスに関す
る２Ｄホールガスの発生点におけるバンド構造を示す図
、Ｍ２Ｃ図は通常オフ（非導電性）エンハンスメント形
相補ディバイスのゼロ・バイアスにおけるバンド構造を
示す図、第３図は相補形ＨＩＧＦＥＴインバータの断面
図、第４図は相補形ＨＩＧＦＥＴ製造の処理工程を示す
図、第５図は別のＨＩＧＦＥＴディバイス構造のノくン
ド構造を示す図、第６図は第３図に示されたＣＭＯ８状
ＧａＡｍ構造の回路図、第７図は７７Ｋにおけるｎ −
ＨＩＧＦＥＴの変換特性および相互コンダクタンスのグ
ラフ、第８図は７７ＫにおけるＰ −ＷＩＧＦＥＴの変
換特性および相互コンダクタンスのグラフである。 １１・・・会基板、、 ｊ ２ 、１３・・―・エピタ
キシャル層、１５ 、 ｔ ５’・・―・ゲート電極、
１Ｇ。 １６′・・會・ソース領域、１７．１７’・・・・ドレ
イン領域、２１ 、２１’、 ２２ 、２２’ ・・
・・オーミック・コンタクト。 特許出願人 ハネウェル・イ／コーボレーテツド復代
理人 山川政樹（ほか２名） 労 、 千ト −２，３８０ ｕ、、Ｎ＋ ／ Ｉ
ＪＩＶ ＩＪ ＬＪ、ｔ）１５ν
ａｓ
とＰ−チャネルＨＩＧＦＥＴの各ディバイスの断面図、
第２ａ図は第１ａ図のｎ−チャネル・ディバイスに関す
る２Ｄ電子ガスの発生点におけるバンド構造を示す図、
第２ｂ図は第１ｂ図のＰ−チャネル・ディバイスに関す
る２Ｄホールガスの発生点におけるバンド構造を示す図
、Ｍ２Ｃ図は通常オフ（非導電性）エンハンスメント形
相補ディバイスのゼロ・バイアスにおけるバンド構造を
示す図、第３図は相補形ＨＩＧＦＥＴインバータの断面
図、第４図は相補形ＨＩＧＦＥＴ製造の処理工程を示す
図、第５図は別のＨＩＧＦＥＴディバイス構造のノくン
ド構造を示す図、第６図は第３図に示されたＣＭＯ８状
ＧａＡｍ構造の回路図、第７図は７７Ｋにおけるｎ −
ＨＩＧＦＥＴの変換特性および相互コンダクタンスのグ
ラフ、第８図は７７ＫにおけるＰ −ＷＩＧＦＥＴの変
換特性および相互コンダクタンスのグラフである。 １１・・・会基板、、 ｊ ２ 、１３・・―・エピタ
キシャル層、１５ 、 ｔ ５’・・―・ゲート電極、
１Ｇ。 １６′・・會・ソース領域、１７．１７’・・・・ドレ
イン領域、２１ 、２１’、 ２２ 、２２’ ・・
・・オーミック・コンタクト。 特許出願人 ハネウェル・イ／コーボレーテツド復代
理人 山川政樹（ほか２名） 労 、 千ト −２，３８０ ｕ、、Ｎ＋ ／ Ｉ
ＪＩＶ ＩＪ ＬＪ、ｔ）１５ν
ａｓ
Claims (4)
- （１）ｎ−チャネルおよびＰ−チャネルトランジスタの
両方が非ドープ高移動度チャネルにおいて２Ｄ電子（ホ
ール）ガスを用いて、ＣＭＯＳ状ＩＣを形成している相
補形プレーナ・ヘテロ構造ＩＣにおいて： 平坦な主表面を有する半絶縁性化合物半導体基板装置と
； 上記主表面上に位置する、高移動度を有しかつ第１バン
ド・ギャップを有する第１絶縁性化合物半導体の第１エ
ピタキシャル成長層と； エネルギ・ギャップの差が価電子帯と伝導帯との間で分
割され、かつ上記第１バンド・ギャップよりも大きいバ
ンド・ギャップを有する第２絶縁性化合物半導体の第２
エピタキシャル成長層と； 上記第２エピタキシャル層の表面上に被着された第１お
よび第２金属ゲート電極と； 上記第１ゲート電極の形成に続いて、上記構造において
選択的ドナー・イオン注入により形成されたｎ＾＋ソー
スとｎ＾＋ドレイン領域と； 上記第２ゲート電極の形成に続いて、上記構造において
選択的アクセプタ・イオン注入により形成されたＰ＾＋
ソースとＰ＾＋ドレイン領域と； 上記ｎ−ソースとｎ−ドレイン領域にそれぞれ合金化さ
れた第１および第２ｎ−オーミック・コンタクトと； 上記Ｐ−ソースとＰ−ドレイン領域にそれぞれ合金化さ
れた第３および第４Ｐ−オーミック・コンタクトと から成ることを特徴とする相補形プレーナ・ヘテロ構造
ＩＣ。 - （２）絶縁性（Ａｌ、Ｇａ）Ａｓ（ＳＡＧ）ゲート構造
を備えた相補形自己整合ゲート（Ａｌ、Ｇａ）Ａｓ／Ｇ
ａＡｓヘテロ構造ディバイスを有し、ＣＭＯＳ状ＧａＡ
ｓＩＣを形成するプレーナ相補形ＧａＡｓヘテロ構造の
集積回路構造において： 平坦な主表面を有する半絶縁性ＧａＡｓ基板装置と； 上記表面上に位置する絶縁性−ＧａＡｓのＭＢＥ成長層
と； 上記ｉ−ＧａＡｓ層上に位置する絶縁性（Ａｌ、Ｇａ）
ＡｓのＭＢＥ成長層と； 上記ｉ−（Ａｌ、Ｇａ）Ａｓ層の表面上に被着された第
１および第２金属ゲート電極と； 上記第１ゲート電極の形成に続いて、上記構造において
選択的ドナー・イオン注入により形成されたｎ＾＋ソー
スおよびｎ＾＋ドレイン領域と； 上記第２ゲート電極の形成に続いて、上記構造において
選択的アクセプタ・イオン注入により形成されたＰ＾＋
ソースおよびＰ＾＋ドレイン領域と； 上記ｎソースとｎ−ドレイン領域にそれぞれ合金化され
た第１および第２ｎ−オーミック・コンタクトと； 上記ＰソースとＰ−ドレイン領域にそれぞれ合金化され
た第３および第４Ｐ−オーミック・コンタクトと から成ることを特徴とするプレーナ相補形ＧａＡｓヘテ
ロ構造の集積回路構造。 - （３）プレーナ相補形ＧａＡｓヘテロ構造の集積回路構
造において： 平坦な主表面を有する半絶縁性ＧａＡｓ基板装置と； 少くともｉ−ＧａＡｓ層とｉ−Ａｌ＿ｘＧａ＿１＿−＿
ｘＡｓ層を含んでいる、上記プレーナ表面上のプレーナ
・エピタキシャル成長絶縁層と； 上記絶縁層の最終層の表面上に被着された第１および第
２金属ゲート電極と； 上記第１ゲート電極の形成に続いて、上記構造への選択
的ドナー・イオン注入により形成された、上記構造にお
けるｎ＾＋ソースおよびｎ＾＋ドレイン領域と； 上記第２電極の形成に続いて、上記構造への選択的アク
セプタ・イオン注入により形成された、上記構造におけ
るＰ＾＋ソースおよびＰ＾＋ドレイン領域と； 上記ｎ−ソースとｎ−ドレイン領域にそれぞれ合金化さ
れた第１および第２ｎ−オーミック・コンタクトと； 上記Ｐ−ソースとＰ−ドレイン領域にそれぞれ合金化さ
れた第３および第４Ｐ−オーミック・コンタクトと から成ることを特徴とする、プレーナ相補形ＧａＡｓヘ
テロ構造の集積回路構造。 - （４）自己整合ゲートＧａＡｓプレーナ相補形ヘテロ構
造の製造方法において： 絶縁層を形成するため、絶縁性ガリウム・ひ素（１−Ｇ
ａＡｓ）層と絶縁性アルミニウム・ガリウム・ひ素ｉ−
（Ａｌ、Ｇａ）Ａｓ層を含む複数の絶縁性エピタキシャ
ル層をＧａＡｓ基板上にエピタキシャル的に成長させる
過程と； 上記絶縁層のプレーナ表面上に第１および第２金属ゲー
トを形成する過程と； 自己整合ゲート構造を備えたソースおよびドレインを形
成するため、第１ゲートの領域とその両側に高ドーズ量
のｎ形不純物を注入する過程と； 自己整合ゲート構造を備えたソースおよびドレインを形
成するため、第２ゲートの領域とその両側に高ドーズ量
のＰ形不純物を注入する過程と； イオン注入されたｎおよびＰ形領域を活性化するため、
高温度でアニールする過程と； 上記イオン注入された各領域にソースおよびドレイン・
コンタクト用の金属性オーミック・コンタクトを被着し
、かつ上記コンタクトが高濃度注入領域として形成され
るよう上記コンタクトを合金化する過程と； 相補形ディバイス間に絶縁注入を供給する過程とから成
ることを特徴とする、自己整合ゲートＧａＡｓプレーナ
相補形ヘテロ構造の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US74750185A | 1985-06-21 | 1985-06-21 | |
| US747501 | 2000-12-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61295671A true JPS61295671A (ja) | 1986-12-26 |
| JPH03775B2 JPH03775B2 (ja) | 1991-01-08 |
Family
ID=25005325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61143113A Granted JPS61295671A (ja) | 1985-06-21 | 1986-06-20 | 相補形プレ−ナ・ヘテロ構造ｉｃおよびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4814851A (ja) |
| EP (1) | EP0206274B1 (ja) |
| JP (1) | JPS61295671A (ja) |
| DE (1) | DE3682119D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01268070A (ja) * | 1988-04-20 | 1989-10-25 | Toshiba Corp | ヘテロ接合型電界効果トランジスタ |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61147578A (ja) * | 1984-12-21 | 1986-07-05 | Sony Corp | 半導体装置 |
| US4729000A (en) * | 1985-06-21 | 1988-03-01 | Honeywell Inc. | Low power AlGaAs/GaAs complementary FETs incorporating InGaAs n-channel gates |
| JPS63276267A (ja) * | 1987-05-08 | 1988-11-14 | Fujitsu Ltd | 半導体装置の製造方法 |
| US4970566A (en) * | 1988-08-08 | 1990-11-13 | Trw Inc. | High speed photo detector |
| US5060031A (en) * | 1990-09-18 | 1991-10-22 | Motorola, Inc | Complementary heterojunction field effect transistor with an anisotype N+ ga-channel devices |
| US5298772A (en) * | 1992-02-28 | 1994-03-29 | Honeywell Inc. | Integrated heterostructure acoustic charge transport (HACT) and heterostructure insulated gate field effects transistor (HIGFET) devices |
| US5192698A (en) * | 1992-03-17 | 1993-03-09 | The United State Of America As Represented By The Secretary Of The Air Force | Making staggered complementary heterostructure FET |
| US5602501A (en) * | 1992-09-03 | 1997-02-11 | Sumitomo Electric Industries, Ltd. | Mixer circuit using a dual gate field effect transistor |
| JP3148010B2 (ja) * | 1992-09-11 | 2001-03-19 | 住友電気工業株式会社 | ミキサ回路 |
| US5444016A (en) * | 1993-06-25 | 1995-08-22 | Abrokwah; Jonathan K. | Method of making ohmic contacts to a complementary III-V semiconductor device |
| US5480829A (en) * | 1993-06-25 | 1996-01-02 | Motorola, Inc. | Method of making a III-V complementary heterostructure device with compatible non-gold ohmic contacts |
| US5429963A (en) * | 1994-04-25 | 1995-07-04 | The United States Of America As Represented By The Secretary Of The Air Force | Twin-tub complementary heterostructure field effect transistor fab process |
| US5990516A (en) * | 1994-09-13 | 1999-11-23 | Kabushiki Kaisha Toshiba | MOSFET with a thin gate insulating film |
| US5606184A (en) * | 1995-05-04 | 1997-02-25 | Motorola, Inc. | Heterostructure field effect device having refractory ohmic contact directly on channel layer and method for making |
| US6201267B1 (en) | 1999-03-01 | 2001-03-13 | Rensselaer Polytechnic Institute | Compact low power complement FETs |
| US6528405B1 (en) | 2000-02-18 | 2003-03-04 | Motorola, Inc. | Enhancement mode RF device and fabrication method |
| US6479843B2 (en) | 2000-04-27 | 2002-11-12 | Motorola, Inc. | Single supply HFET with temperature compensation |
| US6821829B1 (en) | 2000-06-12 | 2004-11-23 | Freescale Semiconductor, Inc. | Method of manufacturing a semiconductor component and semiconductor component thereof |
| US7119381B2 (en) * | 2004-07-30 | 2006-10-10 | Freescale Semiconductor, Inc. | Complementary metal-oxide-semiconductor field effect transistor structure having ion implant in only one of the complementary devices |
| US7504677B2 (en) * | 2005-03-28 | 2009-03-17 | Freescale Semiconductor, Inc. | Multi-gate enhancement mode RF switch and bias arrangement |
| US7569873B2 (en) * | 2005-10-28 | 2009-08-04 | Dsm Solutions, Inc. | Integrated circuit using complementary junction field effect transistor and MOS transistor in silicon and silicon alloys |
| US20070138507A1 (en) * | 2005-12-16 | 2007-06-21 | Glass Elizabeth C | Method of fabricating reduced subthreshold leakage current submicron NFET's with high III/V ratio material |
| RU2641617C1 (ru) * | 2016-10-07 | 2018-01-18 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Чеченский государственный университет" | Способ изготовления полупроводникового прибора |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2913068A1 (de) * | 1979-04-02 | 1980-10-23 | Max Planck Gesellschaft | Heterostruktur-halbleiterkoerper und verwendung hierfuer |
| US4268844A (en) * | 1979-12-31 | 1981-05-19 | The United States Of America As Represented By The Secretary Of The Navy | Insulated gate field-effect transistors |
| JPS57113289A (en) * | 1980-12-30 | 1982-07-14 | Fujitsu Ltd | Semiconductor device and its manufacture |
| JPS58143572A (ja) * | 1982-02-22 | 1983-08-26 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果トランジスタ |
| JPS58147167A (ja) * | 1982-02-26 | 1983-09-01 | Fujitsu Ltd | 高移動度相補型半導体装置 |
| JPS58188165A (ja) * | 1982-04-28 | 1983-11-02 | Nec Corp | 半導体装置 |
| JPS59171167A (ja) * | 1983-03-17 | 1984-09-27 | Nec Corp | 電界効果トランジスタ |
| DE3476841D1 (en) * | 1983-11-29 | 1989-03-30 | Fujitsu Ltd | Compound semiconductor device and method of producing it |
| JPS613465A (ja) * | 1984-06-18 | 1986-01-09 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US4603469A (en) * | 1985-03-25 | 1986-08-05 | Gte Laboratories Incorporated | Fabrication of complementary modulation-doped filed effect transistors |
-
1986
- 1986-06-20 JP JP61143113A patent/JPS61295671A/ja active Granted
- 1986-06-20 EP EP86108410A patent/EP0206274B1/en not_active Expired - Lifetime
- 1986-06-20 DE DE8686108410T patent/DE3682119D1/de not_active Expired - Lifetime
-
1988
- 1988-04-28 US US07/188,069 patent/US4814851A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01268070A (ja) * | 1988-04-20 | 1989-10-25 | Toshiba Corp | ヘテロ接合型電界効果トランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0206274B1 (en) | 1991-10-23 |
| DE3682119D1 (de) | 1991-11-28 |
| EP0206274A1 (en) | 1986-12-30 |
| US4814851A (en) | 1989-03-21 |
| JPH03775B2 (ja) | 1991-01-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS61295671A (ja) | 相補形プレ−ナ・ヘテロ構造ｉｃおよびその製造方法 | |
| US4729000A (en) | Low power AlGaAs/GaAs complementary FETs incorporating InGaAs n-channel gates | |
| US5036374A (en) | Insulated gate semiconductor device using compound semiconductor at the channel | |
| US7187045B2 (en) | Junction field effect metal oxide compound semiconductor integrated transistor devices | |
| US6989556B2 (en) | Metal oxide compound semiconductor integrated transistor devices with a gate insulator structure | |
| US6445015B1 (en) | Metal sulfide semiconductor transistor devices | |
| US7190037B2 (en) | Integrated transistor devices | |
| US6670651B1 (en) | Metal sulfide-oxide semiconductor transistor devices | |
| KR920003799B1 (ko) | 반도체 장치 | |
| JPH0260063B2 (ja) | ||
| JPS5891682A (ja) | 半導体装置 | |
| EP0056904B1 (en) | High electron mobility single heterojunction semiconductor devices and methods of production of such devices | |
| EP0283878B1 (en) | Field effect transistor | |
| JPH0384960A (ja) | 半導体装置 | |
| JPH02111073A (ja) | 絶縁ゲート電界効果トランジスタおよびその集積回路装置 | |
| KR910006698B1 (ko) | 반도체 장치 | |
| JP3210533B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPS62283672A (ja) | 電界効果トランジスタ及びその製造方法 | |
| JPS6353707B2 (ja) | ||
| JPS61237473A (ja) | 電界効果トランジスタ | |
| JPS63196079A (ja) | ヘテロ接合ｆｅｔ | |
| JPS62283674A (ja) | 電界効果トランジスタ及びその製造方法 | |
| JPH0439942A (ja) | 半導体装置及びその製造方法 | |
| JPS6317561A (ja) | 電界効果トランジスタ構造 | |
| JPS60140875A (ja) | 半導体装置 |