JPS62283674A - 電界効果トランジスタ及びその製造方法 - Google Patents
電界効果トランジスタ及びその製造方法Info
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- JPS62283674A JPS62283674A JP12846086A JP12846086A JPS62283674A JP S62283674 A JPS62283674 A JP S62283674A JP 12846086 A JP12846086 A JP 12846086A JP 12846086 A JP12846086 A JP 12846086A JP S62283674 A JPS62283674 A JP S62283674A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
- H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の詳細な説明
〔産業上の利用分野〕
本発明は電界効果トランジスタ及びその製造方法に関し
、特に高性能・高耐圧化を計った表面チャネルを有する
電界効果トランジスタ及びその製造方法に関する。
、特に高性能・高耐圧化を計った表面チャネルを有する
電界効果トランジスタ及びその製造方法に関する。
近年、ノンドープ高純度ＧａＡｓ上にドナー不純物をド
ープしたＡ ｅ 、Ｇａ Ｉ−、Ａｓ層を有するヘテロ
構造の電界効果トランジスタ（以下ＦＥＴと記す）が高
周波・高速素子として注目され、研究開発が盛んに行な
われている。本へテロ構造では＾ｅＸＧａ１−、Ａｓ中
の電子がより電子親和力の大きいノンドープＧａＡｓ側
へ移動するためにヘテロ界面のＧａＡｓ中に電子蓄積層
が形成されるがこれらの電子のほとんどは２次元電子ガ
スとして不純物の少ないＧａＡｓ中に存在するために不
純物散乱の影響が小さく、従って、特に低温において著
しく移動度が向上し高速素子として有望視されているも
のである。
ープしたＡ ｅ 、Ｇａ Ｉ−、Ａｓ層を有するヘテロ
構造の電界効果トランジスタ（以下ＦＥＴと記す）が高
周波・高速素子として注目され、研究開発が盛んに行な
われている。本へテロ構造では＾ｅＸＧａ１−、Ａｓ中
の電子がより電子親和力の大きいノンドープＧａＡｓ側
へ移動するためにヘテロ界面のＧａＡｓ中に電子蓄積層
が形成されるがこれらの電子のほとんどは２次元電子ガ
スとして不純物の少ないＧａＡｓ中に存在するために不
純物散乱の影響が小さく、従って、特に低温において著
しく移動度が向上し高速素子として有望視されているも
のである。
第３図は従来技術によるＦＥＴの基本構造を示す断面図
である。１はノンドープＧａＡｓ層、２は半絶縁性Ｇａ
Ａｓ基板、３はドナーをドープした例えばｘ＝０．３の
Ｎ形Ａｅ ｘＧａｌ−ＸＡＳ層、４はゲート電極、５は
ソース電極、６はドレイン電極、７は２次元電子である
。
である。１はノンドープＧａＡｓ層、２は半絶縁性Ｇａ
Ａｓ基板、３はドナーをドープした例えばｘ＝０．３の
Ｎ形Ａｅ ｘＧａｌ−ＸＡＳ層、４はゲート電極、５は
ソース電極、６はドレイン電極、７は２次元電子である
。
ところで、従来構造ではソースからドレインに亘る全域
でＡｆ ＸＧａ１−、ＡＳ層３の不純物濃度は一定であ
るが、この場合、チャネルに十分なキャリアを供給し、
かつ小さなソース抵抗を得るために不純物濃度をある程
度以上に大きくしなければならない。しかしながら、不
純物濃度が大きい場合には、動作状態で大きなトレイン
バイアスが印加された時に、電界強度の大きいゲート、
ドレイン間で降伏現象が生じて耐圧がとれず応用上大き
な問題となっていた。さらにドレインバイアスが大きい
場合には、チャネルのドレイン側ではチャネル電子のエ
ネルギーが上昇していわゆるホットエレクトロンになる
が、不純物濃度が大きいとヘテロ界面でのチャネル電子
に対するポテンシャル障壁の幅が小さくなりホットエレ
クトロンとなった電子は容易にヘテロ界面の障壁をこえ
て Ａｅ、、Ｇａ１−ＸＡｓ中に注入されるため、有効
チャネル電子数及び電子速度の減少やＡｆ ｘＧａｌ−
ｘＡｓ中の捕獲準位に注入電子が捕獲されることによる
動作の不安定、変動をひきおこしていた。
でＡｆ ＸＧａ１−、ＡＳ層３の不純物濃度は一定であ
るが、この場合、チャネルに十分なキャリアを供給し、
かつ小さなソース抵抗を得るために不純物濃度をある程
度以上に大きくしなければならない。しかしながら、不
純物濃度が大きい場合には、動作状態で大きなトレイン
バイアスが印加された時に、電界強度の大きいゲート、
ドレイン間で降伏現象が生じて耐圧がとれず応用上大き
な問題となっていた。さらにドレインバイアスが大きい
場合には、チャネルのドレイン側ではチャネル電子のエ
ネルギーが上昇していわゆるホットエレクトロンになる
が、不純物濃度が大きいとヘテロ界面でのチャネル電子
に対するポテンシャル障壁の幅が小さくなりホットエレ
クトロンとなった電子は容易にヘテロ界面の障壁をこえ
て Ａｅ、、Ｇａ１−ＸＡｓ中に注入されるため、有効
チャネル電子数及び電子速度の減少やＡｆ ｘＧａｌ−
ｘＡｓ中の捕獲準位に注入電子が捕獲されることによる
動作の不安定、変動をひきおこしていた。
本発明の目的は上述の様な問題点を解消して、高性能・
高耐圧の表面チャネルを有する電界効果トランジスタ及
びその製造方法を提供することにある。
高耐圧の表面チャネルを有する電界効果トランジスタ及
びその製造方法を提供することにある。
本発明の第１の発明の電界効果トランジスタは、表面キ
ャリア層をチャネルとする第１の半導体層と、その第１
の半導体層上に形成され前記キャリアを供給するために
不純物がドープされた第２の半導体層と、前記チャネル
を制御するゲート電極と、前記チャネルにオーム性接触
するソース電極及びドレイン電極とを具備する電界効果
トランジスタにおいて、前記第２の半導体層中の不純物
濃度をソースからトレインへ向って連続的に減少させた
ことを特徴として構成される。
ャリア層をチャネルとする第１の半導体層と、その第１
の半導体層上に形成され前記キャリアを供給するために
不純物がドープされた第２の半導体層と、前記チャネル
を制御するゲート電極と、前記チャネルにオーム性接触
するソース電極及びドレイン電極とを具備する電界効果
トランジスタにおいて、前記第２の半導体層中の不純物
濃度をソースからトレインへ向って連続的に減少させた
ことを特徴として構成される。
また、本発明の第２の発明の電界効果トランジスタの製
造方法は、表面キャリア層をチャネルとする第１の半導
体層上に、前記キャリアを供給するために不純物がドー
プされた第２の半導体層を形成し、前記チャネルを制御
するゲー°ト電極と前記チャネルにオーム性接触するソ
ース電極及びドレイン電極を形成する電界効果トランジ
スタの製造方法において、前記第２の半導体層中に集束
イオンビームのビーム走査速度を変えて濃度分布をもつ
ように不純物をイオン注入する工程と、熱処理する工程
とを含むことを特徴として構成される。
造方法は、表面キャリア層をチャネルとする第１の半導
体層上に、前記キャリアを供給するために不純物がドー
プされた第２の半導体層を形成し、前記チャネルを制御
するゲー°ト電極と前記チャネルにオーム性接触するソ
ース電極及びドレイン電極を形成する電界効果トランジ
スタの製造方法において、前記第２の半導体層中に集束
イオンビームのビーム走査速度を変えて濃度分布をもつ
ように不純物をイオン注入する工程と、熱処理する工程
とを含むことを特徴として構成される。
以下、第１図（ａ＞、（ｂ）を用いて本発明の詳細な説
明する。第１図（ａ＞は本発明の基本構造を示す電界効
果トランジスタの一実施例の縦断面図であり、第３図と
同一構成部分には同一番号を付しである。但し８はｎ”
コンタクト層である。第１図（ａ）において、Ｎ形人ｅ
ｘＧａｌ−、Ａｓ層層中中ドナー不純物濃度はソース
側からドレイン側に向って連続的に減少させてあり、そ
の分布の一例を第１図（ｂ）に示す。第１図（ｂ）の様
な不純物濃度分布であれば、ゲート４からソース５側に
かけては不純物濃度か大きいので十分なチャネルのキャ
リアが供給でき、かつソース、ゲート間の抵抗を十分小
さくすることができるので大きな相互コンダクタンスを
実現することができる。
明する。第１図（ａ＞は本発明の基本構造を示す電界効
果トランジスタの一実施例の縦断面図であり、第３図と
同一構成部分には同一番号を付しである。但し８はｎ”
コンタクト層である。第１図（ａ）において、Ｎ形人ｅ
ｘＧａｌ−、Ａｓ層層中中ドナー不純物濃度はソース
側からドレイン側に向って連続的に減少させてあり、そ
の分布の一例を第１図（ｂ）に示す。第１図（ｂ）の様
な不純物濃度分布であれば、ゲート４からソース５側に
かけては不純物濃度か大きいので十分なチャネルのキャ
リアが供給でき、かつソース、ゲート間の抵抗を十分小
さくすることができるので大きな相互コンダクタンスを
実現することができる。
さらにゲートからドレイン方向では第１図（ｂ）に示す
様に不純物濃度が小さいのでゲート、ドレイン間に大き
なバイアスがががっても降伏現象をおこしに＜＜、従っ
て大きな耐圧が得られる。また、ドレイン側でのへテロ
界面における電子に対するポテンシャル障壁幅ら大きく
なるので大きなドレインバイアス時でもホットエレクト
ロンの注入確率が小さく、従ってほとんどの電子はＧａ
Ａｓ中を走行するので、電子速度が大きくまた注入にと
もなう不安定な動作もなくなる。
様に不純物濃度が小さいのでゲート、ドレイン間に大き
なバイアスがががっても降伏現象をおこしに＜＜、従っ
て大きな耐圧が得られる。また、ドレイン側でのへテロ
界面における電子に対するポテンシャル障壁幅ら大きく
なるので大きなドレインバイアス時でもホットエレクト
ロンの注入確率が小さく、従ってほとんどの電子はＧａ
Ａｓ中を走行するので、電子速度が大きくまた注入にと
もなう不安定な動作もなくなる。
次に、本発明の実施例について図面を参照して説明する
。第１図（ａ）、（ｂ）は本発明の一実施例縦断面図お
よびソース、ドレイン間の不純物濃度分布曲線図である
。
。第１図（ａ）、（ｂ）は本発明の一実施例縦断面図お
よびソース、ドレイン間の不純物濃度分布曲線図である
。
まず、第１図（ａ）、（ｂ）にもとずき一実施例の製造
方法を説明する。半絶縁性ＧａＡｓ基板２上に、例えば
分子線エピタキシー法（ＭＢＥ法）によりノンドープ高
純度のＧ ａ Ａ ｓ層１を１μｍ成長し、さらにｘ＝
Ｉ］、３のノンドープ＾ｅ 、Ｇａ、−、Ａｓ層を５０
０人成長する。
方法を説明する。半絶縁性ＧａＡｓ基板２上に、例えば
分子線エピタキシー法（ＭＢＥ法）によりノンドープ高
純度のＧ ａ Ａ ｓ層１を１μｍ成長し、さらにｘ＝
Ｉ］、３のノンドープ＾ｅ 、Ｇａ、−、Ａｓ層を５０
０人成長する。
次に、通常のイオン注入法によりＳｉ＋を注入してｎ゛
コンタクト３７２７５層８いで、集束イオンビームを用
いた注入法によりＳｉ＋を２５ｋｅＶに加速し、ビーム
の走査速度を調整して第１図（ｂ）に示す濃度分布でノ
ンドープ人ｅＸＧａｐ−ＸＡｓ層に注入する。
コンタクト３７２７５層８いで、集束イオンビームを用
いた注入法によりＳｉ＋を２５ｋｅＶに加速し、ビーム
の走査速度を調整して第１図（ｂ）に示す濃度分布でノ
ンドープ人ｅＸＧａｐ−ＸＡｓ層に注入する。
次に、全体に例えば５１３Ｎ４膜を被着して８５０℃、
２０分のアニールを行い、最後に通常の方法によりソー
ス、ドレイン電極及びゲート電極を形成することにより
、本発明による電界効果トランジスタが得られる。
２０分のアニールを行い、最後に通常の方法によりソー
ス、ドレイン電極及びゲート電極を形成することにより
、本発明による電界効果トランジスタが得られる。
第２図は本発明の実施例の池の製造方法を説明するため
のソース、ドレイン間の不純物濃度曲線図である。
のソース、ドレイン間の不純物濃度曲線図である。
まず、第１図（ａ）において、半絶縁性ＧａＡｓ基板上
に例えばＭ Ｂ Ｅ法によりノン上−１高純度ＧａＡｓ
層を１μｍ成長し、さらにｘ＝０．３Ｎ形不純物密度５
Ｘ Ｉ Ｏ”ｃｍ”’のＡ ｅ ｘＧａ １−ＸＡＳ
層を５００人成長する。次に、通常のイオン注入法によ
りＳｉ＋を注入してｎ＋コンタクト層８を形成する。次
に、集束イオンビームを用いた注入法によりＶｇ”を２
５ ｋｅＶに加速し、ビームの走査速度３調整して第２
図に示す濃度分布でＮ形＾ｅＸＧａｌ−ｇＡＳ層に注入
する。さらに全体に例えばＳｉ３Ｎ４膜と被着して８５
０℃、２０分のアニールを行い、最後に通常の方法でソ
ース、ドレイン電極及びゲート電極を形成して電界効果
トランジスタが得られる。
に例えばＭ Ｂ Ｅ法によりノン上−１高純度ＧａＡｓ
層を１μｍ成長し、さらにｘ＝０．３Ｎ形不純物密度５
Ｘ Ｉ Ｏ”ｃｍ”’のＡ ｅ ｘＧａ １−ＸＡＳ
層を５００人成長する。次に、通常のイオン注入法によ
りＳｉ＋を注入してｎ＋コンタクト層８を形成する。次
に、集束イオンビームを用いた注入法によりＶｇ”を２
５ ｋｅＶに加速し、ビームの走査速度３調整して第２
図に示す濃度分布でＮ形＾ｅＸＧａｌ−ｇＡＳ層に注入
する。さらに全体に例えばＳｉ３Ｎ４膜と被着して８５
０℃、２０分のアニールを行い、最後に通常の方法でソ
ース、ドレイン電極及びゲート電極を形成して電界効果
トランジスタが得られる。
ここでは、Ｐ形不純物注入による補償作用で実効的なＮ
形不純物を実現したが、Ｐ形ドーパントに限らず、Ｂ、
０等のイオンを注入することによっても本発明による電
界効果トランジスタは実現できる。
形不純物を実現したが、Ｐ形ドーパントに限らず、Ｂ、
０等のイオンを注入することによっても本発明による電
界効果トランジスタは実現できる。
以北説明した本発明の第２の発明の２つの実施例によれ
ば、何れにおいても、第１の半導体層１の表面キャリア
層をチャネルとし、第１の半導体層上に前記キャリアを
供給するために不純物がドープされた第２の半導体層３
を有し、前記チャネルを制御するゲート電極４と前記チ
ャネルにオーム性接触するソース電極５およびドレイン
電極６を具備した電界効果トランジスタにおいて、前記
第２の半導体層３中の不純物濃度をソースがらドレイン
へ向って連続的に減少させたことを特徴とする第１の発
明の一実施例の電界効果トランジスタが得られる。
ば、何れにおいても、第１の半導体層１の表面キャリア
層をチャネルとし、第１の半導体層上に前記キャリアを
供給するために不純物がドープされた第２の半導体層３
を有し、前記チャネルを制御するゲート電極４と前記チ
ャネルにオーム性接触するソース電極５およびドレイン
電極６を具備した電界効果トランジスタにおいて、前記
第２の半導体層３中の不純物濃度をソースがらドレイン
へ向って連続的に減少させたことを特徴とする第１の発
明の一実施例の電界効果トランジスタが得られる。
以上はＮチャネルのＦＥＴについて説明したが、Ｐチャ
ネルのＦＥＴについても本発明は適用でき、また材料も
Ａ！！ＸＧａ、１−ｘ入ｓ／ＧａＡｓに限定されるも
のではな（ＡＪ７１ｎＡｓ／ＧａｒｎＡｓ等他のへテロ
系の材料でら、もちろん本発明は適用できる。
ネルのＦＥＴについても本発明は適用でき、また材料も
Ａ！！ＸＧａ、１−ｘ入ｓ／ＧａＡｓに限定されるも
のではな（ＡＪ７１ｎＡｓ／ＧａｒｎＡｓ等他のへテロ
系の材料でら、もちろん本発明は適用できる。
以上説明したように、本発明ではキャリアを供給するた
めに不純物がドープされた第２の半導体層中の不純物濃
度がソースからドレインへ向って連続的に減少させであ
るので、ソース抵抗が小さくて大きな相互コンダクタン
スを有する高性能でしかも高耐圧の表面チャネルを有す
る電界効果トランジスタが実現でき、単体素子及び集積
回路素子として広い応用分野で利用できる。
めに不純物がドープされた第２の半導体層中の不純物濃
度がソースからドレインへ向って連続的に減少させであ
るので、ソース抵抗が小さくて大きな相互コンダクタン
スを有する高性能でしかも高耐圧の表面チャネルを有す
る電界効果トランジスタが実現でき、単体素子及び集積
回路素子として広い応用分野で利用できる。
第１図（ａ）、・（ｂ）は本発明の一実施例の縦断面図
およびソース、ドレイン間のＮ型不純物濃度分布曲線図
、第２図は本発明の他の実施例のソース、トレイン間の
Ｐ型不純物濃度分布曲線図、第３図は従来の電界効果ト
ランジスタの一例の縦断面図である。 １・・・ノンドープＧａＡｓ層、２・・・半絶縁性Ｇａ
Ａｓ基板、３−・・Ｎ型ＡＺ ｘＧａｌ−、Ａｓ層、４
・・・ゲート電極、５・・・ソース電極、６・・・ドレ
イン電極、７・・・二次元電子、８・・・Ｎ＋コンタク
ト層。 晃２図 Ｎ＠七叱防濃炙 （Ｃが）
およびソース、ドレイン間のＮ型不純物濃度分布曲線図
、第２図は本発明の他の実施例のソース、トレイン間の
Ｐ型不純物濃度分布曲線図、第３図は従来の電界効果ト
ランジスタの一例の縦断面図である。 １・・・ノンドープＧａＡｓ層、２・・・半絶縁性Ｇａ
Ａｓ基板、３−・・Ｎ型ＡＺ ｘＧａｌ−、Ａｓ層、４
・・・ゲート電極、５・・・ソース電極、６・・・ドレ
イン電極、７・・・二次元電子、８・・・Ｎ＋コンタク
ト層。 晃２図 Ｎ＠七叱防濃炙 （Ｃが）
Claims (2)
- （１）表面キャリア層をチャネルとする第１の半導体層
と、該第１の半導体層上に形成され前記キャリアを供給
するために不純物がドープされた第２の半導体層と、前
記チャネルを制御するゲート電極と、前記チャネルにオ
ーム性接触するソース電極及びドレイン電極とを具備す
る電界効果トランジスタにおいて、前記第２の半導体層
中の不純物濃度をソースからドレインへ向って連続的に
減少させたことを特徴とする電界効果トランジスタ。 - （２）表面キャリア層をチャネルとする第１の半導体層
上に、前記キャリアを供給するために不純物がドープさ
れた第２の半導体層を形成し、前記チャネルを制御する
ゲート電極と前記チャネルにオーム性接触するソース電
極及びドレイン電極を形成する電界効果トランジスタの
製造方法において、前記第２の半導体層中に集束イオン
ビームのビーム走査速度を変えて濃度分布をもつように
不純物をイオン注入する工程と、熱処理する工程とを含
むことを特徴とする電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12846086A JPS62283674A (ja) | 1986-06-02 | 1986-06-02 | 電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12846086A JPS62283674A (ja) | 1986-06-02 | 1986-06-02 | 電界効果トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62283674A true JPS62283674A (ja) | 1987-12-09 |
Family
ID=14985259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12846086A Pending JPS62283674A (ja) | 1986-06-02 | 1986-06-02 | 電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62283674A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02183542A (ja) * | 1989-01-10 | 1990-07-18 | Agency Of Ind Science & Technol | ヘテロ構造電界効果トランジスタの製造方法 |
| JP2010056340A (ja) * | 2008-08-28 | 2010-03-11 | Sanken Electric Co Ltd | 半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5384690A (en) * | 1976-12-29 | 1978-07-26 | Fujitsu Ltd | Field effect transistor |
| JPS58143572A (ja) * | 1982-02-22 | 1983-08-26 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果トランジスタ |
| JPS60145674A (ja) * | 1984-01-09 | 1985-08-01 | Mitsubishi Electric Corp | 横形電界効果トランジスタ |
-
1986
- 1986-06-02 JP JP12846086A patent/JPS62283674A/ja active Pending
Patent Citations (3)
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