JPH1022500A - 電界効果型トランジスタ及びその製造方法 - Google Patents
電界効果型トランジスタ及びその製造方法Info
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- JPH1022500A JPH1022500A JP8170998A JP17099896A JPH1022500A JP H1022500 A JPH1022500 A JP H1022500A JP 8170998 A JP8170998 A JP 8170998A JP 17099896 A JP17099896 A JP 17099896A JP H1022500 A JPH1022500 A JP H1022500A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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-
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Abstract
(57)【要約】
【課題】シリコン系の材料で高速動作のトランジスタを
製造する。 【解決手段】単結晶シリコンと水素化アモルファスシリ
コン界面にできる量子井戸をキャリアのチャネルとして
利用する高移動度電界効果型トランジスタである。単結
晶下にドーピング元素のイオン注入法でアモルファスシ
リコン層をつくり、さらに水素をイオン注入法で打ち込
むことにより製造する。
製造する。 【解決手段】単結晶シリコンと水素化アモルファスシリ
コン界面にできる量子井戸をキャリアのチャネルとして
利用する高移動度電界効果型トランジスタである。単結
晶下にドーピング元素のイオン注入法でアモルファスシ
リコン層をつくり、さらに水素をイオン注入法で打ち込
むことにより製造する。
Description
【発明の属する技術分野】本発明は、コンピュータや通
信機器を始め、幅広く電子機器に利用される演算用及び
記憶用の半導体素子による集積回路に関する。特に、２
次元電子ガスや２次元正孔ガスをキャリアとして使用す
る高移動度電界効果型トランジスタ（ＨＥＭＴ）の構造
及び製造方法である。
信機器を始め、幅広く電子機器に利用される演算用及び
記憶用の半導体素子による集積回路に関する。特に、２
次元電子ガスや２次元正孔ガスをキャリアとして使用す
る高移動度電界効果型トランジスタ（ＨＥＭＴ）の構造
及び製造方法である。
【０００１】
【従来の技術】半導体素子のキャリア移動度を上させる
方法として、電子親和力の異なる異種半導体を接合さ
せ、バンドオフセットにより生じる量子井戸（ポテンシ
ャル井戸）をトランジスタのチャネルとして利用するＨ
ＥＭＴ構造が、ＧａＡｓ等の化合物系半導体で知られて
いる（ジャパニーズ・ジャーナル・オフ・アプライド・
フィジックス、Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，２
２５巻，１９号，１９８０年）。現在、メモリーやロジ
ック系のトランジスタ材料として主流を占めているシリ
コンに於いても、電子親和力差を利用したＳｉ／ＳｉＧ
ｅ系（アプライド・フィジックス・レターズ、Ａｐｐ
ｌ．Ｐｈｙｓ．Ｌｅｔｔ．，４５巻，１１号，１９８４
年）のＨＥＭＴ構造が提案されている。しかし、ゲルマ
ニウムとシリコンとの格子定数が異なることに起因し
て、良質な異種半導体接合を形成することが難しいとい
う問題がある。そこで、図１０に示すように、電子親和
力の小さいＳｉＣをアモルファスとして、電子親和力の
大きい結晶シリコン上に堆積し、シリコン系材料でＨＥ
ＭＴ構造を形成する試みが特開昭６２−８６８６７号公
報に開示されている。
方法として、電子親和力の異なる異種半導体を接合さ
せ、バンドオフセットにより生じる量子井戸（ポテンシ
ャル井戸）をトランジスタのチャネルとして利用するＨ
ＥＭＴ構造が、ＧａＡｓ等の化合物系半導体で知られて
いる（ジャパニーズ・ジャーナル・オフ・アプライド・
フィジックス、Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，２
２５巻，１９号，１９８０年）。現在、メモリーやロジ
ック系のトランジスタ材料として主流を占めているシリ
コンに於いても、電子親和力差を利用したＳｉ／ＳｉＧ
ｅ系（アプライド・フィジックス・レターズ、Ａｐｐ
ｌ．Ｐｈｙｓ．Ｌｅｔｔ．，４５巻，１１号，１９８４
年）のＨＥＭＴ構造が提案されている。しかし、ゲルマ
ニウムとシリコンとの格子定数が異なることに起因し
て、良質な異種半導体接合を形成することが難しいとい
う問題がある。そこで、図１０に示すように、電子親和
力の小さいＳｉＣをアモルファスとして、電子親和力の
大きい結晶シリコン上に堆積し、シリコン系材料でＨＥ
ＭＴ構造を形成する試みが特開昭６２−８６８６７号公
報に開示されている。
【０００２】
【発明が解決しようとする課題】従来のアモルファスＳ
ｉＣ／結晶シリコンの界面に利用した高移動度トランジ
スタの第一の問題点は、アモルファスＳｉＣ中にキャリ
ア供給のための元素をドーピングしても所望のキャリア
濃度を得られないことである。この理由は、ＳｉＣはア
モルファスの状態であるため、膜中に多くのダングリン
グボンドを有しており、キャリアとなる電子や正孔がこ
れらにトラップされるためである。
ｉＣ／結晶シリコンの界面に利用した高移動度トランジ
スタの第一の問題点は、アモルファスＳｉＣ中にキャリ
ア供給のための元素をドーピングしても所望のキャリア
濃度を得られないことである。この理由は、ＳｉＣはア
モルファスの状態であるため、膜中に多くのダングリン
グボンドを有しており、キャリアとなる電子や正孔がこ
れらにトラップされるためである。
【０００３】第二の問題点は、結晶シリコンとアモルフ
ァスＳｉＣの良質な界面が得られにくいことである。そ
の理由は、化学的気相成長法（ＣＶＤ）や分子線エピタ
キシー法（ＭＢＥ）でアモルファスＳｉＣを成長させる
場合、成長初期には下地のシリコンの影響を受け、界面
ではグレインが形成されやすくなる。このためチャネル
として利用する界面が凹凸になり、正常なトランジスタ
動作をしなくなる。
ァスＳｉＣの良質な界面が得られにくいことである。そ
の理由は、化学的気相成長法（ＣＶＤ）や分子線エピタ
キシー法（ＭＢＥ）でアモルファスＳｉＣを成長させる
場合、成長初期には下地のシリコンの影響を受け、界面
ではグレインが形成されやすくなる。このためチャネル
として利用する界面が凹凸になり、正常なトランジスタ
動作をしなくなる。
【０００４】第三の問題点は、製造コストが増加する可
能性があることである。その理由はＳｉＣを成長させる
ために専用のＣＶＤ等の装置が必要となるためである。
能性があることである。その理由はＳｉＣを成長させる
ために専用のＣＶＤ等の装置が必要となるためである。
【０００５】本発明の目的は、シリコン基板を利用し、
界面の欠陥が少なくキャリア濃度を高くできる電界効果
型トランジスタ及びその製造方法を提供することにあ
る。
界面の欠陥が少なくキャリア濃度を高くできる電界効果
型トランジスタ及びその製造方法を提供することにあ
る。
【０００６】
【課題を解決するための手段】上記の問題点を解決する
ために、本発明の電界効果型トランジスタは、水素化ア
モルファスシリコンからなる半導体層と、前記半導体層
よりも電子親和力の大きい単結晶シリコンからなる半導
体層との接合が形成するポテンシャル井戸からなるキャ
リアの走行チャネルを有することを特徴とする。
ために、本発明の電界効果型トランジスタは、水素化ア
モルファスシリコンからなる半導体層と、前記半導体層
よりも電子親和力の大きい単結晶シリコンからなる半導
体層との接合が形成するポテンシャル井戸からなるキャ
リアの走行チャネルを有することを特徴とする。
【０００７】また、本発明によれば、前記水素化アモル
ファスシリコンからなる半導体層に不純物がドープされ
ていることを特徴とする電界効果型トランジスタが得ら
れる。
ファスシリコンからなる半導体層に不純物がドープされ
ていることを特徴とする電界効果型トランジスタが得ら
れる。
【０００８】また、他の本発明の電界効果型トランジス
タは、不純物がドープされた水素化アモルファスシリコ
ンからなるアモルファス半導体層の上に、前記アモルフ
ァス半導体層に接して形成された前記アモルファス半導
体層よりも電子親和力の大きい単結晶シリコンからなる
半導体層と、前記単結晶シリコンからなる半導体層上に
順次形成されたゲート絶縁膜とゲート電極とを有し、前
記アモルファス半導体層と前記単結晶シリコンからなる
半導体層との接合部にポテンシャル井戸を有しているこ
とを特徴とする。
タは、不純物がドープされた水素化アモルファスシリコ
ンからなるアモルファス半導体層の上に、前記アモルフ
ァス半導体層に接して形成された前記アモルファス半導
体層よりも電子親和力の大きい単結晶シリコンからなる
半導体層と、前記単結晶シリコンからなる半導体層上に
順次形成されたゲート絶縁膜とゲート電極とを有し、前
記アモルファス半導体層と前記単結晶シリコンからなる
半導体層との接合部にポテンシャル井戸を有しているこ
とを特徴とする。
【０００９】また、他の本発明の電界効果型トランジス
タは、単結晶シリコンからなる半導体層の上に前記半導
体層よりも電子親和力が小さく、不純物がドープされた
水素化アモルファスシリコン層が形成され、前記水素化
アモルファスシリコン層上にゲート絶縁膜とゲート電極
とを有し、前記単結晶シリコンからなる半導体層と前記
水素化アモルファスシリコン層との接合部にポテンシャ
ル井戸を有することを特徴とする。
タは、単結晶シリコンからなる半導体層の上に前記半導
体層よりも電子親和力が小さく、不純物がドープされた
水素化アモルファスシリコン層が形成され、前記水素化
アモルファスシリコン層上にゲート絶縁膜とゲート電極
とを有し、前記単結晶シリコンからなる半導体層と前記
水素化アモルファスシリコン層との接合部にポテンシャ
ル井戸を有することを特徴とする。
【００１０】また、本発明によれば、上記のポテンシャ
ル井戸は２次元電子ガスまたは２次元正孔ガスが走行す
るチャネルを形成している電界効果型トランジスタが得
られる。
ル井戸は２次元電子ガスまたは２次元正孔ガスが走行す
るチャネルを形成している電界効果型トランジスタが得
られる。
【００１１】また、本発明の電界効果型トランジスタ
は、第１導電型のシリコン基板上に第２導電型の不純物
がドープされた水素化アモルファスシリコンからなるア
モルファス半導体層と、前記アモルファス半導体層上に
前記アモルファス半導体層に接して形成された第２導電
型のソース領域およびドレイン領域と、前記ソース領域
と前記ドレイン領域に挟まれ前記アモルファス半導体層
よりも電子親和力の大きい単結晶シリコンからなる半導
体層とを有し、前記単結晶シリコンからなる半導体層上
にはゲート絶縁膜とゲート電極とを有しており、前記ア
モルファス半導体層と前記単結晶シリコンからなる半導
体層との接合部に第２導電型キャリアのポテンシャル井
戸を有することを特徴とする。
は、第１導電型のシリコン基板上に第２導電型の不純物
がドープされた水素化アモルファスシリコンからなるア
モルファス半導体層と、前記アモルファス半導体層上に
前記アモルファス半導体層に接して形成された第２導電
型のソース領域およびドレイン領域と、前記ソース領域
と前記ドレイン領域に挟まれ前記アモルファス半導体層
よりも電子親和力の大きい単結晶シリコンからなる半導
体層とを有し、前記単結晶シリコンからなる半導体層上
にはゲート絶縁膜とゲート電極とを有しており、前記ア
モルファス半導体層と前記単結晶シリコンからなる半導
体層との接合部に第２導電型キャリアのポテンシャル井
戸を有することを特徴とする。
【００１２】また、本発明によれば、第１導電型のシリ
コン基板上に第２導電型のソース領域およびドレイン領
域と前記ソース領域と前記ドレイン領域に挟まれた単結
晶シリコンからなる半導体層とを有し、前記ソース領
域、前記ドレイン領域および前記単結晶シリコンからな
る半導体層との上に第２導電型の不純物がドープされた
水素化アモルファスシリコンからなるアモルファス半導
体層と、前記アモルファス半導体層上に形成された、ゲ
ート絶縁膜とゲート電極とを有しており、前記アモルフ
ァス半導体層は前記単結晶シリコンからなる半導体層よ
りも小さい電子親和力を有し、前記アモルファス半導体
層と前記単結晶シリコンからなる半導体層との接合部に
第２導電型キャリアのポテンシャル井戸を有することを
特徴とする電界効果型トランジスタが得られる。
コン基板上に第２導電型のソース領域およびドレイン領
域と前記ソース領域と前記ドレイン領域に挟まれた単結
晶シリコンからなる半導体層とを有し、前記ソース領
域、前記ドレイン領域および前記単結晶シリコンからな
る半導体層との上に第２導電型の不純物がドープされた
水素化アモルファスシリコンからなるアモルファス半導
体層と、前記アモルファス半導体層上に形成された、ゲ
ート絶縁膜とゲート電極とを有しており、前記アモルフ
ァス半導体層は前記単結晶シリコンからなる半導体層よ
りも小さい電子親和力を有し、前記アモルファス半導体
層と前記単結晶シリコンからなる半導体層との接合部に
第２導電型キャリアのポテンシャル井戸を有することを
特徴とする電界効果型トランジスタが得られる。
【００１３】また、本発明によれば、上記の単結晶シリ
コンからなる半導体層は、単結晶シリコン基板上に形成
された真性半導体のエピタキシャルシリコン層を少なく
とも含むことを特徴とする電界効果型トランジスタが得
られる。
コンからなる半導体層は、単結晶シリコン基板上に形成
された真性半導体のエピタキシャルシリコン層を少なく
とも含むことを特徴とする電界効果型トランジスタが得
られる。
【００１４】また、本発明によれば、第１導電型のシリ
コン基板上に第２導電型の不純物がドープされた水素化
アモルファスシリコンからなるアモルファス半導体層
と、前記アモルファス半導体層上に前記アモルファス半
導体層に接して形成された第２導電型のソース領域およ
びドレイン領域と、前記ソース領域と前記ドレイン領域
に挟まれ前記ソースおよびドレイン領域よりも厚さが小
さい単結晶シリコン層と前記単結晶シリコン層上に形成
された真性半導体のエピタキシャルシリコン層とを有
し、前記単結晶シリコン層と前記真性半導体のエピタキ
シャルシリコン層とは、前記アモルファス半導体層より
も大きな電子親和力を有し、前記真性半導体のエピタキ
シャルシリコン層上にはゲート絶縁膜とゲート電極とを
有しており、前記アモルファス半導体層と前記単結晶シ
リコンからなる半導体層との接合部に第２導電型キャリ
アのポテンシャル井戸を有することを特徴とする電界効
果型トランジスタが得られる。
コン基板上に第２導電型の不純物がドープされた水素化
アモルファスシリコンからなるアモルファス半導体層
と、前記アモルファス半導体層上に前記アモルファス半
導体層に接して形成された第２導電型のソース領域およ
びドレイン領域と、前記ソース領域と前記ドレイン領域
に挟まれ前記ソースおよびドレイン領域よりも厚さが小
さい単結晶シリコン層と前記単結晶シリコン層上に形成
された真性半導体のエピタキシャルシリコン層とを有
し、前記単結晶シリコン層と前記真性半導体のエピタキ
シャルシリコン層とは、前記アモルファス半導体層より
も大きな電子親和力を有し、前記真性半導体のエピタキ
シャルシリコン層上にはゲート絶縁膜とゲート電極とを
有しており、前記アモルファス半導体層と前記単結晶シ
リコンからなる半導体層との接合部に第２導電型キャリ
アのポテンシャル井戸を有することを特徴とする電界効
果型トランジスタが得られる。
【００１５】本発明の電界効果型トランジスタの製造方
法は、第１導電型の単結晶シリコン基板中に第２導電型
の不純物元素をイオン注入し、前記シリコン基板中に単
結晶シリコン層の下側に接する第２導電型のアモルファ
スシリコン層を形成する工程と、前記アモルファスシリ
コン層中に水素をイオン注入し第２導電型の水素化アモ
ルファスシリコン層を形成する工程と、前記単結晶シリ
コン層上にゲート絶縁膜を形成する工程と、前記ゲート
絶縁膜上にゲート電極を形成する工程とを有し、前記第
２導電型の水素化アモルファスシリコン層と前記単結晶
シリコン層の接合部に形成されるポテンシャル井戸をキ
ャリアの走行チャネルとする特徴を有する。
法は、第１導電型の単結晶シリコン基板中に第２導電型
の不純物元素をイオン注入し、前記シリコン基板中に単
結晶シリコン層の下側に接する第２導電型のアモルファ
スシリコン層を形成する工程と、前記アモルファスシリ
コン層中に水素をイオン注入し第２導電型の水素化アモ
ルファスシリコン層を形成する工程と、前記単結晶シリ
コン層上にゲート絶縁膜を形成する工程と、前記ゲート
絶縁膜上にゲート電極を形成する工程とを有し、前記第
２導電型の水素化アモルファスシリコン層と前記単結晶
シリコン層の接合部に形成されるポテンシャル井戸をキ
ャリアの走行チャネルとする特徴を有する。
【００１６】また、他の本発明の電界効果型トランジス
タの製造方法は、第１導電型の単結晶シリコン基板に第
２導電型の不純物元素をイオン注入し、前記シリコン基
板表面に第２導電型のアモルファスシリコン層を形成す
る工程と、前記アモルファスシリコン層中に水素をイオ
ン注入し第２導電型の水素化アモルファスシリコン層を
形成する工程と、前記第２導電型の水素化アモルファス
シリコン層上にゲート絶縁膜を形成する工程と、前記ゲ
ート絶縁膜上にゲート電極を形成する工程とを有し、前
記第２導電型の水素化アモルファスシリコン層の下側の
前記単結晶シリコンとの接合部に形成されるポテンシャ
ル井戸をキャリアの走行チャネルとする特徴を有する。
タの製造方法は、第１導電型の単結晶シリコン基板に第
２導電型の不純物元素をイオン注入し、前記シリコン基
板表面に第２導電型のアモルファスシリコン層を形成す
る工程と、前記アモルファスシリコン層中に水素をイオ
ン注入し第２導電型の水素化アモルファスシリコン層を
形成する工程と、前記第２導電型の水素化アモルファス
シリコン層上にゲート絶縁膜を形成する工程と、前記ゲ
ート絶縁膜上にゲート電極を形成する工程とを有し、前
記第２導電型の水素化アモルファスシリコン層の下側の
前記単結晶シリコンとの接合部に形成されるポテンシャ
ル井戸をキャリアの走行チャネルとする特徴を有する。
【００１７】また、前記単結晶シリコン層を挟む第２導
電型のソース領域及びドレイン領域を形成する工程を含
むことを特徴とする電界効果型トランジスタの製造方法
も得られる。
電型のソース領域及びドレイン領域を形成する工程を含
むことを特徴とする電界効果型トランジスタの製造方法
も得られる。
【００１８】また、他の本発明の電界効果型トランジス
タの製造方法は、第１導電型の単結晶シリコン基板中に
酸素、窒素または炭素の内少なくとも１種類の元素をイ
オン注入して第１のアモルファスシリコン層を形成した
後、前記第１のアモルファスシリコン層に第２導電型の
不純物元素をイオン注入して前記第２導電型のアモルフ
ァスシリコン層を形成することを特徴とする。
タの製造方法は、第１導電型の単結晶シリコン基板中に
酸素、窒素または炭素の内少なくとも１種類の元素をイ
オン注入して第１のアモルファスシリコン層を形成した
後、前記第１のアモルファスシリコン層に第２導電型の
不純物元素をイオン注入して前記第２導電型のアモルフ
ァスシリコン層を形成することを特徴とする。
【００１９】また、他の本発明の電界効果型トランジス
タの製造方法は、第１導電型の単結晶シリコン基板に第
２導電型の不純物元素をイオン注入し、前記シリコン基
板表面に第２導電型のソース領域とドレイン領域を形成
する工程と、前記シリコン基板中の所望の深さに第２導
電型の不純物元素をイオン注入し、前記単結晶シリコン
基板と前記ソース領域と前記ドレイン領域とに接する第
２導電型のアモルファスシリコン層を形成する工程と、
前記アモルファスシリコン層中に水素をイオン注入し第
２導電型の水素化アモルファスシリコン層を形成する工
程と、前記第２導電型のソース領域とドレイン領域に挟
まれた前記単結晶シリコン層を選択的にエッチングし薄
くする工程と、残された前記単結晶シリコン層上に真性
半導体のエピタキシャルシリコン層を形成する工程と、
前記エピタキシャルシリコン層上にゲート絶縁膜を形成
する工程と、前記ゲート絶縁膜上にゲート電極を形成す
る工程とを有し、前記単結晶シリコン層および前記真性
半導体のエピタキシャルシリコン層の前記第２導電型の
水素化アモルファスシリコン層との接合部付近に形成さ
れるポテンシャル井戸を２次元キャリアガスの走行チャ
ネルとする電界効果型トランジスタの製造方法である。
タの製造方法は、第１導電型の単結晶シリコン基板に第
２導電型の不純物元素をイオン注入し、前記シリコン基
板表面に第２導電型のソース領域とドレイン領域を形成
する工程と、前記シリコン基板中の所望の深さに第２導
電型の不純物元素をイオン注入し、前記単結晶シリコン
基板と前記ソース領域と前記ドレイン領域とに接する第
２導電型のアモルファスシリコン層を形成する工程と、
前記アモルファスシリコン層中に水素をイオン注入し第
２導電型の水素化アモルファスシリコン層を形成する工
程と、前記第２導電型のソース領域とドレイン領域に挟
まれた前記単結晶シリコン層を選択的にエッチングし薄
くする工程と、残された前記単結晶シリコン層上に真性
半導体のエピタキシャルシリコン層を形成する工程と、
前記エピタキシャルシリコン層上にゲート絶縁膜を形成
する工程と、前記ゲート絶縁膜上にゲート電極を形成す
る工程とを有し、前記単結晶シリコン層および前記真性
半導体のエピタキシャルシリコン層の前記第２導電型の
水素化アモルファスシリコン層との接合部付近に形成さ
れるポテンシャル井戸を２次元キャリアガスの走行チャ
ネルとする電界効果型トランジスタの製造方法である。
【００２０】また、他の本発明の電界効果型トランジス
タの製造方法は、前記選択的エッチングにより残される
単結晶シリコン層の厚さが６ｎｍ以下であること、前記
選択的エッチングにより残される単結晶シリコン層上に
形成する真性半導体のエピタキシャルシリコン層の厚さ
が５０〜１００ｎｍであることを特徴とする。
タの製造方法は、前記選択的エッチングにより残される
単結晶シリコン層の厚さが６ｎｍ以下であること、前記
選択的エッチングにより残される単結晶シリコン層上に
形成する真性半導体のエピタキシャルシリコン層の厚さ
が５０〜１００ｎｍであることを特徴とする。
【００２１】また、他の本発明の電界効果型トランジス
タの製造方法は、前記第２導電型の水素化アモルファス
シリコン層を形成する工程が、水素元素を含有する絶縁
膜から前記アモルファスシリコン層中に水素を拡散させ
る手段によるものであることを特徴とする。
タの製造方法は、前記第２導電型の水素化アモルファス
シリコン層を形成する工程が、水素元素を含有する絶縁
膜から前記アモルファスシリコン層中に水素を拡散させ
る手段によるものであることを特徴とする。
【００２２】（作用）図１は本発明の電界効果型トラン
ジスタ（ＦＥＴ）の基本構造を示す。このＦＥＴの最も
大きな特徴は不純物ドープされ、電子親和力の小さい不
純物ドープ水素化アモルファスシリコン層３２（電子親
和力３．８１ｅＶ）と、電子親和力の大きい単結晶シリ
コン層（電子親和力４．０１ｅＶ）とのバンドオフセッ
トにより、この両者の界面に図４（ａ）のバンド構造に
示すような量子井戸８を形成することである。この量子
井戸内には、不純物ドープ水素化アモルファスシリコン
層３２中のドーピング元素を供給源として２次元電子ガ
ス（２ＤＥＧ）が形成される。量子井戸８をトランジス
タのチャネルとして使用すれば、２ＤＥＧキャリアとド
ーピング元素との存在する場所が異なるため（変調ドー
ピング）、不純物に起因する散乱の影響を回避でき、キ
ャリアの移動度を大幅に向上させることができる。
ジスタ（ＦＥＴ）の基本構造を示す。このＦＥＴの最も
大きな特徴は不純物ドープされ、電子親和力の小さい不
純物ドープ水素化アモルファスシリコン層３２（電子親
和力３．８１ｅＶ）と、電子親和力の大きい単結晶シリ
コン層（電子親和力４．０１ｅＶ）とのバンドオフセッ
トにより、この両者の界面に図４（ａ）のバンド構造に
示すような量子井戸８を形成することである。この量子
井戸内には、不純物ドープ水素化アモルファスシリコン
層３２中のドーピング元素を供給源として２次元電子ガ
ス（２ＤＥＧ）が形成される。量子井戸８をトランジス
タのチャネルとして使用すれば、２ＤＥＧキャリアとド
ーピング元素との存在する場所が異なるため（変調ドー
ピング）、不純物に起因する散乱の影響を回避でき、キ
ャリアの移動度を大幅に向上させることができる。
【００２３】次に上記のＦＥＴ構造を得るための製造方
法を説明する。本発明の製造方法の特徴は単結晶シリコ
ン／水素化アモルファスシリコン接合構造を得るため
に、単結晶シリコン上から２ＤＥＧ供給源となるｎ型ド
ーピング元素をイオン注入して、単結晶シリコン１の表
面下に不純物ドープアモルファスシリコン層３１を形成
することである。これにより、ＣＶＤやＭＢＥ等の成長
方法では形成することが難しい良質な界面を有するアモ
ルファスシリコンの上に単結晶シリコンの構造を、得る
ことができる。続いてこのアモルファス層に水素を注入
し、低温加熱を行うことにより不純物ドープアモルファ
スシリコン層３１を水素化し、不純物ドープ水素化アモ
ルファスシリコン層３２を形成する。このように、イオ
ン注入法により良質な単結晶シリコンとアモルファスシ
リコンの界面が得られ、そこにさらに水素注入すること
でアモルファス中のダングリングボンドを大幅に低減で
きる。
法を説明する。本発明の製造方法の特徴は単結晶シリコ
ン／水素化アモルファスシリコン接合構造を得るため
に、単結晶シリコン上から２ＤＥＧ供給源となるｎ型ド
ーピング元素をイオン注入して、単結晶シリコン１の表
面下に不純物ドープアモルファスシリコン層３１を形成
することである。これにより、ＣＶＤやＭＢＥ等の成長
方法では形成することが難しい良質な界面を有するアモ
ルファスシリコンの上に単結晶シリコンの構造を、得る
ことができる。続いてこのアモルファス層に水素を注入
し、低温加熱を行うことにより不純物ドープアモルファ
スシリコン層３１を水素化し、不純物ドープ水素化アモ
ルファスシリコン層３２を形成する。このように、イオ
ン注入法により良質な単結晶シリコンとアモルファスシ
リコンの界面が得られ、そこにさらに水素注入すること
でアモルファス中のダングリングボンドを大幅に低減で
きる。
【００２４】さらに、この不純物ドープ水素化アモルフ
ァスシリコン層３２を、この層の上部の単結晶シリコン
が数原子層〜数ｎｍ残る程度の厚さまで形成し、残った
単結晶シリコン上にＵＨＶ−ＣＶＤ等の方法で高純度の
単結晶シリコン層５（真性半導体）を形成する。ここに
おいて、図４（ａ）の２次元電子ガスの波動関数のエネ
ルギーピークは、図４（ｂ）に示すように単結晶シリコ
ン中に及んでおり、そのピークが高純度単結晶シリコン
層５中にくるようにすれば、イオン注入時に欠陥が発生
したり不純物が拡散して影響を受けたと考えられる下地
の単結晶シリコン層ではなく、高純度単結晶シリコン層
５を主なチャネル領域として使用することができる。こ
れによりキャリアの移動度は理想状態にさらに近づくこ
とになる。また、この高純度単結晶シリコン層５を５０
〜１００ｎｍ程度に厚く堆積すれば、結果として不純物
が、ゲート酸化膜から深さ方向にデルタ関数的に分布す
るデルタドーピングが実現される。これにより、トラン
ジスタゲート長を微細化した場合に、ドレイン拡散層を
浅く作るＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａ
ｉｎ）構造で問題となるホットキャリア効果を、大幅に
低減でき、酸化膜の劣化を防止できるのである。
ァスシリコン層３２を、この層の上部の単結晶シリコン
が数原子層〜数ｎｍ残る程度の厚さまで形成し、残った
単結晶シリコン上にＵＨＶ−ＣＶＤ等の方法で高純度の
単結晶シリコン層５（真性半導体）を形成する。ここに
おいて、図４（ａ）の２次元電子ガスの波動関数のエネ
ルギーピークは、図４（ｂ）に示すように単結晶シリコ
ン中に及んでおり、そのピークが高純度単結晶シリコン
層５中にくるようにすれば、イオン注入時に欠陥が発生
したり不純物が拡散して影響を受けたと考えられる下地
の単結晶シリコン層ではなく、高純度単結晶シリコン層
５を主なチャネル領域として使用することができる。こ
れによりキャリアの移動度は理想状態にさらに近づくこ
とになる。また、この高純度単結晶シリコン層５を５０
〜１００ｎｍ程度に厚く堆積すれば、結果として不純物
が、ゲート酸化膜から深さ方向にデルタ関数的に分布す
るデルタドーピングが実現される。これにより、トラン
ジスタゲート長を微細化した場合に、ドレイン拡散層を
浅く作るＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａ
ｉｎ）構造で問題となるホットキャリア効果を、大幅に
低減でき、酸化膜の劣化を防止できるのである。
【００２５】
［実施例１］本発明のＦＥＴの第一の実施の形態を図２
（ａ）〜（ｃ）を参照してｎ型ＭＯＳＦＥＴの実施例を
用いて説明する。図２（ａ）に示すように、Ｐ−型単結
晶シリコン基板１の表面部にソース・ドレイン領域とな
る一対のｎ+ 領域２１，２２がイオン注入法により形成
される。続いて図２（ｂ）に示すように、ドーピン元素
である砒素（Ａｓ）やアンチモン（Ｓｂ）、リン（Ｐ）
等をイオン注入し、単結晶シリコン基板１内部をアモル
ファス化し、上部単結晶シリコン層１２の下に不純物ド
ープアモルファスシリコン層３１を１０ｎｍ〜１００ｎ
ｍ程度形成する。砒素の場合であれば、５０〜１００ｋ
ｅＶの加速エネルギーで、ドーズ量を１０18ｉｏｎ／ｃ
ｍ2 程度注入する。
（ａ）〜（ｃ）を参照してｎ型ＭＯＳＦＥＴの実施例を
用いて説明する。図２（ａ）に示すように、Ｐ−型単結
晶シリコン基板１の表面部にソース・ドレイン領域とな
る一対のｎ+ 領域２１，２２がイオン注入法により形成
される。続いて図２（ｂ）に示すように、ドーピン元素
である砒素（Ａｓ）やアンチモン（Ｓｂ）、リン（Ｐ）
等をイオン注入し、単結晶シリコン基板１内部をアモル
ファス化し、上部単結晶シリコン層１２の下に不純物ド
ープアモルファスシリコン層３１を１０ｎｍ〜１００ｎ
ｍ程度形成する。砒素の場合であれば、５０〜１００ｋ
ｅＶの加速エネルギーで、ドーズ量を１０18ｉｏｎ／ｃ
ｍ2 程度注入する。
【００２６】引き続いて水素を５〜１０ｋｅＶの注入条
件で１０18／ｃｍ2 程度イオン注入する。これによりア
モルファスシリコン中のダングリングボンドと水素を結
合させ、水素化アモルファスシリコン層３１を形成す
る。注入した水素は、単結晶シリコンとアモルファスシ
リコンの界面４付近のダングリングボンドを大幅に低減
させて、良質の界面形成に寄与する。
件で１０18／ｃｍ2 程度イオン注入する。これによりア
モルファスシリコン中のダングリングボンドと水素を結
合させ、水素化アモルファスシリコン層３１を形成す
る。注入した水素は、単結晶シリコンとアモルファスシ
リコンの界面４付近のダングリングボンドを大幅に低減
させて、良質の界面形成に寄与する。
【００２７】引き続いて低温プラズマ酸化によりゲート
酸化膜６を形成し、ゲート電極７を形成し、図２（ｃ）
に示すようなＦＥＴが形成される。
酸化膜６を形成し、ゲート電極７を形成し、図２（ｃ）
に示すようなＦＥＴが形成される。
【００２８】次に第２の実施の形態として酸化膜形成前
に高純度結晶シリコンを成長させた上記ＨＥＭＴ構造の
場合を図３（ａ）〜（ｅ）により説明する。図３（ｂ）
に示すように不純物ドープ水素化アモルファスシリコン
層３２をシリコン基板１内部に成長させる際、単結晶シ
リコン層１２が表面から十数ｎｍ残るように制御する。
続いて、図３（ｃ）に示すようにＦＥＴのチャネル部分
のみが厚さ数ｎｍ残るようにエッチングし、この上に超
高真空化学気相成長法（ＵＨＶ−ＣＶＤ：１０-7Ｐａ程
度）で不純物の混入を著しく低減させた真性半導体の高
純度単結晶シリコン層５を４００℃程度でエピタキシャ
ル成長させる（図３（ｄ））。
に高純度結晶シリコンを成長させた上記ＨＥＭＴ構造の
場合を図３（ａ）〜（ｅ）により説明する。図３（ｂ）
に示すように不純物ドープ水素化アモルファスシリコン
層３２をシリコン基板１内部に成長させる際、単結晶シ
リコン層１２が表面から十数ｎｍ残るように制御する。
続いて、図３（ｃ）に示すようにＦＥＴのチャネル部分
のみが厚さ数ｎｍ残るようにエッチングし、この上に超
高真空化学気相成長法（ＵＨＶ−ＣＶＤ：１０-7Ｐａ程
度）で不純物の混入を著しく低減させた真性半導体の高
純度単結晶シリコン層５を４００℃程度でエピタキシャ
ル成長させる（図３（ｄ））。
【００２９】ここで、アモルファス状態を保持するため
には、可能な限り低温プロセスを採用する必要があるた
め、光ＣＶＤを用い２００℃程度でシリコンをエピタキ
シャル成長する方法もある。この高純度単結晶シリコン
層５を成長させた後、低温プラズマ酸化により、ゲート
酸化膜６を形成する。その後Ａｌあるいは、ポリシリコ
ン等からなるゲート電極７を形成し、図３（ｅ）のＨＥ
ＭＴ構造を得る。
には、可能な限り低温プロセスを採用する必要があるた
め、光ＣＶＤを用い２００℃程度でシリコンをエピタキ
シャル成長する方法もある。この高純度単結晶シリコン
層５を成長させた後、低温プラズマ酸化により、ゲート
酸化膜６を形成する。その後Ａｌあるいは、ポリシリコ
ン等からなるゲート電極７を形成し、図３（ｅ）のＨＥ
ＭＴ構造を得る。
【００３０】図４は上記第２の実施の形態に基づくＨＥ
ＭＴ構造のバンド図であり、高純度の単結晶シリコン層
５を成長させた図３の場合を示している。単結晶シリコ
ンの電子親和力は４．０１ｅＶであり、水素化アモルフ
ァスシリコンの電子親和力は３．８１ｅＶであるため、
不純物ドープされた水素化アモルファスシリコン層３２
と、単結晶シリコン１２を接合すると、バンドオフセッ
トの効果により単結晶シリコン中にポテンシャルの井
戸、即ち、量子井戸８を形成できる。不純物ドープ水素
化アモルファスシリコン３２中にドープした不純物元素
から電子の供給を受け、この量子井戸に電子が溜まり、
２次元電子ガス９（２ＤＥＧ）が形成される。これによ
りドープされた不純物元素とキャリアの電子の存在場所
が異なるいわゆる変調ドーピングが実現され、チャネル
中の電子の走行にイオン化不純物散乱の影響がなくな
る。このため、キャリアの移動度を格段に向上させるこ
とが可能となる。特に極低温にした場合は有効である。
ＭＴ構造のバンド図であり、高純度の単結晶シリコン層
５を成長させた図３の場合を示している。単結晶シリコ
ンの電子親和力は４．０１ｅＶであり、水素化アモルフ
ァスシリコンの電子親和力は３．８１ｅＶであるため、
不純物ドープされた水素化アモルファスシリコン層３２
と、単結晶シリコン１２を接合すると、バンドオフセッ
トの効果により単結晶シリコン中にポテンシャルの井
戸、即ち、量子井戸８を形成できる。不純物ドープ水素
化アモルファスシリコン３２中にドープした不純物元素
から電子の供給を受け、この量子井戸に電子が溜まり、
２次元電子ガス９（２ＤＥＧ）が形成される。これによ
りドープされた不純物元素とキャリアの電子の存在場所
が異なるいわゆる変調ドーピングが実現され、チャネル
中の電子の走行にイオン化不純物散乱の影響がなくな
る。このため、キャリアの移動度を格段に向上させるこ
とが可能となる。特に極低温にした場合は有効である。
【００３１】この量子井戸８中の電子の波動関数Φ１０
は単結晶シリコン中に及び、そのピークは不純物ドープ
水素化アモルファスシリコン層３２と単結晶シリコン層
１２の界面から単結晶シリコン層１２側に３０〜５０オ
ングストロング程度のところにある。これは図４（ｂ）
に示すように、超高真空中で成長させた高純度単結晶シ
リコン層５中に入っており、不純物や欠陥が極度に少な
い部分がキャリアのチャネル部分となる。
は単結晶シリコン中に及び、そのピークは不純物ドープ
水素化アモルファスシリコン層３２と単結晶シリコン層
１２の界面から単結晶シリコン層１２側に３０〜５０オ
ングストロング程度のところにある。これは図４（ｂ）
に示すように、超高真空中で成長させた高純度単結晶シ
リコン層５中に入っており、不純物や欠陥が極度に少な
い部分がキャリアのチャネル部分となる。
【００３２】イオン注入により多少の結晶欠陥導入の恐
れがある単結晶シリコン層１２をチャネルとして使用し
ないため、電子は理想的な移動度で走行することができ
る。さらに、この高純度単結晶シリコン層５を５０〜１
００ｎｍ程度の厚さに成長させると、ソース・ドレイン
領域２１，２２において不純物濃度が、深さ方向にあた
かもデルタ関数的に分布することになる。これにより従
来のＬＤＤ（Ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉ
ｎ）型の拡散層の場合に問題となる、ホットキャリアに
よるゲート酸化膜の絶縁破壊の可能性が低下する効果も
有する。
れがある単結晶シリコン層１２をチャネルとして使用し
ないため、電子は理想的な移動度で走行することができ
る。さらに、この高純度単結晶シリコン層５を５０〜１
００ｎｍ程度の厚さに成長させると、ソース・ドレイン
領域２１，２２において不純物濃度が、深さ方向にあた
かもデルタ関数的に分布することになる。これにより従
来のＬＤＤ（Ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉ
ｎ）型の拡散層の場合に問題となる、ホットキャリアに
よるゲート酸化膜の絶縁破壊の可能性が低下する効果も
有する。
【００３３】次にこのトランジスタの動作原理について
図５に示す。動作原理はエンハンスメント型で説明す
る。図５（ａ）には負のゲート電圧Ｅ１を印加した場合
のバンド図を示す。ゲート電極７に負の電圧がかかって
いるため、量子井戸８はフェルミ準位１１より上にあ
り、電子のチャネルは形成されない。次に図５（ｂ）に
示すようにゲート電極７に正の電圧をかけると、量子井
戸８はフェルミ準位の下になるため、２次元電子ガスが
形成され電子のチャネルができる。このようにゲート電
圧の制御により、通常のシリコンＭＯＳトランジスタと
同様にトランジスタ動作させることができる。
図５に示す。動作原理はエンハンスメント型で説明す
る。図５（ａ）には負のゲート電圧Ｅ１を印加した場合
のバンド図を示す。ゲート電極７に負の電圧がかかって
いるため、量子井戸８はフェルミ準位１１より上にあ
り、電子のチャネルは形成されない。次に図５（ｂ）に
示すようにゲート電極７に正の電圧をかけると、量子井
戸８はフェルミ準位の下になるため、２次元電子ガスが
形成され電子のチャネルができる。このようにゲート電
圧の制御により、通常のシリコンＭＯＳトランジスタと
同様にトランジスタ動作させることができる。
【００３４】尚、本発明に関してはｎ型ＭＯＳに関して
記述してきたが、正孔をキャリアとして用いるｐ型ＭＯ
Ｓも、不純物ドープアモルファスシリコン層を形成する
場合に、ｐ型の不純物を用いれば同様に製造可能であ
る。このことは以下に述べる実施例にも当てはまる。
記述してきたが、正孔をキャリアとして用いるｐ型ＭＯ
Ｓも、不純物ドープアモルファスシリコン層を形成する
場合に、ｐ型の不純物を用いれば同様に製造可能であ
る。このことは以下に述べる実施例にも当てはまる。
【００３５】［実施例２］次に、本発明の第２の実施例
を図面を参照して説明する。
を図面を参照して説明する。
【００３６】本実施例では、図６（ａ）に示すようにキ
ャリア供給源となる不純物元素をイオン注入し不純物ド
ープアモルファスシリコン層３２を形成する前に、酸素
や窒素などを打ち込み、予めアモルファスシリコン層３
３を形成する。予めアモルファス層３３を形成しておけ
ば、ドーピング元素のイオンチャネリングを防止できる
ため、正確に不純物ドープアモルファスシリコン層３２
の厚さ（深さ方向の位置）を制御することができる。こ
こで酸素注入によりアモルファス化した場合は、図６
（ｂ）のようにキャリア供給源となる不純物元素を注入
する前に熱処理により酸化すれば、ＳＯＩ基板化も可能
である。このＳＯＩ構造によればショートチャネルによ
る漏れ電流の影響を防止できる。さらにドレイン−基板
間の接合容量、配線層と基板間の配線容量を大幅に低減
することができる。よって、ゲート遅延時間を短縮しさ
らにデバイスの動作速度を向上することが可能になる。
この酸化膜の場合にも、アモルファス層と同様にチャネ
リングを防ぐ効果がある。また、外部から照射されるα
線などの荷電粒子の影響を低減できる。
ャリア供給源となる不純物元素をイオン注入し不純物ド
ープアモルファスシリコン層３２を形成する前に、酸素
や窒素などを打ち込み、予めアモルファスシリコン層３
３を形成する。予めアモルファス層３３を形成しておけ
ば、ドーピング元素のイオンチャネリングを防止できる
ため、正確に不純物ドープアモルファスシリコン層３２
の厚さ（深さ方向の位置）を制御することができる。こ
こで酸素注入によりアモルファス化した場合は、図６
（ｂ）のようにキャリア供給源となる不純物元素を注入
する前に熱処理により酸化すれば、ＳＯＩ基板化も可能
である。このＳＯＩ構造によればショートチャネルによ
る漏れ電流の影響を防止できる。さらにドレイン−基板
間の接合容量、配線層と基板間の配線容量を大幅に低減
することができる。よって、ゲート遅延時間を短縮しさ
らにデバイスの動作速度を向上することが可能になる。
この酸化膜の場合にも、アモルファス層と同様にチャネ
リングを防ぐ効果がある。また、外部から照射されるα
線などの荷電粒子の影響を低減できる。
【００３７】［実施例３］図７にゲート酸化膜６の上部
に窒化膜１４を形成する場合を示す。この窒化膜の成膜
は、図２（ｃ）に示すゲート酸化膜６形成後に行う。シ
ランとアンモニアによるプラズマＣＶＤによりシリコン
窒化膜を形成すれば、酸化膜よりも緻密な膜構造をとる
ことが可能であるため、窒化膜中に水素が侵入できにく
い構造をとることができる。この膜により、加熱処理等
に起因するアモルファス中の水素の大気中への飛散を防
止することができる。従って、水素化アモルファスシリ
コンの構造を維持することが可能となる。
に窒化膜１４を形成する場合を示す。この窒化膜の成膜
は、図２（ｃ）に示すゲート酸化膜６形成後に行う。シ
ランとアンモニアによるプラズマＣＶＤによりシリコン
窒化膜を形成すれば、酸化膜よりも緻密な膜構造をとる
ことが可能であるため、窒化膜中に水素が侵入できにく
い構造をとることができる。この膜により、加熱処理等
に起因するアモルファス中の水素の大気中への飛散を防
止することができる。従って、水素化アモルファスシリ
コンの構造を維持することが可能となる。
【００３８】［実施例４］実施例１でアモルファス層を
水素化するためにイオン注入法を用いたが、図８に示す
ように層間絶縁膜１５中の水素を利用することもでき
る。シランと水素で層間絶縁膜をプラズマＣＶＤで成長
させる場合、膜中に水素が含有される。次に、３００℃
程度に加熱すると水素が膜外へ拡散し、アモルファスシ
リコン中のダングリングボンドと結合する。実施例３の
シリコン窒化膜にも水素が含まれているため、同様にア
モルファスシリコンを水素化することができる。
水素化するためにイオン注入法を用いたが、図８に示す
ように層間絶縁膜１５中の水素を利用することもでき
る。シランと水素で層間絶縁膜をプラズマＣＶＤで成長
させる場合、膜中に水素が含有される。次に、３００℃
程度に加熱すると水素が膜外へ拡散し、アモルファスシ
リコン中のダングリングボンドと結合する。実施例３の
シリコン窒化膜にも水素が含まれているため、同様にア
モルファスシリコンを水素化することができる。
【００３９】上述の実施例では、アモルファス層の上に
単結晶層を設けたが、この逆の配置も可能である。
単結晶層を設けたが、この逆の配置も可能である。
【００４０】図９は単結晶シリコン１２上に不純物ドー
プ水素化アモルファスシリコン層３２が形成されたトラ
ンジスタ構造を示している。
プ水素化アモルファスシリコン層３２が形成されたトラ
ンジスタ構造を示している。
【００４１】この構造は、アモルファスシリコンを層形
成する際ドーピング元素の注入エネルギーを実施例１よ
りも低くすれば製造できる。
成する際ドーピング元素の注入エネルギーを実施例１よ
りも低くすれば製造できる。
【００４２】
【発明の効果】 第一に単結晶シリコンと水素化アモル
ファスシリコンの電子親和力差を利用したＨＥＭＴ構造
により、キャリアがドーピング元素のイオン散乱の影響
を受けないため、トランジスタの高速動作が可能とな
る。
ファスシリコンの電子親和力差を利用したＨＥＭＴ構造
により、キャリアがドーピング元素のイオン散乱の影響
を受けないため、トランジスタの高速動作が可能とな
る。
【００４３】第二にエピタキシャル成長では製造が難し
いアモルファスシリコン上の単結晶シリコンという構造
を、イオン注入法で製造し、通常構造のＭＯＳ型のトラ
ンジスタと同様の動作原理で動作させることができる。
さらに上部に単結晶シリコンが残る構造である場合に
は、高純度のシリコンをエピタキシャル成長させること
ができる。これにより、結晶欠陥や不純物濃度の少ない
部分をチャネルとして利用できるため、キャリアの移動
度は理想的な状態へ近づき移動度を向上させることがで
きる。さらに、キャリア濃度がゲート絶縁膜から離れて
いるため、ホットキャリアによる、酸化膜突き抜けを防
止することができる。
いアモルファスシリコン上の単結晶シリコンという構造
を、イオン注入法で製造し、通常構造のＭＯＳ型のトラ
ンジスタと同様の動作原理で動作させることができる。
さらに上部に単結晶シリコンが残る構造である場合に
は、高純度のシリコンをエピタキシャル成長させること
ができる。これにより、結晶欠陥や不純物濃度の少ない
部分をチャネルとして利用できるため、キャリアの移動
度は理想的な状態へ近づき移動度を向上させることがで
きる。さらに、キャリア濃度がゲート絶縁膜から離れて
いるため、ホットキャリアによる、酸化膜突き抜けを防
止することができる。
【００４４】以上の効果により、集積回路の高速化に寄
与する。
与する。
【図１】トランジスタ構造
【図２】トランジスタ構造方法
【図３】トランジスタ断面図
【図４】（ａ） エネルギーバンド図 （ｂ） 波動関数プロファイル
【図５】トランジスタ動作原理
【図６】トランジスタ構造
【図７】トランジスタ構造
【図８】水素化の方法
【図９】トランジスタ構造
【図１０】従来技術
１ Ｐ- 型単結晶シリコン基板 １２ 単結晶シリコン ２１，２２ ソース・ドレイン領域 ３１ 不純物ドープアモルファスシリコン層 ３２ 不純物ドープ水素化アモルファスシリコン層 ４ 単結晶層／アモルファス層 界面 ５ 高純度単結晶シリコン層 ６ ゲート酸化膜 ７ ゲート電極 ８ 量子井戸（ポテンシャル井戸） ９ ２ＤＥＧ １０ 波動関数 １１ フェルミ準位ＥF ３３ アモルファスシリコン層 １３ 酸化層 １５ 層間絶縁膜
Claims (17)
- 【請求項１】 水素化アモルファスシリコンからなる半
導体層と、前記半導体層よりも電子親和力の大きい単結
晶シリコンからなる半導体層との接合が形成するポテン
シャル井戸からなるキャリアの走行チャネルを有するこ
とを特徴とする電界効果型トランジスタ。 - 【請求項２】 前記水素化アモルファスシリコンからな
る半導体層は、不純物がドープされてなることを特徴と
する請求項１に記載の電界効果型トランジスタ。 - 【請求項３】 不純物がドープされた水素化アモルファ
スシリコンからなるアモルファス半導体層の上に、前記
アモルファス半導体層に接して形成された前記アモルフ
ァス半導体層よりも電子親和力の大きい単結晶シリコン
からなる半導体層と、前記単結晶シリコンからなる半導
体層上に順次形成されたゲート絶縁膜とゲート電極とを
有し、前記アモルファス半導体層と前記単結晶シリコン
からなる半導体層との接合部にポテンシャル井戸を有す
ることを特徴とする電界効果型トランジスタ。 - 【請求項４】 単結晶シリコンからなる半導体層の上に
前記半導体層よりも電子親和力が小さく、不純物がドー
プされた水素化アモルファスシリコン層が形成され、前
記水素化アモルファスシリコン層上にゲート絶縁膜とゲ
ート電極とを有し、前記単結晶シリコンからなる半導体
層と前記水素化アモルファスシリコン層との接合部にポ
テンシャル井戸を有することを特徴とする電界効果型ト
ランジスタ。 - 【請求項５】 前記ポテンシャル井戸は２次元電子ガス
または２次元正孔ガスが走行するチャネルを形成してい
ることを特徴とする請求項１ないし４に記載の電界効果
型トランジスタ。 - 【請求項６】 第１導電型のシリコン基板上に第２導電
型の不純物がドープされた水素化アモルファスシリコン
からなるアモルファス半導体層と、前記アモルファス半
導体層上に前記アモルファス半導体層に接して形成され
た第２導電型のソース領域およびドレイン領域と、前記
ソース領域と前記ドレイン領域に挟まれ前記アモルファ
ス半導体層よりも電子親和力の大きい単結晶シリコンか
らなる半導体層とを有し、前記単結晶シリコンからなる
半導体層上にはゲート絶縁膜とゲート電極とを有してお
り、前記アモルファス半導体層と前記単結晶シリコンか
らなる半導体層との接合部に第２導電型キャリアのポテ
ンシャル井戸を有することを特徴とする電界効果型トラ
ンジスタ。 - 【請求項７】 第１導電型のシリコン基板上に第２導電
型のソース領域およびドレイン領域と前記ソース領域と
前記ドレイン領域に挟まれた単結晶シリコンからなる半
導体層とを有し、前記ソース領域と前記ドレイン領域と
前記単結晶シリコンからなる半導体層との上に第２導電
型の不純物がドープされた水素化アモルファスシリコン
からなるアモルファス半導体層と、前記アモルファス半
導体層上に形成された、ゲート絶縁膜とゲート電極とを
有しており、前記アモルファス半導体層は前記単結晶シ
リコンからなる半導体層よりも小さい電子親和力を有
し、前記アモルファス半導体層と前記単結晶シリコンか
らなる半導体層との接合部に第２導電型キャリアのポテ
ンシャル井戸を有することを特徴とする電界効果型トラ
ンジスタ。 - 【請求項８】 前記単結晶シリコンからなる半導体層
は、単結晶シリコン基板上に形成された真性半導体のエ
ピタキシャルシリコン層を少なくとも含むことを特徴と
する請求項１ないし７に記載の電界効果型トランジス
タ。 - 【請求項９】 第１導電型のシリコン基板上に第２導電
型の不純物がドープされた水素化アモルファスシリコン
からなるアモルファス半導体層と、前記アモルファス半
導体層上に前記アモルファス半導体層に接して形成され
た第２導電型のソース領域およびドレイン領域と、前記
ソース領域と前記ドレイン領域に挟まれ前記ソースおよ
びドレイン領域よりも厚さが小さい単結晶シリコン層と
前記単結晶シリコン層上に形成された真性半導体のエピ
タキシャルシリコン層とを有し、前記単結晶シリコン層
と前記真性半導体のエピタキシャルシリコン層とは、前
記アモルファス半導体層よりも大きな電子親和力を有
し、前記真性半導体のエピタキシャルシリコン層上には
ゲート絶縁膜とゲート電極とを有しており、前記アモル
ファス半導体層と前記単結晶シリコンからなる半導体層
との接合部に第２導電型キャリアのポテンシャル井戸を
有することを特徴とする電界効果型トランジスタ。 - 【請求項１０】 第１導電型の単結晶シリコン基板中に
第２導電型の不純物元素をイオン注入して前記シリコン
基板中に単結晶シリコン層の下側に接する第２導電型の
アモルファスシリコン層を形成する工程と、前記アモル
ファスシリコン層中に水素をイオン注入し第２導電型の
水素化アモルファスシリコン層を形成する工程と、前記
単結晶シリコン層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程とを有
し、前記第２導電型の水素化アモルファスシリコン層と
前記単結晶シリコン層の接合部にキャリアの走行チャネ
ルとするポテンシャル井戸を形成する電界効果型トラン
ジスタの製造方法。 - 【請求項１１】 第１導電型の単結晶シリコン基板に第
２導電型の不純物元素をイオン注入し、前記シリコン基
板表面に第２導電型のアモルファスシリコン層を形成す
る工程と、前記アモルファスシリコン層中に水素をイオ
ン注入し第２導電型の水素化アモルファスシリコン層を
形成する工程と、前記第２導電型の水素化アモルファス
シリコン層上にゲート絶縁膜を形成する工程と、前記ゲ
ート絶縁膜上にゲート電極を形成する工程とを有し、前
記第２導電型の水素化アモルファスシリコン層の下側の
前記単結晶シリコンとの接合部にキャリアの走行チャネ
ルとするポテンシャル井戸を形成する電界効果型トラン
ジスタの製造方法。 - 【請求項１２】 前記単結晶シリコン層を挟む第２導電
型のソース領域及びドレイン領域を形成する工程を含む
ことを特徴とする請求項１０または１１に記載の電界効
果型トランジスタの製造方法。 - 【請求項１３】 第１導電型の単結晶シリコン基板中に
酸素、窒素または炭素の内少なくとも１種類の元素をイ
オン注入して第１のアモルファスシリコン層を形成した
後、前記第１のアモルファスシリコン層に第２導電型の
不純物元素をイオン注入して前記第２導電型のアモルフ
ァスシリコン層を形成することを特徴とする請求項１０
ないし１２に記載の電界効果型トランジスタの製造方
法。 - 【請求項１４】 第１導電型の単結晶シリコン基板に第
２導電型の不純物元素をイオン注入し、前記シリコン基
板表面に第２導電型のソース領域とドレイン領域を形成
する工程と、前記シリコン基板中の所望の深さに第２導
電型の不純物元素をイオン注入し、前記単結晶シリコン
基板と前記ソース領域と前記ドレイン領域とに接する第
２導電型のアモルファスシリコン層を形成する工程と、
前記アモルファスシリコン層中に水素をイオン注入し第
２導電型の水素化アモルファスシリコン層を形成する工
程と、前記第２導電型のソース領域とドレイン領域に挟
まれた前記単結晶シリコン層を選択的にエッチングし薄
くする工程と、残された前記単結晶シリコン層上に真性
半導体のエピタキシャルシリコン層を形成する工程と、
前記エピタキシャルシリコン層上にゲート絶縁膜を形成
する工程と、前記ゲート絶縁膜上にゲート電極を形成す
る工程とを有し、前記単結晶シリコン層および前記真性
半導体のエピタキシャルシリコン層の前記第２導電型の
水素化アモルファスシリコン層との接合部付近に２次元
キャリアガスの走行チャネルとするポテンシャル井戸を
形成する電界効果型トランジスタの製造方法。 - 【請求項１５】 前記選択的エッチングにより残される
単結晶シリコン層の厚さが６ｎｍ以下であることを特徴
とする請求項１４に記載の電界効果型トランジスタの製
造方法。 - 【請求項１６】 前記選択的エッチングにより残される
単結晶シリコン層上に形成する真性半導体のエピタキシ
ャルシリコン層の厚さが５０〜１００ｎｍであることを
特徴とする請求項１４または１５に記載の電界効果型ト
ランジスタの製造方法。 - 【請求項１７】 前記第２導電型の水素化アモルファス
シリコン層を形成する工程が、水素元素を含有する絶縁
膜から前記アモルファスシリコン層中に水素を拡散させ
る手段によるものであることを特徴とする請求項１０な
いし１６に記載の電界効果型トランジスタの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8170998A JP2907128B2 (ja) | 1996-07-01 | 1996-07-01 | 電界効果型トランジスタ及びその製造方法 |
| US08/885,744 US6049091A (en) | 1996-07-01 | 1997-06-30 | High electron mobility transistor |
| US09/521,781 US6225196B1 (en) | 1996-07-01 | 2000-03-09 | High electron mobility transistor and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8170998A JP2907128B2 (ja) | 1996-07-01 | 1996-07-01 | 電界効果型トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1022500A true JPH1022500A (ja) | 1998-01-23 |
| JP2907128B2 JP2907128B2 (ja) | 1999-06-21 |
Family
ID=15915225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8170998A Expired - Fee Related JP2907128B2 (ja) | 1996-07-01 | 1996-07-01 | 電界効果型トランジスタ及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6049091A (ja) |
| JP (1) | JP2907128B2 (ja) |
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