JP2001217433A - 埋め込みシリコンゲルマニウム層をもつｃｍｏｓ集積回路素子及び基板とその製造方法 - Google Patents
埋め込みシリコンゲルマニウム層をもつｃｍｏｓ集積回路素子及び基板とその製造方法Info
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Abstract
(57)【要約】
【課題】 埋め込みシリコンゲルマニウム層をもつＣＭ
ＯＳ集積回路素子及び基板とその製造方法を提供する。 【解決手段】 ＣＭＯＳ集積回路素子が電気的な絶縁層
と該絶縁層上の歪みのない活性層を含む。絶縁ゲート電
極が歪みのないシリコン活性層の表面に与えられる。Ｓ
ｉ1-xＧｅx層が前記絶縁層と前記シリコン活性層との間
に配置される。Ｓｉ1-xＧｅx層は前記シリコン活性層と
第１接合を形成し、その内にゲルマニウムがピークレベ
ルから前記シリコン活性層の表面に向かう第１方向で単
調に減少する傾斜した濃度をもつ。ゲルマニウムのピー
ク濃度レベルはｘ=０．１５以上であり、Ｓｉ1-xＧｅx
層内でゲルマニウムの濃度はピークレベルから第１接合
でｘ=０．１以下のレベルまで変化する。第１接合でゲ
ルマニウムの濃度は急傾斜であり得る。
ＯＳ集積回路素子及び基板とその製造方法を提供する。 【解決手段】 ＣＭＯＳ集積回路素子が電気的な絶縁層
と該絶縁層上の歪みのない活性層を含む。絶縁ゲート電
極が歪みのないシリコン活性層の表面に与えられる。Ｓ
ｉ1-xＧｅx層が前記絶縁層と前記シリコン活性層との間
に配置される。Ｓｉ1-xＧｅx層は前記シリコン活性層と
第１接合を形成し、その内にゲルマニウムがピークレベ
ルから前記シリコン活性層の表面に向かう第１方向で単
調に減少する傾斜した濃度をもつ。ゲルマニウムのピー
ク濃度レベルはｘ=０．１５以上であり、Ｓｉ1-xＧｅx
層内でゲルマニウムの濃度はピークレベルから第１接合
でｘ=０．１以下のレベルまで変化する。第１接合でゲ
ルマニウムの濃度は急傾斜であり得る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子及びその
製造方法に係り、より詳細には、ＭＯＳ系半導体素子及
び基板とその形成方法に関する。
製造方法に係り、より詳細には、ＭＯＳ系半導体素子及
び基板とその形成方法に関する。
【０００２】
【従来の技術】部分空乏ＳＯＩ（Ｐａｒｔｉａｌｌｙ−
ｄｅｐｌｅｔｅｄ Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌ
ａｔｏｒ；ＰＤＳＯＩ）ＭＯＳＦＥＴは速い速度及び低
い電力性能を提供するが、典型的に素子の性能を大幅に
低下させる寄生フローティングボディ効果（Ｆｌｏａｔ
ｉｎｇ ｂｏｄｙ ｅｆｆｅｃｔ；ＦＢＥ）に敏感であ
る。ＳＯＩ ＭＯＳＦＥＴでこのＦＢＥ効果を減らすた
めに、各種の技術が提案されている。その一つが、ＳＯ
Ｉ ＮＭＯＳ電界効果トランジスタのソースに隣接する
狭いギャップのシリコンゲルマニウム（ＳｉＧｅ）層を
用いることである。当該技術分野において当業者に容易
に分かるように、シリコンゲルマニウム層の使用はボデ
ィ領域からソース領域に通過するホールに対してポテン
シャル障壁を減少させる。したがって、衝撃イオン化に
よりボディ領域で発生したホールはｐ -Ｓｉ（ボディ）
／ｎ+ＳｉＧｅ（ソース）／ｎ+Ｓｉ（ソース）の経路を
通じてソース領域に容易に流れ込むことができる。この
ような、そして他の関連技術がＪ．シム（Ｊ．ｓｉｍ）
氏らの"Ｅｌｉｍｉｎａｔｉｏｎ ｏｆ Ｐａｒａｓｉｔ
ｉｃ Ｂｉｐｏｌａｒ−ｉｎｄｕｃｅｄ Ｂｒｅａｋｄｏ
ｗｎ Ｅｆｆｅｃｔｓ ｉｎ Ｕｌｔｒａ−Ｔｈｉｎ ＳＯ
Ｉ ＭＯＳＦＥＴｓ Ｕｓｉｎｇ Ｎａｒｒｏｗ−Ｂａｎ
ｄｇａｐ−Ｓｏｕｒｃｅ（ＮＢＳ） Ｓｔｒｕｃｔｕｒ
ｅ"（ＩＥＥＥ Ｔｒａｎｓ．Ｅｌｅ．Ｄｅｖ．，Ｖｏ
ｌ．４２，Ｎｏ．８，ｐｐ．１４９５−１５０２，Ａｕ
ｇｕｓｔ １９９５）という題の論文、エム．ヨシミ
（Ｍ．Ｙｏｓｈｉｍｉ）氏らの"Ｓｕｐｐｒｅｓｓｉｏ
ｎ ｏｆ ｔｈｅ Ｆｌｏａｔｉｎｇ−Ｂｏｄｙ Ｅｆｆｅ
ｃｔ ｉｎ ＳＯＩ ＭＯＳＦＥＴｓ ｂｙ ｔｈｅ Ｂａｎ
ｄｇａｐＥｎｇｉｎｅｅｒｉｎｇ Ｍｅｔｈｏｄ Ｕｓｉ
ｎｇ ａ Ｓｉ1-xＧｅx Ｓｏｕｒｃｅ Ｓｔｒｕｃｔｕｒ
ｅ"（ＩＥＥＥ Ｔｒａｎｓ．Ｄｅｖ．，Ｖｏｌ．４４，
Ｎｏ．３，ｐｐ．４２３−４２９，Ｍａｒｃｈ １９９
７）という題の論文に開示されている。また、ヨシミ氏
らに与えられた"Ｉｎｓｕｌａｔｅｄ−ＧａｔｅＴｒａ
ｎｓｉｓｔｏｒ Ｈａｖｉｎｇ Ｎａｒｒｏｗ−Ｂａｎｄ
ｇａｐ−Ｓｏｕｒｃｅ"という題の米国特許第５、６９
８、８６９号にもＭＯＳＦＥＴのソース領域内に狭いバ
ンドギャップ物質の使用を開示している。
ｄｅｐｌｅｔｅｄ Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌ
ａｔｏｒ；ＰＤＳＯＩ）ＭＯＳＦＥＴは速い速度及び低
い電力性能を提供するが、典型的に素子の性能を大幅に
低下させる寄生フローティングボディ効果（Ｆｌｏａｔ
ｉｎｇ ｂｏｄｙ ｅｆｆｅｃｔ；ＦＢＥ）に敏感であ
る。ＳＯＩ ＭＯＳＦＥＴでこのＦＢＥ効果を減らすた
めに、各種の技術が提案されている。その一つが、ＳＯ
Ｉ ＮＭＯＳ電界効果トランジスタのソースに隣接する
狭いギャップのシリコンゲルマニウム（ＳｉＧｅ）層を
用いることである。当該技術分野において当業者に容易
に分かるように、シリコンゲルマニウム層の使用はボデ
ィ領域からソース領域に通過するホールに対してポテン
シャル障壁を減少させる。したがって、衝撃イオン化に
よりボディ領域で発生したホールはｐ -Ｓｉ（ボディ）
／ｎ+ＳｉＧｅ（ソース）／ｎ+Ｓｉ（ソース）の経路を
通じてソース領域に容易に流れ込むことができる。この
ような、そして他の関連技術がＪ．シム（Ｊ．ｓｉｍ）
氏らの"Ｅｌｉｍｉｎａｔｉｏｎ ｏｆ Ｐａｒａｓｉｔ
ｉｃ Ｂｉｐｏｌａｒ−ｉｎｄｕｃｅｄ Ｂｒｅａｋｄｏ
ｗｎ Ｅｆｆｅｃｔｓ ｉｎ Ｕｌｔｒａ−Ｔｈｉｎ ＳＯ
Ｉ ＭＯＳＦＥＴｓ Ｕｓｉｎｇ Ｎａｒｒｏｗ−Ｂａｎ
ｄｇａｐ−Ｓｏｕｒｃｅ（ＮＢＳ） Ｓｔｒｕｃｔｕｒ
ｅ"（ＩＥＥＥ Ｔｒａｎｓ．Ｅｌｅ．Ｄｅｖ．，Ｖｏ
ｌ．４２，Ｎｏ．８，ｐｐ．１４９５−１５０２，Ａｕ
ｇｕｓｔ １９９５）という題の論文、エム．ヨシミ
（Ｍ．Ｙｏｓｈｉｍｉ）氏らの"Ｓｕｐｐｒｅｓｓｉｏ
ｎ ｏｆ ｔｈｅ Ｆｌｏａｔｉｎｇ−Ｂｏｄｙ Ｅｆｆｅ
ｃｔ ｉｎ ＳＯＩ ＭＯＳＦＥＴｓ ｂｙ ｔｈｅ Ｂａｎ
ｄｇａｐＥｎｇｉｎｅｅｒｉｎｇ Ｍｅｔｈｏｄ Ｕｓｉ
ｎｇ ａ Ｓｉ1-xＧｅx Ｓｏｕｒｃｅ Ｓｔｒｕｃｔｕｒ
ｅ"（ＩＥＥＥ Ｔｒａｎｓ．Ｄｅｖ．，Ｖｏｌ．４４，
Ｎｏ．３，ｐｐ．４２３−４２９，Ｍａｒｃｈ １９９
７）という題の論文に開示されている。また、ヨシミ氏
らに与えられた"Ｉｎｓｕｌａｔｅｄ−ＧａｔｅＴｒａ
ｎｓｉｓｔｏｒ Ｈａｖｉｎｇ Ｎａｒｒｏｗ−Ｂａｎｄ
ｇａｐ−Ｓｏｕｒｃｅ"という題の米国特許第５、６９
８、８６９号にもＭＯＳＦＥＴのソース領域内に狭いバ
ンドギャップ物質の使用を開示している。
【０００３】ＦＢＥを減少させ、かつＭＯＳＦＥＴ内で
チャンネル特性を向上させるための技術がリアウ（Ｌｉ
ａｕ）氏らに与えられた"Ｍｅｔｈｏｄ ｆｏｒ Ｆｏｒ
ｍｉｎｇ ａ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃ
ｅ Ｈａｖｉｎｇ ａ Ｈｅｔｅｒｏｅｐｉｔａｘｉａｌ
Ｌａｙｅｒ"という題の米国特許第５，８９１，７６９
号に開示されている。特に、前記’７６９特許は、ＭＯ
ＳＦＥＴ内でキャリア移動度を高めるために歪みのある
チャンネル領域の使用を開示している。このように歪み
のあるチャンネル領域はアズ−グロウン（as-grown）で
成長させた弛緩された又は歪みのないシリコンゲルマニ
ウム層上にシリコン層を成長させることで形成できる。
チュー（Ｃｈｕ）氏らに与えられた"Ｂｕｌｋ ａｎｄ
Ｓｔｒａｉｎｅｄ Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａ
ｔｏｒ Ｕｓｉｎｇ Ｓｅｌｅｃｔｉｖｅ Ｏｘｉｄａｔ
ｉｏｎ"という題の米国特許第５，９６３，８１７号も
やはりＦＢＥを向上させるためにシリコンに比べて速い
速度で選択的に酸化するシリコンゲルマニウム層の使用
を開示している。さらに、チュー（Ｃｈｕ）氏らに与え
られた米国特許第５，９０６，９５１号及び第６，０５
９，８９５号には、ウェーハボンディング技術とＳＯＩ
基板を提供するために歪みのあるＳｉＧｅ層を開示して
いる。ウェーハボンディング技術及びＳＯＩ基板を提供
するためにシリコンゲルマニウム層を用いることはま
た、ガウル（Ｇａｕｌ）氏らに与えられた米国特許第
５，２１８，２１３号及び第５，２４０，８７６号にも
開示されている。ＳＯＩ基板を形成するための従来の技
術が図１Ａ-図１Ｄないし図２Ａ-２Ｄに示されている。
特に、図１Ａは、その内に多孔性シリコン層１１２及び
その上にエピタキシャルシリコン層１１４を具備したハ
ンドリング基板１１０の形成を示している。図１Ｂは、
前記エピタキシャルシリコン層１１４の表面に支持基板
１２０の接着を示している。前記支持基板１２０は、従
来の技術を用い、前記エピタキシャルシリコン層１１４
上に直接接触される酸化物層１２２がその上に形成でき
る。次に、図１Ｃに示されたように、ハンドリング基板
１１０の一部が除去されて多孔性シリコン層１１２を露
出させる。このような除去段階はハンドリング基板１１
０の一部を研磨或いはエッチングして行ったり、多孔性
シリコン層１１２を分離して行ったりすることができ
る。次に、図１Ｄに示されたように、通常の平坦化技術
が多孔性シリコン層１１２を除去するために行われて、
その内に埋め込まれた酸化物層１２２及びその上に練磨
されたシリコン層１１４をもつＳＯＩ基板を提供する。
図１Ａないし図１Ｄに示された従来の技術は、一般に、
ＥＬＴＲＡＮ（ｅｐｉ−ｌａｙｅｒ−ｔｒａｎｓｆｅ
ｒ）技術として知られている。
チャンネル特性を向上させるための技術がリアウ（Ｌｉ
ａｕ）氏らに与えられた"Ｍｅｔｈｏｄ ｆｏｒ Ｆｏｒ
ｍｉｎｇ ａ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃ
ｅ Ｈａｖｉｎｇ ａ Ｈｅｔｅｒｏｅｐｉｔａｘｉａｌ
Ｌａｙｅｒ"という題の米国特許第５，８９１，７６９
号に開示されている。特に、前記’７６９特許は、ＭＯ
ＳＦＥＴ内でキャリア移動度を高めるために歪みのある
チャンネル領域の使用を開示している。このように歪み
のあるチャンネル領域はアズ−グロウン（as-grown）で
成長させた弛緩された又は歪みのないシリコンゲルマニ
ウム層上にシリコン層を成長させることで形成できる。
チュー（Ｃｈｕ）氏らに与えられた"Ｂｕｌｋ ａｎｄ
Ｓｔｒａｉｎｅｄ Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａ
ｔｏｒ Ｕｓｉｎｇ Ｓｅｌｅｃｔｉｖｅ Ｏｘｉｄａｔ
ｉｏｎ"という題の米国特許第５，９６３，８１７号も
やはりＦＢＥを向上させるためにシリコンに比べて速い
速度で選択的に酸化するシリコンゲルマニウム層の使用
を開示している。さらに、チュー（Ｃｈｕ）氏らに与え
られた米国特許第５，９０６，９５１号及び第６，０５
９，８９５号には、ウェーハボンディング技術とＳＯＩ
基板を提供するために歪みのあるＳｉＧｅ層を開示して
いる。ウェーハボンディング技術及びＳＯＩ基板を提供
するためにシリコンゲルマニウム層を用いることはま
た、ガウル（Ｇａｕｌ）氏らに与えられた米国特許第
５，２１８，２１３号及び第５，２４０，８７６号にも
開示されている。ＳＯＩ基板を形成するための従来の技
術が図１Ａ-図１Ｄないし図２Ａ-２Ｄに示されている。
特に、図１Ａは、その内に多孔性シリコン層１１２及び
その上にエピタキシャルシリコン層１１４を具備したハ
ンドリング基板１１０の形成を示している。図１Ｂは、
前記エピタキシャルシリコン層１１４の表面に支持基板
１２０の接着を示している。前記支持基板１２０は、従
来の技術を用い、前記エピタキシャルシリコン層１１４
上に直接接触される酸化物層１２２がその上に形成でき
る。次に、図１Ｃに示されたように、ハンドリング基板
１１０の一部が除去されて多孔性シリコン層１１２を露
出させる。このような除去段階はハンドリング基板１１
０の一部を研磨或いはエッチングして行ったり、多孔性
シリコン層１１２を分離して行ったりすることができ
る。次に、図１Ｄに示されたように、通常の平坦化技術
が多孔性シリコン層１１２を除去するために行われて、
その内に埋め込まれた酸化物層１２２及びその上に練磨
されたシリコン層１１４をもつＳＯＩ基板を提供する。
図１Ａないし図１Ｄに示された従来の技術は、一般に、
ＥＬＴＲＡＮ（ｅｐｉ−ｌａｙｅｒ−ｔｒａｎｓｆｅ
ｒ）技術として知られている。
【０００４】図２Ａは、その内に埋め込まれた水素注入
層１３２を限定するために基板の表面に水素イオンを注
入することでその上にシリコン層１３０’を具備したハ
ンドリング基板１３０の形成を示している。次に、図２
Ｂは、前記ハンドリング基板に支持基板１２０が接着さ
れる。次に、ハンドリング基板１３２の一部が、図２Ｃ
に示されたように、水素注入層１３２に沿って前記接着
された基板を除去することで除去される。次に、図２Ｄ
に示されたように、一般的な平坦化技術が水素注入層１
３２を除去するために行われる。図２Ａないし図２Ｄに
示されたこのような従来の技術は、一般に、"スマート-
カット"技術として知られている。
層１３２を限定するために基板の表面に水素イオンを注
入することでその上にシリコン層１３０’を具備したハ
ンドリング基板１３０の形成を示している。次に、図２
Ｂは、前記ハンドリング基板に支持基板１２０が接着さ
れる。次に、ハンドリング基板１３２の一部が、図２Ｃ
に示されたように、水素注入層１３２に沿って前記接着
された基板を除去することで除去される。次に、図２Ｄ
に示されたように、一般的な平坦化技術が水素注入層１
３２を除去するために行われる。図２Ａないし図２Ｄに
示されたこのような従来の技術は、一般に、"スマート-
カット"技術として知られている。
【０００５】不幸にも、たとえ、歪みのあるシリコンチ
ャンネル領域の使用がＮＭＯＳ及びＰＭＯＳ素子の両方
でキャリアの移動度を高めるが、このように歪みのある
（ｓｔｒａｉｎｅｄ）領域は、一般に、短チャンネル素
子特性を劣化させる。したがって、ＭＯＳＦＥＴ及びＳ
ＯＩ基板を形成するための前述の技術にも拘わらず、高
くなったチャンネル移動度特性を確保するために歪みの
あるチャンネル領域の使用を要しない基板を形成する改
善された方法及びそれにより形成された構造物に対する
要求が高まりつつある。
ャンネル領域の使用がＮＭＯＳ及びＰＭＯＳ素子の両方
でキャリアの移動度を高めるが、このように歪みのある
（ｓｔｒａｉｎｅｄ）領域は、一般に、短チャンネル素
子特性を劣化させる。したがって、ＭＯＳＦＥＴ及びＳ
ＯＩ基板を形成するための前述の技術にも拘わらず、高
くなったチャンネル移動度特性を確保するために歪みの
あるチャンネル領域の使用を要しない基板を形成する改
善された方法及びそれにより形成された構造物に対する
要求が高まりつつある。
【０００６】
【発明が解決しようとする課題】本発明は上記事情に鑑
みて成されたものであり、その目的は、高くなったチャ
ンネル移動度特性を確保するために、歪みのあるチャン
ネル領域の使用を要しないＭＯＳ系半導体素子及び基板
とその形成方法を提供するところにある。
みて成されたものであり、その目的は、高くなったチャ
ンネル移動度特性を確保するために、歪みのあるチャン
ネル領域の使用を要しないＭＯＳ系半導体素子及び基板
とその形成方法を提供するところにある。
【０００７】
【課題を解決するための手段】本発明の実施形態は、そ
の内に埋め込みＳｉ1-xＧｅx層をもつＳＯＩ（ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ−ｏｎ−ｉｎｓｕｌａｔｏｒ）基板
を含む。本発明の一実施形態によるＳＯＩ基板は、その
上に電気的な絶縁層をもつシリコンウェーハと、前記電
気的な絶縁層上に延び、その内にゲルマニウムが傾斜し
た濃度をもつＳｉ1-xＧｅx層を含む。また、歪みのない
（ｕｎｓｔｒａｉｎｅｄ）シリコン活性層がＳＯＩ基板
内に与えられる。このように歪みのないシリコン活性層
は、Ｓｉ 1-xＧｅx層上に延びてそれと共に接合をなす。
また、前記歪みのないシリコン活性層は、好ましくはＳ
ＯＩ基板の表面に延びて、集積回路素子が前記シリコン
活性層の表面に形成できる。相対的に薄膜シリコン活性
層の使用を促進するために、Ｓｉ1-xＧｅx層は、好まし
くは、歪みのないシリコン活性層からエピタキシャル成
長される。このようなエピタキシャル成長段階は歪みの
ないシリコン活性層を与え（または、初期に基板上に歪
みのないシリコン活性層をエピタキシャル成長させ）、
次に、最大の所望のゲルマニウム濃度が得られるまで傾
斜するようにゲルマニウムの濃度を高めることで活性層
上にＳｉ1-xＧｅx層の成長をし続ける。次に、傾斜する
方式でゲルマニウムの濃度をｘ=０まで減少させること
でこれ以上の成長が発生できる。Ｓｉ1-xＧｅx層内でゲ
ルマニウムの傾斜は直線状の傾斜をなすこともある。
の内に埋め込みＳｉ1-xＧｅx層をもつＳＯＩ（ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ−ｏｎ−ｉｎｓｕｌａｔｏｒ）基板
を含む。本発明の一実施形態によるＳＯＩ基板は、その
上に電気的な絶縁層をもつシリコンウェーハと、前記電
気的な絶縁層上に延び、その内にゲルマニウムが傾斜し
た濃度をもつＳｉ1-xＧｅx層を含む。また、歪みのない
（ｕｎｓｔｒａｉｎｅｄ）シリコン活性層がＳＯＩ基板
内に与えられる。このように歪みのないシリコン活性層
は、Ｓｉ 1-xＧｅx層上に延びてそれと共に接合をなす。
また、前記歪みのないシリコン活性層は、好ましくはＳ
ＯＩ基板の表面に延びて、集積回路素子が前記シリコン
活性層の表面に形成できる。相対的に薄膜シリコン活性
層の使用を促進するために、Ｓｉ1-xＧｅx層は、好まし
くは、歪みのないシリコン活性層からエピタキシャル成
長される。このようなエピタキシャル成長段階は歪みの
ないシリコン活性層を与え（または、初期に基板上に歪
みのないシリコン活性層をエピタキシャル成長させ）、
次に、最大の所望のゲルマニウム濃度が得られるまで傾
斜するようにゲルマニウムの濃度を高めることで活性層
上にＳｉ1-xＧｅx層の成長をし続ける。次に、傾斜する
方式でゲルマニウムの濃度をｘ=０まで減少させること
でこれ以上の成長が発生できる。Ｓｉ1-xＧｅx層内でゲ
ルマニウムの傾斜は直線状の傾斜をなすこともある。
【０００８】好ましいＳＯＩ基板は、初期にその内に歪
みのないシリコン層及び前記シリコン層上に延びたＳｉ
1-xＧｅx層をもつハンドリング基板を形成させることで
製作できる。次に、支持基板が前記ハンドリング基板に
接着されて、Ｓｉ1-xＧｅx層が前記支持基板と前記歪み
のないシリコン層との間に配置される。次に、シリコン
層の表面を露出させ、その内に埋め込みＳｉ1-xＧｅx層
をもつＳＯＩ基板を形成するために前記ハンドリング基
板の一部が前記支持基板から除去されることが好まし
い。ここで、前記埋め込みＳｉ1-xＧｅx層は、好ましく
は、前記支持基板から前記シリコン層の表面に延びる方
向に減少されるプロファイルをもつ傾斜したゲルマニウ
ムの濃度をもつ。
みのないシリコン層及び前記シリコン層上に延びたＳｉ
1-xＧｅx層をもつハンドリング基板を形成させることで
製作できる。次に、支持基板が前記ハンドリング基板に
接着されて、Ｓｉ1-xＧｅx層が前記支持基板と前記歪み
のないシリコン層との間に配置される。次に、シリコン
層の表面を露出させ、その内に埋め込みＳｉ1-xＧｅx層
をもつＳＯＩ基板を形成するために前記ハンドリング基
板の一部が前記支持基板から除去されることが好まし
い。ここで、前記埋め込みＳｉ1-xＧｅx層は、好ましく
は、前記支持基板から前記シリコン層の表面に延びる方
向に減少されるプロファイルをもつ傾斜したゲルマニウ
ムの濃度をもつ。
【０００９】これらの方法はまた、その内に歪みのない
第１シリコン層、前記第１シリコン層上に延びたＳｉ
1-xＧｅx層及び前記Ｓｉ1-xＧｅx層上に延びた歪みのな
いまたは歪みのある第２シリコン層をもつハンドリング
基板を形成する段階を含む。また、前記接着段階前に前
記Ｓｉ1-xＧｅx層上に熱的酸化層を形成するために熱的
に前記第２シリコン層を酸化させる段階を行っても良
い。また、前記支持基板は、その上に酸化物表面層を含
むことができ、前記接着段階は前記熱的酸化層に前記酸
化物表面層を接着させる段階を含むことができる。ある
いは、前記接着段階前にＳｉ1-xＧｅx層上に電気的な絶
縁層を蒸着させる段階を行っても良く、前記接着段階は
前記電気的な絶縁層に前記酸化物表面層を接着する段階
を含むことができる。
第１シリコン層、前記第１シリコン層上に延びたＳｉ
1-xＧｅx層及び前記Ｓｉ1-xＧｅx層上に延びた歪みのな
いまたは歪みのある第２シリコン層をもつハンドリング
基板を形成する段階を含む。また、前記接着段階前に前
記Ｓｉ1-xＧｅx層上に熱的酸化層を形成するために熱的
に前記第２シリコン層を酸化させる段階を行っても良
い。また、前記支持基板は、その上に酸化物表面層を含
むことができ、前記接着段階は前記熱的酸化層に前記酸
化物表面層を接着させる段階を含むことができる。ある
いは、前記接着段階前にＳｉ1-xＧｅx層上に電気的な絶
縁層を蒸着させる段階を行っても良く、前記接着段階は
前記電気的な絶縁層に前記酸化物表面層を接着する段階
を含むことができる。
【００１０】ＳＯＩ基板を形成するさらに他の好ましい
方法によれば、ハンドリング基板はその内に多孔性シリ
コン層を含むことができ、前記除去段階は前記多孔性シ
リコン層を分離することで前記支持基板から前記ハンド
リング基板の一部を除去し、次に前記多孔性シリコン層
及びシリコン層を平坦化する段階を含むことができる。
ハンドリング基板を形成する好ましい方法は、シリコン
層上にＳｉ1-xＧｅx層をエピタキシャル成長させ、次
に、前記ハンドリング基板内に水素注入層を形成するた
めに前記Ｓｉ1-xＧｅx層及び前記シリコン層を通じて水
素イオンを注入する段階を含むことができる。そして、
前記除去段階は、前記水素注入層を分離し、シリコン層
の表面を露出させるために前記水素注入層を平坦化する
ことで行われる。電界効果トランジスタを含む半導体素
子は前記シリコン層の表面に形成できる。
方法によれば、ハンドリング基板はその内に多孔性シリ
コン層を含むことができ、前記除去段階は前記多孔性シ
リコン層を分離することで前記支持基板から前記ハンド
リング基板の一部を除去し、次に前記多孔性シリコン層
及びシリコン層を平坦化する段階を含むことができる。
ハンドリング基板を形成する好ましい方法は、シリコン
層上にＳｉ1-xＧｅx層をエピタキシャル成長させ、次
に、前記ハンドリング基板内に水素注入層を形成するた
めに前記Ｓｉ1-xＧｅx層及び前記シリコン層を通じて水
素イオンを注入する段階を含むことができる。そして、
前記除去段階は、前記水素注入層を分離し、シリコン層
の表面を露出させるために前記水素注入層を平坦化する
ことで行われる。電界効果トランジスタを含む半導体素
子は前記シリコン層の表面に形成できる。
【００１１】本発明の付加的な実施形態は、ＳＯＩ電界
効果トランジスタを含む。このようなトランジスタは、
電気的な絶縁層及び前記電気的な絶縁層上の歪みのない
シリコン活性層を含む。また、前記歪みのないシリコン
活性層表面に絶縁されたゲート電極が与えられる。ま
た、前記電気的な絶縁層と前記歪みのないシリコン活性
層との間にＳｉ1-xＧｅx層が配置される。前記Ｓｉ1-x
Ｇｅx層は、前記歪みのないシリコン活性層と第１接合
を形成し、その内でゲルマニウムがピークレベルから前
記歪みのないシリコン活性層の表面に向かって延びる第
１方向に単調に減少する傾斜した濃度をもつ。この実施
例の一形態によれば、ピークゲルマニウム濃度レベルは
ｘ=０．１５よりも大きく、前記Ｓｉ1-xＧｅx層内での
ゲルマニウムの濃度は前記ピークレベルから前記第１接
合で約ｘ=０．１よりも小さいレベルまで変化する。前
記第１接合でゲルマニウムの濃度は急傾斜をもつ場合が
ある。より好ましくは、前記Ｓｉ1-xＧｅx層内でのゲル
マニウムの濃度は、０．２＜ｘ＜０．４であるピークレ
ベルから前記第１接合でｘ=０のレベルまで変化する。
効果トランジスタを含む。このようなトランジスタは、
電気的な絶縁層及び前記電気的な絶縁層上の歪みのない
シリコン活性層を含む。また、前記歪みのないシリコン
活性層表面に絶縁されたゲート電極が与えられる。ま
た、前記電気的な絶縁層と前記歪みのないシリコン活性
層との間にＳｉ1-xＧｅx層が配置される。前記Ｓｉ1-x
Ｇｅx層は、前記歪みのないシリコン活性層と第１接合
を形成し、その内でゲルマニウムがピークレベルから前
記歪みのないシリコン活性層の表面に向かって延びる第
１方向に単調に減少する傾斜した濃度をもつ。この実施
例の一形態によれば、ピークゲルマニウム濃度レベルは
ｘ=０．１５よりも大きく、前記Ｓｉ1-xＧｅx層内での
ゲルマニウムの濃度は前記ピークレベルから前記第１接
合で約ｘ=０．１よりも小さいレベルまで変化する。前
記第１接合でゲルマニウムの濃度は急傾斜をもつ場合が
ある。より好ましくは、前記Ｓｉ1-xＧｅx層内でのゲル
マニウムの濃度は、０．２＜ｘ＜０．４であるピークレ
ベルから前記第１接合でｘ=０のレベルまで変化する。
【００１２】また、前記Ｓｉ1-xＧｅx層は前記下部の電
気的な絶縁層と界面をなし、また前記Ｓｉ1-xＧｅx層内
で前記傾斜したゲルマニウムの濃度は前記電気的な絶縁
層との界面で約ｘ=０．１よりも小さいレベルから前記
ピークレベルまで増大することもある。また、前記歪み
のないシリコン活性層は約６００Å以上の厚さをもつこ
とができ、前記Ｓｉ1-xＧｅx層は約８００Å以下の厚さ
をもつことができる。
気的な絶縁層と界面をなし、また前記Ｓｉ1-xＧｅx層内
で前記傾斜したゲルマニウムの濃度は前記電気的な絶縁
層との界面で約ｘ=０．１よりも小さいレベルから前記
ピークレベルまで増大することもある。また、前記歪み
のないシリコン活性層は約６００Å以上の厚さをもつこ
とができ、前記Ｓｉ1-xＧｅx層は約８００Å以下の厚さ
をもつことができる。
【００１３】ＰＭＯＳトランジスタでよりも大きい駆動
電流能力がチャンネル領域及びボディ領域でドーピング
プロファイルを再編成することにより達成できる。特
に、シリコンとＳｉ1-xＧｅxとであるドーピングの溶解
度が異なるということが、ＰＭＯＳ素子の特性を向上さ
せるのに有利に使用できる。好ましいＰＭＯＳトランジ
スタにおいて、Ｓｉ1-xＧｅx層はＮ型ドーピングでドー
ピングされ、Ｓｉ1-xＧｅx層内でＮ型ドーピングの濃度
は前記歪みのないシリコン活性層の表面に向かう第１方
向に減少するプロファイルをもつ。このプロファイル
は、好ましくはＳｉ1-xＧｅx層内にピークレベルをも
ち、レトログレードされ続いたＮ型ドーピングプロファ
イルが前記歪みのないシリコン活性層を横切って延びる
単調な方式で前記第１方向で減少できる。このようなＮ
型ドーピングは、好ましくは、ボディ領域でパンチスル
ーを抑えるのに使用できるが、ＰＭＯＳトランジスタの
スレショルド電圧に影響を与えるのにも使用できる。
電流能力がチャンネル領域及びボディ領域でドーピング
プロファイルを再編成することにより達成できる。特
に、シリコンとＳｉ1-xＧｅxとであるドーピングの溶解
度が異なるということが、ＰＭＯＳ素子の特性を向上さ
せるのに有利に使用できる。好ましいＰＭＯＳトランジ
スタにおいて、Ｓｉ1-xＧｅx層はＮ型ドーピングでドー
ピングされ、Ｓｉ1-xＧｅx層内でＮ型ドーピングの濃度
は前記歪みのないシリコン活性層の表面に向かう第１方
向に減少するプロファイルをもつ。このプロファイル
は、好ましくはＳｉ1-xＧｅx層内にピークレベルをも
ち、レトログレードされ続いたＮ型ドーピングプロファ
イルが前記歪みのないシリコン活性層を横切って延びる
単調な方式で前記第１方向で減少できる。このようなＮ
型ドーピングは、好ましくは、ボディ領域でパンチスル
ーを抑えるのに使用できるが、ＰＭＯＳトランジスタの
スレショルド電圧に影響を与えるのにも使用できる。
【００１４】また、他のＳＯＩ電界効果トランジスタ
は、電気的な絶縁層及び前記電気的な絶縁層上の複合半
導体活性領域を含むことができる。前記複合半導体活性
領域は約６００Å以上の厚さをもつシリコン活性層と、
前記電気的な絶縁層と前記シリコン活性層との間に配置
される単一のＳｉ1-xＧｅx層を具備できる。前記Ｓｉ1-
xＧｅx層は前記シリコン活性層と第１接合を形成し、そ
の内でゲルマニウムがピークレベルから前記シリコン活
性層の表面に向かって延びる第１方向に単調に減少する
傾斜した濃度をもつ。前記Ｓｉ1-xＧｅx層内でのゲルマ
ニウムのピークレベルは、好ましくは、ｘ=０．１５よ
りも大きく、前記Ｓｉ1-xＧｅx層内でのゲルマニウムの
濃度は前記ピークレベルから前記第１接合で約ｘ=０．
１よりも小さいレベルまで変化する。より好ましくは、
前記Ｓｉ1-xＧｅx層内でのゲルマニウムの濃度は０．２
＜ｘ＜０．４であるピークレベルから前記第１接合でｘ
=０のレベルまで変化する。また、前記Ｓｉ1-xＧｅx層
は、前記電気的な絶縁層と界面をなし、また前記Ｓｉ
1-xＧｅx層内での前記傾斜したゲルマニウムの濃度は前
記界面で約ｘ=０．１よりも小さいレベルから前記ピー
クレベルまで増大することもある。
は、電気的な絶縁層及び前記電気的な絶縁層上の複合半
導体活性領域を含むことができる。前記複合半導体活性
領域は約６００Å以上の厚さをもつシリコン活性層と、
前記電気的な絶縁層と前記シリコン活性層との間に配置
される単一のＳｉ1-xＧｅx層を具備できる。前記Ｓｉ1-
xＧｅx層は前記シリコン活性層と第１接合を形成し、そ
の内でゲルマニウムがピークレベルから前記シリコン活
性層の表面に向かって延びる第１方向に単調に減少する
傾斜した濃度をもつ。前記Ｓｉ1-xＧｅx層内でのゲルマ
ニウムのピークレベルは、好ましくは、ｘ=０．１５よ
りも大きく、前記Ｓｉ1-xＧｅx層内でのゲルマニウムの
濃度は前記ピークレベルから前記第１接合で約ｘ=０．
１よりも小さいレベルまで変化する。より好ましくは、
前記Ｓｉ1-xＧｅx層内でのゲルマニウムの濃度は０．２
＜ｘ＜０．４であるピークレベルから前記第１接合でｘ
=０のレベルまで変化する。また、前記Ｓｉ1-xＧｅx層
は、前記電気的な絶縁層と界面をなし、また前記Ｓｉ
1-xＧｅx層内での前記傾斜したゲルマニウムの濃度は前
記界面で約ｘ=０．１よりも小さいレベルから前記ピー
クレベルまで増大することもある。
【００１５】本発明の他の実施形態は、電気的な絶縁層
上に延びその内に複合半導体活性領域をもつＰＭＯＳ電
界効果トランジスタを含む。前記複合半導体活性領域は
その内でゲルマニウムが単一のＳｉ1-xＧｅx層内のピー
クレベルからその表面に向かって延びる第１方向に単調
に減少する傾斜した濃度をもつ単一のＳｉ1-xＧｅx層を
含む。また、歪みのないシリコン活性層が前記単一のＳ
ｉ1-xＧｅx層との第１接合から前記表面に延びるように
与えられる。また、前記複合半導体活性領域は、その内
に表面に向かって延びた基本的に少なくともレトログレ
ードされたＮ型ドーピングプロファイルをもち、単一の
Ｓｉ1-xＧｅx層内でピークレベルをもつ。このようなＮ
型ドーピングにより与えられた全体的な電荷は、ＰＭＯ
Ｓトランジスタのスレショルド電圧に影響を与える。ま
た、単一のＳｉ1-xＧｅx層内でＮ型ドーピングは前記ソ
ースとドレイン領域との間で延びることのできる空乏層
により発生されるパンチスルーを大幅に防止する。ま
た、低濃度でドーピングされたＰ型ソース及びドレイン
領域が与えられる。このような領域は前記絶縁されたゲ
ート電極に対向するシリコン活性層内に形成される。Ｎ
型導電性のソース側ポケット注入領域が与えられ、これ
は、前記低濃度でドーピングされたＰ型ソース領域と前
記単一のＳｉ1-xＧｅx層との間に形成される。このポケ
ット注入領域は各々ソース領域及び単一のＳｉ1-xＧｅx
層と整流及び反整流接合を形成し、接合漏れを抑えるよ
うに作用する。
上に延びその内に複合半導体活性領域をもつＰＭＯＳ電
界効果トランジスタを含む。前記複合半導体活性領域は
その内でゲルマニウムが単一のＳｉ1-xＧｅx層内のピー
クレベルからその表面に向かって延びる第１方向に単調
に減少する傾斜した濃度をもつ単一のＳｉ1-xＧｅx層を
含む。また、歪みのないシリコン活性層が前記単一のＳ
ｉ1-xＧｅx層との第１接合から前記表面に延びるように
与えられる。また、前記複合半導体活性領域は、その内
に表面に向かって延びた基本的に少なくともレトログレ
ードされたＮ型ドーピングプロファイルをもち、単一の
Ｓｉ1-xＧｅx層内でピークレベルをもつ。このようなＮ
型ドーピングにより与えられた全体的な電荷は、ＰＭＯ
Ｓトランジスタのスレショルド電圧に影響を与える。ま
た、単一のＳｉ1-xＧｅx層内でＮ型ドーピングは前記ソ
ースとドレイン領域との間で延びることのできる空乏層
により発生されるパンチスルーを大幅に防止する。ま
た、低濃度でドーピングされたＰ型ソース及びドレイン
領域が与えられる。このような領域は前記絶縁されたゲ
ート電極に対向するシリコン活性層内に形成される。Ｎ
型導電性のソース側ポケット注入領域が与えられ、これ
は、前記低濃度でドーピングされたＰ型ソース領域と前
記単一のＳｉ1-xＧｅx層との間に形成される。このポケ
ット注入領域は各々ソース領域及び単一のＳｉ1-xＧｅx
層と整流及び反整流接合を形成し、接合漏れを抑えるよ
うに作用する。
【００１６】ＳＯＩ電界効果トランジスタのさらに他の
実施形態は、バルクシリコン領域及び前記バルクシリコ
ン領域上の電気的な絶縁層を含む。第１厚さをもつ歪み
のないシリコン活性層がやはり前記電気的な絶縁層上に
与えられ、側壁絶縁スペーサをもつ絶縁されたゲート電
極が前記歪みのないシリコン活性層の表面に形成され
る。第１導電型のＳｉ1-xＧｅx層が前記電気的な絶縁層
と歪みのないシリコン活性層との間に配置される。特
に、前記Ｓｉ1-xＧｅx層は、前記歪みのないシリコン活
性層と第１接合を形成し、その内にゲルマニウムがピー
クレベルから表面に向かって延びる第１方向に単調に減
少する傾斜した濃度をもつ。また、低濃度でドーピング
された第２導電型のソース及びドレイン領域が与えられ
る。このように低濃度でドーピングされた領域は歪みの
ないシリコン活性層内に形成されるが、前記歪みのない
シリコン活性層の厚さよりも小さい深さで形成される。
さらに、第１導電型のソース側ポケット注入領域が前記
歪みのないシリコン活性層内に与えられ、このようなソ
ース側ポケット注入領域は前記低濃度でドーピングされ
たソース領域と前記Ｓｉ1-xＧｅx層との間に形成され
る。本実施例の好ましい形態によれば、前記Ｓｉ1-xＧ
ｅx層は表面に対してその内にレトログレードされた第
１導電型ドーピングプロファイルをもつ。このようにレ
トログレードされた第１導電型ドーピングプロファイル
は、レトログレードされた砒素または砒素／リンドーピ
ングプロファイルであって、前記歪みのないシリコン活
性層内の前記チャンネル領域で第１導電型ドーピングの
最大濃度に比べてその内の第１導電型ドーピングの濃度
が大きいＳｉ1-xＧｅx層にならしめることができる。特
に、前記レトログレードされたドーピングプロファイル
はＳｉ1-xＧｅx層でピークをもち、前記ゲート電極の下
部で最小となる。このようにレトログレードされたプロ
ファイルは、好ましくは、前記ピークレベルから前記最
小レベルまで単調に減少されるが、他のレトログレード
プロファイルが得られることもある。前記歪みのないシ
リコン活性層の厚さ及び前記チャンネル領域と下部のＳ
ｉ1-xＧｅx層内のドーピングの総量は、所望のスレショ
ルド電圧を達成し、パンチスルーを防止するために注意
深く調節できる。
実施形態は、バルクシリコン領域及び前記バルクシリコ
ン領域上の電気的な絶縁層を含む。第１厚さをもつ歪み
のないシリコン活性層がやはり前記電気的な絶縁層上に
与えられ、側壁絶縁スペーサをもつ絶縁されたゲート電
極が前記歪みのないシリコン活性層の表面に形成され
る。第１導電型のＳｉ1-xＧｅx層が前記電気的な絶縁層
と歪みのないシリコン活性層との間に配置される。特
に、前記Ｓｉ1-xＧｅx層は、前記歪みのないシリコン活
性層と第１接合を形成し、その内にゲルマニウムがピー
クレベルから表面に向かって延びる第１方向に単調に減
少する傾斜した濃度をもつ。また、低濃度でドーピング
された第２導電型のソース及びドレイン領域が与えられ
る。このように低濃度でドーピングされた領域は歪みの
ないシリコン活性層内に形成されるが、前記歪みのない
シリコン活性層の厚さよりも小さい深さで形成される。
さらに、第１導電型のソース側ポケット注入領域が前記
歪みのないシリコン活性層内に与えられ、このようなソ
ース側ポケット注入領域は前記低濃度でドーピングされ
たソース領域と前記Ｓｉ1-xＧｅx層との間に形成され
る。本実施例の好ましい形態によれば、前記Ｓｉ1-xＧ
ｅx層は表面に対してその内にレトログレードされた第
１導電型ドーピングプロファイルをもつ。このようにレ
トログレードされた第１導電型ドーピングプロファイル
は、レトログレードされた砒素または砒素／リンドーピ
ングプロファイルであって、前記歪みのないシリコン活
性層内の前記チャンネル領域で第１導電型ドーピングの
最大濃度に比べてその内の第１導電型ドーピングの濃度
が大きいＳｉ1-xＧｅx層にならしめることができる。特
に、前記レトログレードされたドーピングプロファイル
はＳｉ1-xＧｅx層でピークをもち、前記ゲート電極の下
部で最小となる。このようにレトログレードされたプロ
ファイルは、好ましくは、前記ピークレベルから前記最
小レベルまで単調に減少されるが、他のレトログレード
プロファイルが得られることもある。前記歪みのないシ
リコン活性層の厚さ及び前記チャンネル領域と下部のＳ
ｉ1-xＧｅx層内のドーピングの総量は、所望のスレショ
ルド電圧を達成し、パンチスルーを防止するために注意
深く調節できる。
【００１７】また、本発明の実施形態は、ＳＯＩ基板の
表面上に絶縁されたゲート電極を形成することで電界効
果トランジスタを形成する方法を含む。この基板は電気
的な絶縁層、前記電気的な絶縁層上の歪みのないシリコ
ン活性層及び前記電気的な絶縁層と歪みのないシリコン
活性層との間に配置され、その内にゲルマニウムが傾斜
した濃度をもつＳｉ1-xＧｅx層を含む。前記歪みのない
シリコン活性層内で第１導電型のソース及びドレイン領
域を形成し、前記歪みのないシリコン活性層及び前記Ｓ
ｉ1-xＧｅxエピタキシャル層内に形成された第２導電型
のソース側及びドレイン側ポケット注入領域を形成する
ための段階がさらに行われる。このようなポケット注入
領域は各々、ソース及びドレイン領域とＰ-Ｎ接合を形
成する。絶縁されたゲート電極を形成する段階前に、好
ましくは、前記歪みのないシリコン活性層内に第１導電
型のスレショルド電圧調節用ドーピングを注入する段階
が行われる。次に、このようなスレショルド電圧調節用
ドーピングは、前記絶縁されたゲート電極が形成された
後にアニーリングされ、シリコン及びＳｉ1-xＧｅxでの
ドーピングの溶解度の違いの結果として再分布され、Ｓ
ｉ1-xＧｅxエピタキシャル層及びシリコン活性層内にス
レショルド電圧調節用ドーピングのレトログレードプロ
ファイルを形成する。また、Ｓｉ1-xＧｅxエピタキシャ
ル層内のドーピングはＰＭＯＳ素子でパンチスルーを防
止し、ＮＭＯＳ素子でフローティングボディ効果を減少
させる。
表面上に絶縁されたゲート電極を形成することで電界効
果トランジスタを形成する方法を含む。この基板は電気
的な絶縁層、前記電気的な絶縁層上の歪みのないシリコ
ン活性層及び前記電気的な絶縁層と歪みのないシリコン
活性層との間に配置され、その内にゲルマニウムが傾斜
した濃度をもつＳｉ1-xＧｅx層を含む。前記歪みのない
シリコン活性層内で第１導電型のソース及びドレイン領
域を形成し、前記歪みのないシリコン活性層及び前記Ｓ
ｉ1-xＧｅxエピタキシャル層内に形成された第２導電型
のソース側及びドレイン側ポケット注入領域を形成する
ための段階がさらに行われる。このようなポケット注入
領域は各々、ソース及びドレイン領域とＰ-Ｎ接合を形
成する。絶縁されたゲート電極を形成する段階前に、好
ましくは、前記歪みのないシリコン活性層内に第１導電
型のスレショルド電圧調節用ドーピングを注入する段階
が行われる。次に、このようなスレショルド電圧調節用
ドーピングは、前記絶縁されたゲート電極が形成された
後にアニーリングされ、シリコン及びＳｉ1-xＧｅxでの
ドーピングの溶解度の違いの結果として再分布され、Ｓ
ｉ1-xＧｅxエピタキシャル層及びシリコン活性層内にス
レショルド電圧調節用ドーピングのレトログレードプロ
ファイルを形成する。また、Ｓｉ1-xＧｅxエピタキシャ
ル層内のドーピングはＰＭＯＳ素子でパンチスルーを防
止し、ＮＭＯＳ素子でフローティングボディ効果を減少
させる。
【００１８】本発明の基板及びその形成方法は、ＦＢＥ
が減少されたＮＭＯＳトランジスタを形成するために用
いられることもある。ＦＢＥの減少はその内に傾斜した
ゲルマニウム濃度をもつ埋め込みシリコンゲルマニウム
層がボディ領域からソース領域に流れるホールに対する
ポテンシャル障壁を減少させるからである。したがっ
て、衝撃イオン化によりボディ領域で発生されたホール
はｐ-Ｓｉ（ボディ）／ｐ-ＳｉＧｅ（ボディ）／ｎ+Ｓ
ｉＧｅ（ソース）／ｎ+Ｓｉ（ソース）の経路に沿って
ソース領域へとより容易に流れることができる。ドレイ
ン-ソース電圧Ｖｄｓに対して平坦に分布されたサブス
レショルド傾斜をもつドレイン電流Ｉｄ対ゲート電圧Ｖ
ｇ曲線及び良好に制御されたキング効果特性をもつＮＭ
ＯＳトランジスタがまた形成できる。本発明の基板及び
その形成方法は、チャンネル領域で高い反転層キャリア
移動度から起因する優れた駆動能力をもつＰＭＯＳトラ
ンジスタを与えるためにも用いられる。このように向上
された駆動能力は、レトログレードされたドーピングプ
ロファイル及び所望のスレショルド電圧が同時に達成さ
れるようにアニーリングを通じてチャンネル領域ドーピ
ングを再編成することで得られる。このようなチャンネ
ル領域ドーピングの再編成は、ポケットイオン注入効果
を高めるためにも用いられる。このようなＮＭＯＳ及び
ＰＭＯＳ素子のスレショルド電圧ロールオフ（ｒｏｌｌ
ｏｆｆ）特性は減少された短チャンネル効果（ＲＳＣ
Ｅ）を示すことができ、このような素子において抑制さ
れた寄生バイポーラ作用（ＰＢＡ）がオフ漏れ電流を減
少させるために用いられる。
が減少されたＮＭＯＳトランジスタを形成するために用
いられることもある。ＦＢＥの減少はその内に傾斜した
ゲルマニウム濃度をもつ埋め込みシリコンゲルマニウム
層がボディ領域からソース領域に流れるホールに対する
ポテンシャル障壁を減少させるからである。したがっ
て、衝撃イオン化によりボディ領域で発生されたホール
はｐ-Ｓｉ（ボディ）／ｐ-ＳｉＧｅ（ボディ）／ｎ+Ｓ
ｉＧｅ（ソース）／ｎ+Ｓｉ（ソース）の経路に沿って
ソース領域へとより容易に流れることができる。ドレイ
ン-ソース電圧Ｖｄｓに対して平坦に分布されたサブス
レショルド傾斜をもつドレイン電流Ｉｄ対ゲート電圧Ｖ
ｇ曲線及び良好に制御されたキング効果特性をもつＮＭ
ＯＳトランジスタがまた形成できる。本発明の基板及び
その形成方法は、チャンネル領域で高い反転層キャリア
移動度から起因する優れた駆動能力をもつＰＭＯＳトラ
ンジスタを与えるためにも用いられる。このように向上
された駆動能力は、レトログレードされたドーピングプ
ロファイル及び所望のスレショルド電圧が同時に達成さ
れるようにアニーリングを通じてチャンネル領域ドーピ
ングを再編成することで得られる。このようなチャンネ
ル領域ドーピングの再編成は、ポケットイオン注入効果
を高めるためにも用いられる。このようなＮＭＯＳ及び
ＰＭＯＳ素子のスレショルド電圧ロールオフ（ｒｏｌｌ
ｏｆｆ）特性は減少された短チャンネル効果（ＲＳＣ
Ｅ）を示すことができ、このような素子において抑制さ
れた寄生バイポーラ作用（ＰＢＡ）がオフ漏れ電流を減
少させるために用いられる。
【００１９】
【発明の実施の形態】以下、添付した図面に基づき、本
発明の望ましい実施形態を詳細に説明する。後述する実
施形態は各種の形態に変形でき、本発明の範囲が後述す
る実施形態に限定されることはない。本発明の実施形態
は当業界における通常の知識を有した者に本発明をより
完全に説明するために提供されるものである。本発明の
実施形態を説明する図面において、ある層や領域の厚さ
は明細書の明確性のために誇張されている。また、ある
層が他の層または基板の"上部"にあると記載された場
合、前記ある層が前記他の層または基板の上部に直接的
に存在することもできれば、その間に第３の層が介在さ
れることもできる。さらに、"第１導電型"及び"第２導
電型"という用語は、Ｎ型またはＰ型のように反対の導
電型を示すが、ここに説明される各実施形態はまたその
相補的な実施形態を含む。同一の参照番号は全体に亘っ
て同一の構成要素を示す。
発明の望ましい実施形態を詳細に説明する。後述する実
施形態は各種の形態に変形でき、本発明の範囲が後述す
る実施形態に限定されることはない。本発明の実施形態
は当業界における通常の知識を有した者に本発明をより
完全に説明するために提供されるものである。本発明の
実施形態を説明する図面において、ある層や領域の厚さ
は明細書の明確性のために誇張されている。また、ある
層が他の層または基板の"上部"にあると記載された場
合、前記ある層が前記他の層または基板の上部に直接的
に存在することもできれば、その間に第３の層が介在さ
れることもできる。さらに、"第１導電型"及び"第２導
電型"という用語は、Ｎ型またはＰ型のように反対の導
電型を示すが、ここに説明される各実施形態はまたその
相補的な実施形態を含む。同一の参照番号は全体に亘っ
て同一の構成要素を示す。
【００２０】図３Ａないし図３Ｅを参照し、その内にＳ
ｉ1-xＧｅx層をもつＳＯＩ基板を形成する望ましい方法
を説明する。図３Ａに示されたように、この方法はその
内に多孔性シリコン層１２及び前記多孔性シリコン層１
２上に形成された第１エピタキシャルシリコン層１４を
もつハンドリング基板１０を形成する段階を含む。この
第１エピタキシャルシリコン層１４は、約６００Å以上
の厚さをもつことができる。図３Ｂに示されたように、
次に、Ｓｉ1-xＧｅx層１６が前記第１エピタキシャルシ
リコン層１４上に形成される。このＳｉ1-xＧｅx層１６
は約８００Å以下の厚さをもち、７００℃ないし１３０
０℃の範囲内の温度で行われる減圧化学気相蒸着（ＬＰ
ＣＶＤ）技術を用いて形成できる。このような蒸着段階
は、第１エピタキシャルシリコン層１４の表面をＧｅＨ
4及びＳｉＨ2Ｃｌ2ソースガスの混合物を含む蒸着ガス
に露出させることで行われる。特に、前記蒸着段階は、
好ましくは、ゲルマニウムソースガス（例えば、ＧｅＨ
4）の相対的な濃度をインサイチュで変えながら行われ
る。例えば、ゲルマニウムソースガスの流量は、好まし
くは、Ｓｉ1-xＧｅx層１６内でゲルマニウムの濃度が前
記下部の第１エピタキシャルシリコン層１４との接合で
ｘ=０の値から０．２≦ｘ≦０．４の最大値に増加する
ように変化させる。最大の濃度レベルに達してから、前
記ゲルマニウムソースガスの流量は、Ｓｉ1-xＧｅx層１
６内でゲルマニウムの濃度がゼロに減少されるまで次第
に減少する。
ｉ1-xＧｅx層をもつＳＯＩ基板を形成する望ましい方法
を説明する。図３Ａに示されたように、この方法はその
内に多孔性シリコン層１２及び前記多孔性シリコン層１
２上に形成された第１エピタキシャルシリコン層１４を
もつハンドリング基板１０を形成する段階を含む。この
第１エピタキシャルシリコン層１４は、約６００Å以上
の厚さをもつことができる。図３Ｂに示されたように、
次に、Ｓｉ1-xＧｅx層１６が前記第１エピタキシャルシ
リコン層１４上に形成される。このＳｉ1-xＧｅx層１６
は約８００Å以下の厚さをもち、７００℃ないし１３０
０℃の範囲内の温度で行われる減圧化学気相蒸着（ＬＰ
ＣＶＤ）技術を用いて形成できる。このような蒸着段階
は、第１エピタキシャルシリコン層１４の表面をＧｅＨ
4及びＳｉＨ2Ｃｌ2ソースガスの混合物を含む蒸着ガス
に露出させることで行われる。特に、前記蒸着段階は、
好ましくは、ゲルマニウムソースガス（例えば、ＧｅＨ
4）の相対的な濃度をインサイチュで変えながら行われ
る。例えば、ゲルマニウムソースガスの流量は、好まし
くは、Ｓｉ1-xＧｅx層１６内でゲルマニウムの濃度が前
記下部の第１エピタキシャルシリコン層１４との接合で
ｘ=０の値から０．２≦ｘ≦０．４の最大値に増加する
ように変化させる。最大の濃度レベルに達してから、前
記ゲルマニウムソースガスの流量は、Ｓｉ1-xＧｅx層１
６内でゲルマニウムの濃度がゼロに減少されるまで次第
に減少する。
【００２１】次に、図３Ｂを参照すると、第２エピタキ
シャルシリコン層１８が約８５０℃の温度でＳｉＨ2Ｃ
ｌ2ソースガスを用いて前記蒸着段階を続けることで前
記Ｓｉ 1-xＧｅx層１６上に形成できる。第２エピタキシ
ャルシリコン層１８を形成する段階は、行っても、行わ
なくても良い。
シャルシリコン層１８が約８５０℃の温度でＳｉＨ2Ｃ
ｌ2ソースガスを用いて前記蒸着段階を続けることで前
記Ｓｉ 1-xＧｅx層１６上に形成できる。第２エピタキシ
ャルシリコン層１８を形成する段階は、行っても、行わ
なくても良い。
【００２２】図３Ｃを参照すると、支持基板２０が、好
ましくは、前記第２エピタキシャルシリコン層１８に接
着される。示されたように、このような接着段階は、好
ましくは、前記支持基板２０上に存在する酸化層２２と
前記第２エピタキシャルシリコン層１８の練磨された表
面との間で行われる。前記酸化層２２は、約８００ない
し３０００Åの範囲の厚さをもつ。次に、図３Ｄに示さ
れたように、ハンドリング基板１０が前記多孔性シリコ
ン層１２に沿って前記複合基板を分離することで、前記
複合基板から除去される。このとき、従来の技術が前記
複合基板から前記多孔性シリコン層１２の残留する一部
を除去するために用いられる場合がある。図３Ｅに示さ
れたように、このような除去段階は、第１エピタキシャ
ルシリコン層１４の初期表面１４ａを露出させる平坦化
または研摩技術を用いて前記多孔性シリコン層１２を除
去する段階を含む。以下、詳述するように、より好まし
い電気的な特性をもつ活性素子（例えば、ＣＭＯＳ素
子）は、第１"歪みのない"エピタキシャルシリコン層１
４に形成できる。
ましくは、前記第２エピタキシャルシリコン層１８に接
着される。示されたように、このような接着段階は、好
ましくは、前記支持基板２０上に存在する酸化層２２と
前記第２エピタキシャルシリコン層１８の練磨された表
面との間で行われる。前記酸化層２２は、約８００ない
し３０００Åの範囲の厚さをもつ。次に、図３Ｄに示さ
れたように、ハンドリング基板１０が前記多孔性シリコ
ン層１２に沿って前記複合基板を分離することで、前記
複合基板から除去される。このとき、従来の技術が前記
複合基板から前記多孔性シリコン層１２の残留する一部
を除去するために用いられる場合がある。図３Ｅに示さ
れたように、このような除去段階は、第１エピタキシャ
ルシリコン層１４の初期表面１４ａを露出させる平坦化
または研摩技術を用いて前記多孔性シリコン層１２を除
去する段階を含む。以下、詳述するように、より好まし
い電気的な特性をもつ活性素子（例えば、ＣＭＯＳ素
子）は、第１"歪みのない"エピタキシャルシリコン層１
４に形成できる。
【００２３】図４Ａないし図４Ｅを参照し、その内にＳ
ｉ1-xＧｅx層をもつＳＯＩ基板を形成する他の方法を説
明する。図４Ａに示されたように、この他の方法は、そ
の上にＳｉ1-xＧｅx層１６’及び前記Ｓｉ1-xＧｅx層１
６’上に形成された第２エピタキシャルシリコン層１
８’をもつハンドリング基板１０’を形成する段階を含
む。前記Ｓｉ1-xＧｅx層１６’は、図３Ｂと結びつけて
説明したように形成できる。次に、ブランケットイオン
注入段階が行われる。このイオン注入段階は、水素イオ
ン注入層１５を形成するために前記第２エピタキシャル
シリコン層１８’を通じて前記ハンドリング基板１０’
に水素イオンを注入する段階を含む。水素イオンは、好
ましくは、前記水素イオン注入層１５とＳｉ1-xＧｅx層
１６’との間に第１シリコン層１４’を形成するのに十
分なエネルギーレベルでイオン注入される。例えば、水
素イオンは、１×１０16ないし１×１０17ｃｍ-2のドー
ズレベルと１５０ないし４００ＫｅＶのエネルギーレベ
ルでイオン注入される。図４Ｃを参照すると、支持基板
２０が、好ましくは、前記第２エピタキシャルシリコン
層１８’に接着される。示されたように、このような接
着段階は、好ましくは、前記支持基板２０上に存在する
酸化層２２と前記第２エピタキシャルシリコン層１８’
の練磨された表面との間で行われる。次に、図４Ｄに示
されたように、ハンドリング基板１０’が前記水素イオ
ン注入層１５に沿って前記複合基板を分離することで、
前記複合基板から除去される。このとき、従来の技術
が、前記複合基板から前記水素イオン注入層１５の残留
する一部を除去するために用いられる場合がある。
ｉ1-xＧｅx層をもつＳＯＩ基板を形成する他の方法を説
明する。図４Ａに示されたように、この他の方法は、そ
の上にＳｉ1-xＧｅx層１６’及び前記Ｓｉ1-xＧｅx層１
６’上に形成された第２エピタキシャルシリコン層１
８’をもつハンドリング基板１０’を形成する段階を含
む。前記Ｓｉ1-xＧｅx層１６’は、図３Ｂと結びつけて
説明したように形成できる。次に、ブランケットイオン
注入段階が行われる。このイオン注入段階は、水素イオ
ン注入層１５を形成するために前記第２エピタキシャル
シリコン層１８’を通じて前記ハンドリング基板１０’
に水素イオンを注入する段階を含む。水素イオンは、好
ましくは、前記水素イオン注入層１５とＳｉ1-xＧｅx層
１６’との間に第１シリコン層１４’を形成するのに十
分なエネルギーレベルでイオン注入される。例えば、水
素イオンは、１×１０16ないし１×１０17ｃｍ-2のドー
ズレベルと１５０ないし４００ＫｅＶのエネルギーレベ
ルでイオン注入される。図４Ｃを参照すると、支持基板
２０が、好ましくは、前記第２エピタキシャルシリコン
層１８’に接着される。示されたように、このような接
着段階は、好ましくは、前記支持基板２０上に存在する
酸化層２２と前記第２エピタキシャルシリコン層１８’
の練磨された表面との間で行われる。次に、図４Ｄに示
されたように、ハンドリング基板１０’が前記水素イオ
ン注入層１５に沿って前記複合基板を分離することで、
前記複合基板から除去される。このとき、従来の技術
が、前記複合基板から前記水素イオン注入層１５の残留
する一部を除去するために用いられる場合がある。
【００２４】図４Ｅに示されたように、このような除去
段階は、第１シリコン層１４’の初期表面を露出させる
平坦化または研摩技術を用いて前記水素イオン注入層１
５を除去する段階を含む。本発明の他の実施形態によれ
ば、図３Ｃの第２エピタキシャルシリコン層１８及び図
４Ｃの第２エピタキシャルシリコン層１８’は、前記接
着段階が行われる前に熱的に酸化される場合もある。或
いは、前記接着段階前に、電気的な絶縁層が前記第２エ
ピタキシャルシリコン層１８、１８’上に、または前記
第２エピタキシャルシリコン層１８、１８’が存在しな
い場合、前記Ｓｉ1-xＧｅx層１６、１６’上に蒸着され
る場合もある。Ｓｉ1-xＧｅx層１６、１６’の厚さは、
これらの層が接着段階のための用意時に熱的に部分酸化
される場合に増加できる。第２エピタキシャルシリコン
層１８、１８’の厚さは、約２００ないし４００Åの間
の範囲内に設定できる。
段階は、第１シリコン層１４’の初期表面を露出させる
平坦化または研摩技術を用いて前記水素イオン注入層１
５を除去する段階を含む。本発明の他の実施形態によれ
ば、図３Ｃの第２エピタキシャルシリコン層１８及び図
４Ｃの第２エピタキシャルシリコン層１８’は、前記接
着段階が行われる前に熱的に酸化される場合もある。或
いは、前記接着段階前に、電気的な絶縁層が前記第２エ
ピタキシャルシリコン層１８、１８’上に、または前記
第２エピタキシャルシリコン層１８、１８’が存在しな
い場合、前記Ｓｉ1-xＧｅx層１６、１６’上に蒸着され
る場合もある。Ｓｉ1-xＧｅx層１６、１６’の厚さは、
これらの層が接着段階のための用意時に熱的に部分酸化
される場合に増加できる。第２エピタキシャルシリコン
層１８、１８’の厚さは、約２００ないし４００Åの間
の範囲内に設定できる。
【００２５】或いは、前記Ｓｉ1-xＧｅx層１６、１６’
は、約３０％の最大レベルに達するその内部のゲルマニ
ウムの傾斜した濃度をもつ層から形成できる。これらの
層は、７００ないし８００℃範囲の温度及び約２０Ｔｏ
ｒｒの圧力下で形成できる。前記ソースガスは、ＧｅＨ
4を０ないし６０ｓｃｃｍ、ＤＣＳ（ＳｉＨ2Ｃｌ2）を
２００ｓｃｃｍ、及びＨＣｌを５０ないし１００ｓｃｃ
ｍを含むことができる。
は、約３０％の最大レベルに達するその内部のゲルマニ
ウムの傾斜した濃度をもつ層から形成できる。これらの
層は、７００ないし８００℃範囲の温度及び約２０Ｔｏ
ｒｒの圧力下で形成できる。前記ソースガスは、ＧｅＨ
4を０ないし６０ｓｃｃｍ、ＤＣＳ（ＳｉＨ2Ｃｌ2）を
２００ｓｃｃｍ、及びＨＣｌを５０ないし１００ｓｃｃ
ｍを含むことができる。
【００２６】図５を参照すると、ＳＯＩ基板で電界効果
トランジスタ（例えば、ＭＯＳＦＥＴ）を形成する望ま
しい方法を説明する。図３Ａないし図３Ｅ及び図４Ａな
いし図４Ｅを結びつけて説明したように、これらの方法
は、歪みのないシリコン活性層とその内に埋め込みＳｉ
1-xＧｅx層を形成する段階を含む（ブロック１０２
０）。前記埋め込みＳｉ1-xＧｅx層は、好ましくは、ゲ
ルマニウムの濃度が初期にｘ=０であるレベルから０．
２≦ｘ≦０．４のピークレベルまで増加する間に前記歪
みのないシリコン活性層からエピタキシャル成長され
る。したがって、埋め込みＳｉ1-xＧｅx層内でのゲルマ
ニウムの濃度は、その内部のピークレベルから前記歪み
のないシリコン活性層の初期表面（すなわち、ＳＯＩ基
板の上部表面）に向かって延びる方向で好ましく減少す
るプロファイルをもつ。次に、スレショルド電圧を調整
するためのドーピングが基板に注入される（ブロック１
０４）。ＮＭＯＳ及びＰＭＯＳトランジスタで用いられ
る"スレショルド電圧"ドーピングは各々、ＮＭＯＳ及び
ＰＭＯＳ注入マスクを用いて基板内に別途に注入でき
る。ＮＭＯＳトランジスタに対して、前記スレショルド
電圧ドーピングは、典型的に、ボロン及びインジウムな
どのＰ型ドーピングを含む。しかし、ＰＭＯＳトランジ
スタに対してはスレショルド電圧ドーピングは砒素及び
リンなどのＮ型ドーピングを含む。
トランジスタ（例えば、ＭＯＳＦＥＴ）を形成する望ま
しい方法を説明する。図３Ａないし図３Ｅ及び図４Ａな
いし図４Ｅを結びつけて説明したように、これらの方法
は、歪みのないシリコン活性層とその内に埋め込みＳｉ
1-xＧｅx層を形成する段階を含む（ブロック１０２
０）。前記埋め込みＳｉ1-xＧｅx層は、好ましくは、ゲ
ルマニウムの濃度が初期にｘ=０であるレベルから０．
２≦ｘ≦０．４のピークレベルまで増加する間に前記歪
みのないシリコン活性層からエピタキシャル成長され
る。したがって、埋め込みＳｉ1-xＧｅx層内でのゲルマ
ニウムの濃度は、その内部のピークレベルから前記歪み
のないシリコン活性層の初期表面（すなわち、ＳＯＩ基
板の上部表面）に向かって延びる方向で好ましく減少す
るプロファイルをもつ。次に、スレショルド電圧を調整
するためのドーピングが基板に注入される（ブロック１
０４）。ＮＭＯＳ及びＰＭＯＳトランジスタで用いられ
る"スレショルド電圧"ドーピングは各々、ＮＭＯＳ及び
ＰＭＯＳ注入マスクを用いて基板内に別途に注入でき
る。ＮＭＯＳトランジスタに対して、前記スレショルド
電圧ドーピングは、典型的に、ボロン及びインジウムな
どのＰ型ドーピングを含む。しかし、ＰＭＯＳトランジ
スタに対してはスレショルド電圧ドーピングは砒素及び
リンなどのＮ型ドーピングを含む。
【００２７】スレショルド電圧ドーピングを注入する段
階は、同一の導電型の他のドーピングを多重で注入する
段階を含む。例えば、ＰＭＯＳ素子において、砒素及び
リンは両方とも各々エネルギーレベル及びドーズレベル
でスレショルド電圧ドーピングとして注入できる。この
ような多重のドーピングは、シリコン及びシリコンゲル
マニウム内で相異なるドーピング溶解度をもち、このよ
うな他の溶解度が連続する熱的アニーリング段階が行わ
れるとき、スレショルド電圧ドーピングの望ましい再分
布を達成するのに有利に用いられる。このような望まし
い再分布は、スレショルド電圧ドーピングのレトログレ
ードプロファイルを招く。特に、ドーピングの望ましい
再分布は、スレショルド電圧ドーピングがトランジスタ
のチャンネル領域に流入されるときに典型的に発生する
チャンネル移動度の減少を防止させることで、結果的
に、トランジスタの反転層チャンネル特性を向上でき
る。これは、特に反転層チャンネルでの相対的に低いホ
ール移動度から典型的に制限を受けるＰＭＯＳ素子に対
して有利である。シリコン活性層及び下部のＳｉ1-xＧ
ｅx層の厚さは、また全体ドーピング電荷が結果的なス
レショルド電圧に影響するということを同時に保証しな
がら、スレショルド電圧ドーピングの望ましい再分布の
度合いを高めるように設計できる。ＰＭＯＳ素子におい
て、スレショルド電圧に影響するために用いられたドー
ピングは、またパンチスルーを防止するのに有用であ
る。
階は、同一の導電型の他のドーピングを多重で注入する
段階を含む。例えば、ＰＭＯＳ素子において、砒素及び
リンは両方とも各々エネルギーレベル及びドーズレベル
でスレショルド電圧ドーピングとして注入できる。この
ような多重のドーピングは、シリコン及びシリコンゲル
マニウム内で相異なるドーピング溶解度をもち、このよ
うな他の溶解度が連続する熱的アニーリング段階が行わ
れるとき、スレショルド電圧ドーピングの望ましい再分
布を達成するのに有利に用いられる。このような望まし
い再分布は、スレショルド電圧ドーピングのレトログレ
ードプロファイルを招く。特に、ドーピングの望ましい
再分布は、スレショルド電圧ドーピングがトランジスタ
のチャンネル領域に流入されるときに典型的に発生する
チャンネル移動度の減少を防止させることで、結果的
に、トランジスタの反転層チャンネル特性を向上でき
る。これは、特に反転層チャンネルでの相対的に低いホ
ール移動度から典型的に制限を受けるＰＭＯＳ素子に対
して有利である。シリコン活性層及び下部のＳｉ1-xＧ
ｅx層の厚さは、また全体ドーピング電荷が結果的なス
レショルド電圧に影響するということを同時に保証しな
がら、スレショルド電圧ドーピングの望ましい再分布の
度合いを高めるように設計できる。ＰＭＯＳ素子におい
て、スレショルド電圧に影響するために用いられたドー
ピングは、またパンチスルーを防止するのに有用であ
る。
【００２８】次に、ブロック"１０６"を参照すると、絶
縁されたゲート電極が従来の技術を用いて基板上に形成
される。ブロック"１０８"に示されたように、前記絶縁
されたゲート電極は、低濃度でドーピングされたソース
（ＬＤＳ）及び低濃度でドーピングされたドレイン（Ｌ
ＤＤ）ドーピングを歪みのないシリコン活性層内に注入
する間にマスクとして用いられる。ポケット注入領域が
ポケット領域ドーピングを歪みのないシリコン活性層及
び下部Ｓｉ1-xＧｅx層に注入することで形成できる（ブ
ロック１１０）。このようなポケット領域ドーピング
は、好ましくは、十分なドーズレベル及びエネルギーレ
ベルで注入されて前記ＬＤＳ及びＬＤＤ領域と前記Ｓｉ
1-xＧｅx層との間に形成されるポケット注入領域を形成
することになる。ブロック"１１２"に示されたように、
従来の一般的な技術がゲート電極の側壁に電気的な絶縁
スペーサを形成するために用いられる。高濃度でドーピ
ングされたソース及びドレイン領域ドーピングは、ゲー
ト電極及び側壁絶縁スペーサを注入マスクとして前記Ｌ
ＤＳ及びＬＤＤ領域を通じてそれらに注入される（ブロ
ック"１１４"）。ブロック"１１６"に示されたように、
急速熱的アニーリング（ＲＴＡ）段階がソース及びドレ
イン領域ドーピングをドライブ-インするために行われ
得る。このようなアニーリング段階中に、予め注入され
たドーピングが前記シリコン活性層及び下部Ｓｉ1-xＧ
ｅx層内で拡散または再分布できる。
縁されたゲート電極が従来の技術を用いて基板上に形成
される。ブロック"１０８"に示されたように、前記絶縁
されたゲート電極は、低濃度でドーピングされたソース
（ＬＤＳ）及び低濃度でドーピングされたドレイン（Ｌ
ＤＤ）ドーピングを歪みのないシリコン活性層内に注入
する間にマスクとして用いられる。ポケット注入領域が
ポケット領域ドーピングを歪みのないシリコン活性層及
び下部Ｓｉ1-xＧｅx層に注入することで形成できる（ブ
ロック１１０）。このようなポケット領域ドーピング
は、好ましくは、十分なドーズレベル及びエネルギーレ
ベルで注入されて前記ＬＤＳ及びＬＤＤ領域と前記Ｓｉ
1-xＧｅx層との間に形成されるポケット注入領域を形成
することになる。ブロック"１１２"に示されたように、
従来の一般的な技術がゲート電極の側壁に電気的な絶縁
スペーサを形成するために用いられる。高濃度でドーピ
ングされたソース及びドレイン領域ドーピングは、ゲー
ト電極及び側壁絶縁スペーサを注入マスクとして前記Ｌ
ＤＳ及びＬＤＤ領域を通じてそれらに注入される（ブロ
ック"１１４"）。ブロック"１１６"に示されたように、
急速熱的アニーリング（ＲＴＡ）段階がソース及びドレ
イン領域ドーピングをドライブ-インするために行われ
得る。このようなアニーリング段階中に、予め注入され
たドーピングが前記シリコン活性層及び下部Ｓｉ1-xＧ
ｅx層内で拡散または再分布できる。
【００２９】図６Ａないし図６Ｅを参照すると、ＳＯＩ
電界効果トランジスタを形成する望ましい方法は、その
上に形成された歪みのないシリコン活性層３６及びその
内に形成された埋め込みＳｉ1-xＧｅx層３４をもつ基板
を形成する段階を含む。図６Ａに示されたように、前記
歪みのないシリコン活性層３６は、約６００Å以上の厚
さをもち、前記埋め込みＳｉ1-xＧｅx層３４は約８００
Å以下の厚さをもつ。好ましくは、前記歪みのないシリ
コン活性層３６は約８００ないし１２００Åの範囲の厚
さをもち、前記埋め込みＳｉ1-xＧｅx層３４は約２００
ないし６００Åの範囲の厚さをもつ。より好ましくは、
前記歪みのないシリコン活性層３６は１０００Åの厚さ
をもち、前記埋め込みＳｉ1-xＧｅx層３４は４００Åの
厚さをもつ。約３００Åの厚さをもつ変形または歪みの
ない薄手の下部層３２が前記埋め込みＳｉ1-xＧｅx層３
４及び埋め込み酸化層３０間に与えられることもある。
前記下部層３２は省けても良い。前記埋め込みＳｉ1-x
Ｇｅx層３４内でゲルマニウムの濃度はシリコン活性層
３６及び前記下部層３２の接合でゼロに設定できる。
電界効果トランジスタを形成する望ましい方法は、その
上に形成された歪みのないシリコン活性層３６及びその
内に形成された埋め込みＳｉ1-xＧｅx層３４をもつ基板
を形成する段階を含む。図６Ａに示されたように、前記
歪みのないシリコン活性層３６は、約６００Å以上の厚
さをもち、前記埋め込みＳｉ1-xＧｅx層３４は約８００
Å以下の厚さをもつ。好ましくは、前記歪みのないシリ
コン活性層３６は約８００ないし１２００Åの範囲の厚
さをもち、前記埋め込みＳｉ1-xＧｅx層３４は約２００
ないし６００Åの範囲の厚さをもつ。より好ましくは、
前記歪みのないシリコン活性層３６は１０００Åの厚さ
をもち、前記埋め込みＳｉ1-xＧｅx層３４は４００Åの
厚さをもつ。約３００Åの厚さをもつ変形または歪みの
ない薄手の下部層３２が前記埋め込みＳｉ1-xＧｅx層３
４及び埋め込み酸化層３０間に与えられることもある。
前記下部層３２は省けても良い。前記埋め込みＳｉ1-x
Ｇｅx層３４内でゲルマニウムの濃度はシリコン活性層
３６及び前記下部層３２の接合でゼロに設定できる。
【００３０】また、埋め込みＳｉ1-xＧｅx層３４内でゲ
ルマニウムの濃度は０．２ないし０．４範囲のピークレ
ベルに設定でき、前記ピークレベルに対して線形的に傾
斜する場合がある。前記埋め込み酸化層３０は、半導体
基板またはウェーハ（図示せず）上に与えられることも
ある。
ルマニウムの濃度は０．２ないし０．４範囲のピークレ
ベルに設定でき、前記ピークレベルに対して線形的に傾
斜する場合がある。前記埋め込み酸化層３０は、半導体
基板またはウェーハ（図示せず）上に与えられることも
ある。
【００３１】図６Ｂを参照すると、スレショルド電圧調
節用ドーピング３８が歪みのないシリコン活性層３６内
に注入される。もし、ＮＭＯＳ及びＰＭＯＳ素子が前記
シリコン活性層３６内で隣接した位置に形成されれば、
分離されたＮＭＯＳ及びＰＭＯＳ注入マスク（図示せ
ず）が前記歪みのないシリコン活性層３６上に形成でき
る。これらのマスクはＮ型ドーピングがＰＭＯＳ素子の
ためのスレショルド電圧調節用ドーピングとして注入さ
れるとき及びＰ型ドーピングがＮＭＯＳ素子のためのス
レショルド電圧調節用ドーピングとして注入されるとき
に使用できる。前記注入されたドーピング３８はＮＭＯ
Ｓ素子を形成するときにはボロン及びインジウムを含
み、ＰＭＯＳ素子を形成するときには砒素及びリンを含
むことができる。他のドーピングがさらに用いられる。
特に、前述した注入段階は２つの分離された注入段階を
含むことができる。先ず第一に、ＢＦ２イオンなどのス
レショルド電圧調節用ドーピングが約３０ないし６０Ｋ
ｅＶ範囲のエネルギーレベルで、約８×１０11ないし５
×１０13ｃｍ-2範囲のドーズレベルで０゜のチルト角で
注入できる。第二に、インジウムイオンなどのスレショ
ルド電圧調節用ドーピングが約１５０ないし２５０Ｋｅ
Ｖ範囲のエネルギーレベルで、約８×１０11ないし５×
１０13ｃｍ-2範囲のドーズレベルで注入できる。ＰＭＯ
Ｓ素子を形成するとき、前述したイオン注入段階は、前
記シリコン活性層３６及び下部Ｓｉ1-xＧｅx層３４内で
前記チャンネル領域及びボディ領域内に所望のレトログ
レードドーピングプロファイルを得るために十分なドー
ズ及びエネルギーレベルで砒素及びリンイオンを分離し
て注入する段階を含むことができる。特に、前記第１注
入段階は、リンイオンが約２０ないし４０ＫｅＶ範囲の
エネルギーレベルで、約８×１０11ないし５×１０13ｃ
ｍ-2範囲のドーズレベルで７゜のチルト角で注入でき
る。
節用ドーピング３８が歪みのないシリコン活性層３６内
に注入される。もし、ＮＭＯＳ及びＰＭＯＳ素子が前記
シリコン活性層３６内で隣接した位置に形成されれば、
分離されたＮＭＯＳ及びＰＭＯＳ注入マスク（図示せ
ず）が前記歪みのないシリコン活性層３６上に形成でき
る。これらのマスクはＮ型ドーピングがＰＭＯＳ素子の
ためのスレショルド電圧調節用ドーピングとして注入さ
れるとき及びＰ型ドーピングがＮＭＯＳ素子のためのス
レショルド電圧調節用ドーピングとして注入されるとき
に使用できる。前記注入されたドーピング３８はＮＭＯ
Ｓ素子を形成するときにはボロン及びインジウムを含
み、ＰＭＯＳ素子を形成するときには砒素及びリンを含
むことができる。他のドーピングがさらに用いられる。
特に、前述した注入段階は２つの分離された注入段階を
含むことができる。先ず第一に、ＢＦ２イオンなどのス
レショルド電圧調節用ドーピングが約３０ないし６０Ｋ
ｅＶ範囲のエネルギーレベルで、約８×１０11ないし５
×１０13ｃｍ-2範囲のドーズレベルで０゜のチルト角で
注入できる。第二に、インジウムイオンなどのスレショ
ルド電圧調節用ドーピングが約１５０ないし２５０Ｋｅ
Ｖ範囲のエネルギーレベルで、約８×１０11ないし５×
１０13ｃｍ-2範囲のドーズレベルで注入できる。ＰＭＯ
Ｓ素子を形成するとき、前述したイオン注入段階は、前
記シリコン活性層３６及び下部Ｓｉ1-xＧｅx層３４内で
前記チャンネル領域及びボディ領域内に所望のレトログ
レードドーピングプロファイルを得るために十分なドー
ズ及びエネルギーレベルで砒素及びリンイオンを分離し
て注入する段階を含むことができる。特に、前記第１注
入段階は、リンイオンが約２０ないし４０ＫｅＶ範囲の
エネルギーレベルで、約８×１０11ないし５×１０13ｃ
ｍ-2範囲のドーズレベルで７゜のチルト角で注入でき
る。
【００３２】次に、砒素イオンが約１５０ないし２５０
ＫｅＶ範囲のエネルギーレベルで、約８×１０11ないし
５×１０13ｃｍ-2範囲のドーズレベルで注入できる。前
記砒素イオンはスレショルド電圧に影響できるが、典型
的にＰＭＯＳ素子のボディ領域でパンチスルーを防止す
ることで素子特性により大きく影響できる。
ＫｅＶ範囲のエネルギーレベルで、約８×１０11ないし
５×１０13ｃｍ-2範囲のドーズレベルで注入できる。前
記砒素イオンはスレショルド電圧に影響できるが、典型
的にＰＭＯＳ素子のボディ領域でパンチスルーを防止す
ることで素子特性により大きく影響できる。
【００３３】図６Ｃを参照すると、従来の一般的な技術
が前記シリコン活性層３６の初期表面に絶縁されたゲー
ト電極を形成するために用いられる。これらの技術は、
前記初期表面上に熱的酸化層４２を形成する段階及び前
記熱的酸化層４２上にドーピングまたはアンドーピング
されたポリシリコン層４０を蒸着する段階を含む。ま
た、前記ポリシリコン層及び熱的酸化層を露出された側
壁をもつ絶縁ゲート電極にパタニングするために、従来
の技術が用いられる。絶縁ゲート電極を形成するための
技術は、主として朴氏に与えられた"Ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ-ｏｎ-ｉｎｓｕｌａｔｏｒ Ｓｕｂｓｔｒａ
ｔｅｓ Ｃｏｎｔａｉｎｉｎｇ Ｅｌｅｃｔｒｉｃａｌｌ
ｙ Ｉｎｓｕｌａｔｉｎｇ Ｍｅｓａｓ"という題の米国
特許第６，６０６４，０９２号、金氏に与えられた"Ｓ
ｅｍｉｃｏｎｄｕｃｔｏｒ-ｏｎ-ｉｎｓｕｌａｔｏｒ
Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒｓ Ｗ
ｉｔｈＲｅｄｕｃｅｄ Ｆｌｏａｔｉｎｇ Ｂｏｄｙ Ｐ
ａｒａｓｉｔｉｃｓ"という題の米国特許第５，９９
８，８４０号、柳氏らに与えられた"Ｍｅｔｈｏｄ ｏｆ
Ｆｏｒｍｉｎｇ Ｓｉｍｉｃｏｎｄｕｃｔｏｒ-ｏｎ-ｉ
ｎｓｕｌａｔｏｒ Ｓｕｂｓｔｒａｔｅｓ"という題の米
国特許第５，８７７，０４６号に詳細に開示されてお
り、これらの開示内容は、この明細書に参考文献として
結び付ける。先ず、ソース及びドレイン領域ドーピング
３９が低濃度でドーピングされたソース（ＬＤＳ）及び
ドレイン（ＬＤＤ）領域４４ａ、４４ｂを形成するため
に前記シリコン活性層３６内に注入される。前述のよう
に、このようなドーピングは前記絶縁ゲート電極を注入
マスクとして自己整列方式で注入される場合もある。Ｐ
ＭＯＳ素子のためにボロンドーピング（例えば、ＢＦ２
イオン）が約３ないし３０ＫｅＶ範囲のエネルギーレベ
ルで、約１×１０12ないし１×１０16ｃｍ-2範囲のドー
ズレベルで注入できる。またＮＭＯＳ素子のために、砒
素ドーピングが約２０ないし５０ＫｅＶ範囲のエネルギ
ーレベルで、約１×１０12ないし１×１０16ｃｍ -2範囲
のドーズレベルで注入できる。次に、相対的に短期間の
アニーリング段階が前記ＬＤＤ及びＬＤＳドーピングを
水平的及び垂直的に拡散させるために行われる。ＬＤＳ
及びＬＤＤ領域を形成するとき、他のドーピングが用い
られることもある。
が前記シリコン活性層３６の初期表面に絶縁されたゲー
ト電極を形成するために用いられる。これらの技術は、
前記初期表面上に熱的酸化層４２を形成する段階及び前
記熱的酸化層４２上にドーピングまたはアンドーピング
されたポリシリコン層４０を蒸着する段階を含む。ま
た、前記ポリシリコン層及び熱的酸化層を露出された側
壁をもつ絶縁ゲート電極にパタニングするために、従来
の技術が用いられる。絶縁ゲート電極を形成するための
技術は、主として朴氏に与えられた"Ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ-ｏｎ-ｉｎｓｕｌａｔｏｒ Ｓｕｂｓｔｒａ
ｔｅｓ Ｃｏｎｔａｉｎｉｎｇ Ｅｌｅｃｔｒｉｃａｌｌ
ｙ Ｉｎｓｕｌａｔｉｎｇ Ｍｅｓａｓ"という題の米国
特許第６，６０６４，０９２号、金氏に与えられた"Ｓ
ｅｍｉｃｏｎｄｕｃｔｏｒ-ｏｎ-ｉｎｓｕｌａｔｏｒ
Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒｓ Ｗ
ｉｔｈＲｅｄｕｃｅｄ Ｆｌｏａｔｉｎｇ Ｂｏｄｙ Ｐ
ａｒａｓｉｔｉｃｓ"という題の米国特許第５，９９
８，８４０号、柳氏らに与えられた"Ｍｅｔｈｏｄ ｏｆ
Ｆｏｒｍｉｎｇ Ｓｉｍｉｃｏｎｄｕｃｔｏｒ-ｏｎ-ｉ
ｎｓｕｌａｔｏｒ Ｓｕｂｓｔｒａｔｅｓ"という題の米
国特許第５，８７７，０４６号に詳細に開示されてお
り、これらの開示内容は、この明細書に参考文献として
結び付ける。先ず、ソース及びドレイン領域ドーピング
３９が低濃度でドーピングされたソース（ＬＤＳ）及び
ドレイン（ＬＤＤ）領域４４ａ、４４ｂを形成するため
に前記シリコン活性層３６内に注入される。前述のよう
に、このようなドーピングは前記絶縁ゲート電極を注入
マスクとして自己整列方式で注入される場合もある。Ｐ
ＭＯＳ素子のためにボロンドーピング（例えば、ＢＦ２
イオン）が約３ないし３０ＫｅＶ範囲のエネルギーレベ
ルで、約１×１０12ないし１×１０16ｃｍ-2範囲のドー
ズレベルで注入できる。またＮＭＯＳ素子のために、砒
素ドーピングが約２０ないし５０ＫｅＶ範囲のエネルギ
ーレベルで、約１×１０12ないし１×１０16ｃｍ -2範囲
のドーズレベルで注入できる。次に、相対的に短期間の
アニーリング段階が前記ＬＤＤ及びＬＤＳドーピングを
水平的及び垂直的に拡散させるために行われる。ＬＤＳ
及びＬＤＤ領域を形成するとき、他のドーピングが用い
られることもある。
【００３４】図６Ｄを参照すると、ポケット注入領域ド
ーピング４６がＮＭＯＳ素子内でＰ型ポケット注入領域
４８ａ、４８ｂまたはＰＭＯＳ素子内でＮ型ポケット注
入領域４８ａ、４８ｂを形成するために約７ないし３５
°のチルト角で注入できる。このような注入段階は、好
ましくは、前記ＬＤＤ及びＬＤＳ領域４４ａ、４４ｂを
通過して前記埋め込みＳｉ1-xＧｅx層３４内に十分なエ
ネルギーレベルとドーズレベルで注入できる。特に、Ｎ
型ポケット注入領域４８ａ、４８ｂが砒素イオンを約１
００ないし３００ＫｅＶ範囲のエネルギーレベルで、約
１×１０12ないし１×１０15ｃｍ-2範囲のドーズレベル
で注入することで形成できる。
ーピング４６がＮＭＯＳ素子内でＰ型ポケット注入領域
４８ａ、４８ｂまたはＰＭＯＳ素子内でＮ型ポケット注
入領域４８ａ、４８ｂを形成するために約７ないし３５
°のチルト角で注入できる。このような注入段階は、好
ましくは、前記ＬＤＤ及びＬＤＳ領域４４ａ、４４ｂを
通過して前記埋め込みＳｉ1-xＧｅx層３４内に十分なエ
ネルギーレベルとドーズレベルで注入できる。特に、Ｎ
型ポケット注入領域４８ａ、４８ｂが砒素イオンを約１
００ないし３００ＫｅＶ範囲のエネルギーレベルで、約
１×１０12ないし１×１０15ｃｍ-2範囲のドーズレベル
で注入することで形成できる。
【００３５】またＰ型ポケット注入領域４８ａ、４８ｂ
がボロンイオンを約２０ないし６０ＫｅＶ範囲のエネル
ギーレベルで、約１×１０12ないし１×１０15ｃｍ-2範
囲のドーズレベルで注入することで形成できる。
がボロンイオンを約２０ないし６０ＫｅＶ範囲のエネル
ギーレベルで、約１×１０12ないし１×１０15ｃｍ-2範
囲のドーズレベルで注入することで形成できる。
【００３６】高濃度でドーピングされたＮ型ソース及び
ドレイン領域５０ａ、５０ｂは、砒素イオン５２を約２
０ないし６０ＫｅＶ範囲のエネルギー及び約５×１０14
ｃｍ -2ないし１×１０17ｃｍ-2範囲のドーズで注入する
ことで形成できる。また、ＰＭＯＳ素子のためには、高
濃度でドーピングされたＰ型ソース及びドレイン領域５
０ａ、５０ｂは、ＢＦ２イオンを約２５ないし４０Ｋｅ
Ｖ範囲のエネルギー及び約１×１０14ｃｍ-2ないし５×
１０16ｃｍ-2範囲のドーズで注入することで形成でき
る。ドライブ-イン及び活性化段階は、急速熱処理技術
を用いて基板をアニーリングすることで行われる。この
アニーリング段階は、９００℃ないし１０５０℃の温度
範囲で１０ないし２００秒間行われる。
ドレイン領域５０ａ、５０ｂは、砒素イオン５２を約２
０ないし６０ＫｅＶ範囲のエネルギー及び約５×１０14
ｃｍ -2ないし１×１０17ｃｍ-2範囲のドーズで注入する
ことで形成できる。また、ＰＭＯＳ素子のためには、高
濃度でドーピングされたＰ型ソース及びドレイン領域５
０ａ、５０ｂは、ＢＦ２イオンを約２５ないし４０Ｋｅ
Ｖ範囲のエネルギー及び約１×１０14ｃｍ-2ないし５×
１０16ｃｍ-2範囲のドーズで注入することで形成でき
る。ドライブ-イン及び活性化段階は、急速熱処理技術
を用いて基板をアニーリングすることで行われる。この
アニーリング段階は、９００℃ないし１０５０℃の温度
範囲で１０ないし２００秒間行われる。
【００３７】図７Ａないし図７Ｄを参照し、従来のＳＯ
Ｉ基板とその内に挿入されたシリコンゲルマニウム層を
もつＳＯＩ基板でＮ型ドーピングの前−アニーリング及
び後−アニーリングプロファイルについて説明する。特
に、図７Ａは、シリコン活性層（Ｔｏｐ-Ｓｉ）とシリ
コンウェーハ（図示せず）との間に形成される埋め込み
酸化層ＢＯＸをもつ従来のＳＯＩ基板でリン及び砒素に
対するドーピングプロファイルを示す。このようなリン
及び砒素ドーピングは各々、３０ＫｅＶ及び２００Ｋｅ
Ｖのエネルギーで注入された。図７Ｂに示されたよう
に、約１０００℃の温度で約３０秒間急速熱処理（ＲＴ
Ａ）を行った後に、初期ガウシアン型ドーピングプロフ
ァイルが広がって本質的に均一なプロファイルとなる。
これに対し、図７Ｃに示されたドーピングプロファイル
は、本発明の方法に従い形成されたその内部に埋め込み
Ｓｉ1-xＧｅx層をもつＳＯＩ基板内でレトログレード砒
素プロファイルが得られることを示す。このようなレト
ログレードプロファイルは部分的にはシリコン活性層に
対して前記Ｓｉ1-xＧｅx層内に砒素のドーピング溶解度
を本質的に増大させるために十分なゲルマニウムの濃度
で前記Ｓｉ1-xＧｅx層をドーピングさせることで得られ
る。特に、図７Ｃは、前アニーリングされたリン及び砒
素プロファイル（リン及び砒素ドーピングが各々３０及
び２００ＫｅＶのエネルギーで注入される）を示し、図
７Ｄは、後アニーリングされたプロファイルを示す。図
７Ｂに示されたように、急速熱処理段階は約１０００℃
で約３０秒間行われた。図７Ｄに示されたように、砒素
プロファイルは埋め込みＳｉ1-xＧｅx層似で１×１０19
ｃｍ-3のピーク濃度レベルから基板の表面で１×１０17
ｃｍ-3の最小濃度レベルに単調に減少されている。シリ
コン活性層において、リンドーピングの濃度及びプロフ
ァイルにより、リン及び砒素ドーピングの結合プロファ
イルはまたシリコン活性層を横切ってレトログレードで
きる。
Ｉ基板とその内に挿入されたシリコンゲルマニウム層を
もつＳＯＩ基板でＮ型ドーピングの前−アニーリング及
び後−アニーリングプロファイルについて説明する。特
に、図７Ａは、シリコン活性層（Ｔｏｐ-Ｓｉ）とシリ
コンウェーハ（図示せず）との間に形成される埋め込み
酸化層ＢＯＸをもつ従来のＳＯＩ基板でリン及び砒素に
対するドーピングプロファイルを示す。このようなリン
及び砒素ドーピングは各々、３０ＫｅＶ及び２００Ｋｅ
Ｖのエネルギーで注入された。図７Ｂに示されたよう
に、約１０００℃の温度で約３０秒間急速熱処理（ＲＴ
Ａ）を行った後に、初期ガウシアン型ドーピングプロフ
ァイルが広がって本質的に均一なプロファイルとなる。
これに対し、図７Ｃに示されたドーピングプロファイル
は、本発明の方法に従い形成されたその内部に埋め込み
Ｓｉ1-xＧｅx層をもつＳＯＩ基板内でレトログレード砒
素プロファイルが得られることを示す。このようなレト
ログレードプロファイルは部分的にはシリコン活性層に
対して前記Ｓｉ1-xＧｅx層内に砒素のドーピング溶解度
を本質的に増大させるために十分なゲルマニウムの濃度
で前記Ｓｉ1-xＧｅx層をドーピングさせることで得られ
る。特に、図７Ｃは、前アニーリングされたリン及び砒
素プロファイル（リン及び砒素ドーピングが各々３０及
び２００ＫｅＶのエネルギーで注入される）を示し、図
７Ｄは、後アニーリングされたプロファイルを示す。図
７Ｂに示されたように、急速熱処理段階は約１０００℃
で約３０秒間行われた。図７Ｄに示されたように、砒素
プロファイルは埋め込みＳｉ1-xＧｅx層似で１×１０19
ｃｍ-3のピーク濃度レベルから基板の表面で１×１０17
ｃｍ-3の最小濃度レベルに単調に減少されている。シリ
コン活性層において、リンドーピングの濃度及びプロフ
ァイルにより、リン及び砒素ドーピングの結合プロファ
イルはまたシリコン活性層を横切ってレトログレードで
きる。
【００３８】
【発明の効果】本発明によれば、高くなったチャンネル
移動度特性を確保するために歪みのあるチャンネル領域
の使用を要しない基板を形成するインハンスメント方法
及びそれにより形成された構造物が得られる。特に、Ｐ
ＭＯＳ素子において、パンチスルーを防止し、ＮＭＯＳ
素子においてフローティングボディ効果を減少させる。
移動度特性を確保するために歪みのあるチャンネル領域
の使用を要しない基板を形成するインハンスメント方法
及びそれにより形成された構造物が得られる。特に、Ｐ
ＭＯＳ素子において、パンチスルーを防止し、ＮＭＯＳ
素子においてフローティングボディ効果を減少させる。
【００３９】図面及び発明の詳細な説明で本発明の望ま
しい実施形態が説明された。たとえ、特定の用語が使用
されたが、これは単に包括的及び説明的な意味で使用さ
れたものであって、添付するクレームで展開される発明
の思想を限定するために使用されたものではない。
しい実施形態が説明された。たとえ、特定の用語が使用
されたが、これは単に包括的及び説明的な意味で使用さ
れたものであって、添付するクレームで展開される発明
の思想を限定するために使用されたものではない。
【図１】 （ａ）従来のＳＯＩ基板を形成する方法であ
ってその第１の段階を示した中間構造物の断面図であ
る。（ｂ）（ａ）の次の段階を示した中間構造物の断面
図である。（ｃ）（ｂ）の次の段階を示した中間構造物
の断面図である。（ｄ）（ｃ）の次の段階を示した中間
構造物の断面図である。
ってその第１の段階を示した中間構造物の断面図であ
る。（ｂ）（ａ）の次の段階を示した中間構造物の断面
図である。（ｃ）（ｂ）の次の段階を示した中間構造物
の断面図である。（ｄ）（ｃ）の次の段階を示した中間
構造物の断面図である。
【図２】 （ａ）従来のＳＯＩ基板を形成する方法であ
ってその第１の段階を示した中間構造物の断面図であ
る。（ｂ）（ａ）の次の段階を示した中間構造物の断面
図である。（ｃ）（ｂ）の次の段階を示した中間構造物
の断面図である。（ｄ）（ｃ）の次の段階を示した中間
構造物の断面図である。
ってその第１の段階を示した中間構造物の断面図であ
る。（ｂ）（ａ）の次の段階を示した中間構造物の断面
図である。（ｃ）（ｂ）の次の段階を示した中間構造物
の断面図である。（ｄ）（ｃ）の次の段階を示した中間
構造物の断面図である。
【図３】 （ａ）本発明の一実施形態によりその内にＳ
ｉＧｅ層をもつＳＯＩ基板を形成する方法であってその
第１の段階を示した中間構造物の断面図である。（ｂ）
（ａ）の次の段階を示した中間構造物の断面図である。
（ｃ）（ｂ）の次の段階を示した中間構造物の断面図で
ある。（ｄ）（ｃ）の次の段階を示した中間構造物の断
面図である。（ｅ）（ｄ）の次の段階を示した中間構造
物の断面図である。
ｉＧｅ層をもつＳＯＩ基板を形成する方法であってその
第１の段階を示した中間構造物の断面図である。（ｂ）
（ａ）の次の段階を示した中間構造物の断面図である。
（ｃ）（ｂ）の次の段階を示した中間構造物の断面図で
ある。（ｄ）（ｃ）の次の段階を示した中間構造物の断
面図である。（ｅ）（ｄ）の次の段階を示した中間構造
物の断面図である。
【図４】 （ａ）本発明の一実施形態によりその内にＳ
ｉＧｅ層をもつＳＯＩ基板を形成する方法であって第１
の段階を示した中間構造物の断面図である。（ｂ）
（ａ）の次の段階を示した中間構造物の断面図である。
（ｃ）（ｂ）の次の段階を示した中間構造物の断面図で
ある。（ｄ）（ｃ）の次の段階を示した中間構造物の断
面図である。（ｅ）（ｄ）の次の段階を示した中間構造
物の断面図である。
ｉＧｅ層をもつＳＯＩ基板を形成する方法であって第１
の段階を示した中間構造物の断面図である。（ｂ）
（ａ）の次の段階を示した中間構造物の断面図である。
（ｃ）（ｂ）の次の段階を示した中間構造物の断面図で
ある。（ｄ）（ｃ）の次の段階を示した中間構造物の断
面図である。（ｅ）（ｄ）の次の段階を示した中間構造
物の断面図である。
【図５】 本発明の一実施形態によりＳＯＩ系電界効果
トランジスタを形成する望ましい方法を示した工程手順
図である。
トランジスタを形成する望ましい方法を示した工程手順
図である。
【図６】 本発明の一実施形態によりＳＯＩ系ＭＯＳト
ランジスタを形成する方法であってその第１の段階を示
した中間構造物の断面図である。（ｂ）（ａ）の次の段
階を示した中間構造物の断面図である。（ｃ）（ｂ）の
次の段階を示した中間構造物の断面図である。（ｄ）
（ｃ）の次の段階を示した中間構造物の断面図である。
（ｅ）（ｄ）の次の段階を示した中間構造物の断面図で
ある。
ランジスタを形成する方法であってその第１の段階を示
した中間構造物の断面図である。（ｂ）（ａ）の次の段
階を示した中間構造物の断面図である。（ｃ）（ｂ）の
次の段階を示した中間構造物の断面図である。（ｄ）
（ｃ）の次の段階を示した中間構造物の断面図である。
（ｅ）（ｄ）の次の段階を示した中間構造物の断面図で
ある。
【図７】 （ａ）従来のＳＯＩ基板に対してアニーリン
グ前の基板深さ対Ｎ型ドーピング濃度のグラフであっ
て、リン及び砒素ドーピングが各々３０ＫｅＶ及び２０
０ＫｅＶのエネルギーで注入された場合である。（ｂ）
従来のＳＯＩ基板に対してアニーリング後の基板深さ対
Ｎ型ドーピング濃度のグラフであって、アニーリング前
のドーピングプロファイルは図７Ａに示される。
（ｃ）その内に挿入されたＳｉＧｅ層をもつ望ましいＳ
ＯＩ基板に対して基板深さ対Ｎ型ドーピング濃度のグラ
フであって、リン及び砒素ドーピングが各々３０ＫｅＶ
及び２００ＫｅＶのエネルギーで注入された場合であ
る。（ｄ）その内に挿入されたＳｉＧｅ層をもつ望まし
いＳＯＩ基板に対して基板深さ対Ｎ型ドーピング濃度の
グラフであって、アニーリング前のドーピングプロファ
イルは図７Ｃに示される。
グ前の基板深さ対Ｎ型ドーピング濃度のグラフであっ
て、リン及び砒素ドーピングが各々３０ＫｅＶ及び２０
０ＫｅＶのエネルギーで注入された場合である。（ｂ）
従来のＳＯＩ基板に対してアニーリング後の基板深さ対
Ｎ型ドーピング濃度のグラフであって、アニーリング前
のドーピングプロファイルは図７Ａに示される。
（ｃ）その内に挿入されたＳｉＧｅ層をもつ望ましいＳ
ＯＩ基板に対して基板深さ対Ｎ型ドーピング濃度のグラ
フであって、リン及び砒素ドーピングが各々３０ＫｅＶ
及び２００ＫｅＶのエネルギーで注入された場合であ
る。（ｄ）その内に挿入されたＳｉＧｅ層をもつ望まし
いＳＯＩ基板に対して基板深さ対Ｎ型ドーピング濃度の
グラフであって、アニーリング前のドーピングプロファ
イルは図７Ｃに示される。
１０ 基板 １２ 多孔性シリコン層 １４ 第１エピタキシャルシリコン層 １５ 水素イオン注入層 １６ Ｓｉ1-xＧｅx層 １８ 第２エピタキシャルシリコン層 ２０ 支持基板 ２２ 酸化層 ３０ 埋め込み酸化層 ３２ 下部層 ３４ 埋め込みＳｉ1-xＧｅx層 ３６ 歪みのないシリコン活性層 ３８ ドーピング ４０ ポリシリコン層 ４２ 熱的酸化層 ４４ａ、５０ａ ソース領域 ４４ｂ、５０ｂ ドレイン領域 ４６ ポケット注入領域ドーピング ４８ａ、４８ｂ ポケット注入領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 金 相秀 大韓民国京畿道金浦市霞城面後坪１里72− ２番地 (72)発明者 李 化成 大韓民国ソウル特別市冠岳区奉天６洞1679 −２番地 (72)発明者 李 來寅 大韓民国ソウル特別市銅雀区上道５洞56− 85番地 (72)発明者 李 庚旭 大韓民国京畿道城南市盆唐区盆唐洞66番地 長安タウン120棟804号
Claims (58)
- 【請求項１】 電気的な絶縁層と、前記電気的な絶縁層
上の歪みのないシリコン活性層と、前記歪みのないシリ
コン活性層表面上の絶縁されたゲート電極と、前記電気
的な絶縁層と前記歪みのないシリコン活性層との間に配
置され、前記歪みのないシリコン活性層と第１接合を形
成し、その内でゲルマニウムがピークレベルから表面に
向けて延びる第１方向に単調に減少する傾斜した濃度を
もつＳｉ 1-xＧｅx層と、を含んでなるＳＯＩ電界効果ト
ランジスタ。 - 【請求項２】 前記ピークレベルはｘ=０．１５よりも大
きく、前記Ｓｉ1-xＧｅx層内でのゲルマニウムの濃度は
前記ピークレベルから前記第１接合で約ｘ=０．１より
も小さいレベルまで変化することを特徴とする請求項１
に記載のＳＯＩ電界効果トランジスタ。 - 【請求項３】 前記Ｓｉ1-xＧｅx層内でのゲルマニウム
の濃度は、０．２＜ｘ＜０．４であるピークレベルから
前記第１接合でｘ=０のレベルまで変化することを特徴
とする請求項２に記載のＳＯＩ電界効果トランジスタ。 - 【請求項４】 前記Ｓｉ1-xＧｅx層は前記電気的な絶縁
層と界面をなし、さらに、前記Ｓｉ1-xＧｅx層内で前記
傾斜したゲルマニウムの濃度は前記界面で約ｘ=０．１
よりも小さいレベルから前記ピークレベルまで増大する
ことを特徴とする請求項３に記載のＳＯＩ電界効果トラ
ンジスタ。 - 【請求項５】 前記歪みのないシリコン活性層は約６０
０Å以上の厚さをもつことを特徴とする請求項１に記載
のＳＯＩ電界効果トランジスタ。 - 【請求項６】 前記Ｓｉ1-xＧｅx層は、約８００Å以下
の厚さをもつことを特徴とする請求項５に記載のＳＯＩ
電界効果トランジスタ。 - 【請求項７】 前記Ｓｉ1-xＧｅx層はＮ型不純物で注入
されており、前記Ｓｉ1- xＧｅx層内で前記Ｎ型不純物の
濃度は前記第１方向に減少するプロファイルをもつこと
を特徴とする請求項１に記載のＳＯＩ電界効果トランジ
スタ。 - 【請求項８】 電気的な絶縁層と、前記電気的な絶縁層
上の複合半導体活性領域であって、前記複合半導体活性
領域は約６００Å以上の厚さをもつ歪みのないシリコン
活性層、及び前記電気的な絶縁層と前記シリコン活性層
との間に配置される単一Ｓｉ1-xＧｅx層を具備し、前記
Ｓｉ1-xＧｅx層は前記シリコン活性層と第１接合を形成
し、その内でゲルマニウムがピークレベルから前記シリ
コン活性層の表面に向けて延びる第１方向に単調に減少
する傾斜した濃度をもつ複合半導体活性領域と、前記表
面上の絶縁されたゲート電極と、を含んでなるＳＯＩ電
界効果トランジスタ。 - 【請求項９】 前記ピークレベルはｘ=０．１５よりも
大きく、前記Ｓｉ1-xＧｅ x層内でのゲルマニウムの濃度
は前記ピークレベルから前記第１接合で約ｘ=０．１よ
りも小さいレベルまで変化することを特徴とする請求項
８に記載のＳＯＩ電界効果トランジスタ。 - 【請求項１０】 前記Ｓｉ1-xＧｅx層内でのゲルマニウ
ムの濃度は０．２＜ｘ＜０．４であるピークレベルから
前記第１接合でｘ=０であるレベルまで変化することを
特徴とする請求項９に記載のＳＯＩ電界効果トランジス
タ。 - 【請求項１１】 前記Ｓｉ1-xＧｅx層は前記電気的な絶
縁層と界面をなし、さらに、前記Ｓｉ1-xＧｅx層内で前
記傾斜したゲルマニウムの濃度は、前記界面で約ｘ=
０．１よりも小さいレベルから前記ピークレベルまで増
大することを特徴とする請求項１０に記載のＳＯＩ電界
効果トランジスタ。 - 【請求項１２】 前記Ｓｉ1-xＧｅx層は、約８００Å以
下の厚さをもつことを特徴とする請求項８に記載のＳＯ
Ｉ電界効果トランジスタ。 - 【請求項１３】 電気的な絶縁層と、前記電気的な絶縁
層上の複合半導体活性領域であって、前記複合半導体活
性領域はその内でゲルマニウムが単一のＳｉ1-xＧｅx層
内のピークレベルからその表面に向けて延びる第１方向
に単調に減少する傾斜した濃度をもつ単一のＳｉ1-xＧ
ｅx層及び前記単一のＳｉ1-xＧｅx層との第１接合から
前記表面に延びたシリコン活性層を具備し、前記表面近
辺で最小レベルをもち、前記単一のＳｉ1-xＧｅx層内で
ピークレベルをもつレトログレードされたＮ型ドーパン
トプロファイルをもつ複合半導体活性領域と、前記表面
上の絶縁されたゲート電極と、を含んでなることを特徴
とするＰＭＯＳ電界効果トランジスタ。 - 【請求項１４】 前記シリコン活性層は約６００Åより
も大きい厚さをもち、その内に表面に隣接した非変形領
域をもつことを特徴とする請求項１３に記載のＰＭＯＳ
電界効果トランジスタ。 - 【請求項１５】 前記絶縁されたゲート電極に対向して
前記シリコン活性層内に延びた低濃度でドーピングされ
たＰ型ソース及びドレイン領域と、前記低濃度でドーピ
ングされたＰ型ソース領域と前記単一のＳｉ1-xＧｅx層
との間で延び、各々それらと整流及び反整流接合を形成
するＮ型導電型のソース側ポケット注入領域をさらに含
むことを特徴とする請求項１４に記載のＰＭＯＳ電界効
果トランジスタ。 - 【請求項１６】 電気的な絶縁層と、前記電気的な絶縁
層上のシリコン活性層と、前記シリコン活性層の表面上
の絶縁されたゲート電極と、前記電気的な絶縁層と前記
シリコン活性層との間に配置され、前記シリコン活性層
と第１接合を形成するＳｉ1-xＧｅx層と、前記シリコン
活性層内で第１導電型の低濃度でドーピングされたソー
ス及びドレイン領域と、前記低濃度でドーピングされた
ソース領域と前記Ｓｉ1-xＧｅxエピタキシャル層との間
で延び、それらと整流及び反整流接合を形成する第２導
電型のソース側ポケット注入領域と、を含むことを特徴
とするインハンスメントモード電界効果トランジスタ。 - 【請求項１７】 前記Ｓｉ1-xＧｅxエピタキシャル層
は、その内にゲルマニウムが前記電気的な絶縁層から前
記絶縁されたゲート電極に向かう方向に減少する傾斜し
た濃度をもつことを特徴とする請求項１６に記載のイン
ハンスメントモード電界効果トランジスタ。 - 【請求項１８】 前記Ｓｉ1-xＧｅxエピタキシャル層
は、その内にレトログレードされたＮ型ドーピングプロ
ファイルをもつことを特徴とする請求項１７に記載のイ
ンハンスメントモード電界効果トランジスタ。 - 【請求項１９】 前記シリコン活性層は、約６００Åよ
りも大きい厚さをもつことを特徴とする請求項１８に記
載のインハンスメントモード電界効果トランジスタ。 - 【請求項２０】 その内にシリコン層をもつハンドリン
グ基板及び前記シリコン層上に延びるＳｉ1-xＧｅx層を
形成する段階と、前記ハンドリング基板に支持基板を接
着して前記支持基板と前記シリコン層との間に前記Ｓｉ
1-xＧｅx層を配置させる段階と、前記シリコン層を露出
させ、その内に埋め込みＳｉ1-xＧｅx層をもつＳＯＩ基
板を限定するために前記支持基板から前記ハンドリング
基板の一部を除去する段階と、を含む半導体基板の形成
方法。 - 【請求項２１】 前記埋め込みＳｉ1-xＧｅx層は、その
内のゲルマニウムが前記支持基板から前記シリコン層に
向かう方向に減少する傾斜した濃度をもち、前記シリコ
ン層は歪みのないシリコン層であることを特徴とする請
求項２０に記載の半導体基板の形成方法。 - 【請求項２２】 前記ハンドリング基板を形成する段階
は、その内に第１シリコン層、前記第１シリコン層上に
延びるＳｉ1-xＧｅx層及び前記Ｓｉ1-xＧｅx層上に延び
る第２シリコン層をもつハンドリング基板を形成する段
階を含むことを特徴とする請求項２０に記載の半導体基
板の形成方法。 - 【請求項２３】 前記接着段階前に熱的酸化層を形成す
るために前記第２シリコン層を熱的に酸化させる段階が
先行され、前記支持基板はその上に酸化物表面層を含
み、前記接着段階は前記酸化物表面層を前記熱的酸化層
に接着する段階を含むことを特徴とする請求項２２に記
載の半導体基板の形成方法。 - 【請求項２４】 前記接着段階前にＳｉ1-xＧｅx層上に
電気的な絶縁層を蒸着する段階が先行され、前記支持基
板はその上に酸化物表面層を含み、前記接着段階は前記
酸化物表面層を前記電気的絶縁層に接着する段階を含む
ことを特徴とする請求項２０に記載の半導体基板の形成
方法。 - 【請求項２５】 前記ハンドリング基板は、その内に多
孔性シリコン層を含み、前記除去段階は前記多孔性シリ
コン層を分離することで前記支持基板から前記ハンドリ
ング基板の一部を除去する段階を含むことを特徴とする
請求項２０に記載の半導体基板の形成方法。 - 【請求項２６】 前記除去段階は、前記多孔性シリコン
層及び前記シリコン層を連続的に平坦化する段階を含む
ことを特徴とする請求項２５に記載の半導体基板の形成
方法。 - 【請求項２７】 前記ハンドリング基板は、その内に多
孔性シリコン層を含み、前記除去段階は前記多孔性シリ
コン層及び前記シリコン層を連続的に平坦化する段階を
含むことを特徴とする請求項２０に記載の半導体基板の
形成方法。 - 【請求項２８】 前記ハンドリング基板を形成する段
階は、前記シリコン層上にＳｉ1-xＧｅx層をエピタキシ
ャル成長させる段階と、前記ハンドリング基板内に水素
注入層を形成するために前記Ｓｉ1-xＧｅx層及び前記シ
リコン層を通じて水素イオンを注入する段階を含むこと
を特徴とする請求項２０に記載の半導体基板の形成方
法。 - 【請求項２９】 前記除去段階は、前記水素注入層を分
離する段階を含むことを特徴とする請求項２８に記載の
半導体基板の形成方法。 - 【請求項３０】 前記除去段階は、前記水素注入層を平
坦化する段階を含むことを特徴とする請求項２９に記載
の半導体基板の形成方法。 - 【請求項３１】 前記ハンドリング基板を形成する段階
は、前記シリコン層上にＳｉ1-xＧｅx層をエピタキシャ
ル成長させる段階と、前記ハンドリング基板内に水素注
入層を形成するために前記Ｓｉ1-xＧｅx層及び前記シリ
コン層を通じて水素イオンを注入する段階と、を含むこ
とを特徴とする請求項２１に記載の半導体基板の形成方
法。 - 【請求項３２】 前記除去段階は、前記水素注入層を分
離する段階を含むことを特徴とする請求項３１に記載の
半導体基板の形成方法。 - 【請求項３３】 前記除去段階は、前記水素注入層を平
坦化する段階を含むことを特徴とする請求項３２に記載
の半導体基板の形成方法。 - 【請求項３４】 その内に歪みのないシリコン層及び前
記歪みのないシリコン層上に延び、その内にゲルマニウ
ムの濃度が傾斜したエピタキシャルＳｉ1-xＧｅx層をも
つハンドリング基板を形成する段階と、前記ハンドリン
グ基板に支持基板を接着して前記支持基板と前記歪みの
ないシリコン層との間に前記Ｓｉ1-xＧｅx層を配置させ
る段階と、前記歪みのないシリコン層を露出させ、その
内に埋め込みＳｉ1-xＧｅx層をもつＳＯＩ基板を形成す
るために前記支持基板から前記ハンドリング基板の一部
を除去する段階と、を含むことを特徴とする半導体基板
の形成方法。 - 【請求項３５】 前記形成段階は、その内に約６００Å
以上の厚さをもつ歪みのないシリコン層をもつハンドリ
ング基板を形成する段階を含むことを特徴とする請求項
３４に記載の半導体基板の形成方法。 - 【請求項３６】 前記Ｓｉ1-xＧｅx層は、約８００Å以
下の厚さをもつことを特徴とする請求項３５に記載の半
導体基板の形成方法。 - 【請求項３７】 その上に電気的な絶縁層をもつシリコ
ンウェーハと、前記電気的な絶縁層上に延び、その内に
ゲルマニウムの傾斜した濃度をもつＳｉ 1-xＧｅx層と、
前記Ｓｉ1-xＧｅx層と反整流接合を形成し、ＳＯＩ基板
の表面に延びる非変形シリコン活性層と、を含むＳＯＩ
基板。 - 【請求項３８】 前記Ｓｉ1-xＧｅx層は、前記歪みのな
いシリコン活性層からエピタキシャル成長されたもので
あることを特徴とする請求項３７に記載のＳＯＩ基板。 - 【請求項３９】 前記歪みのないシリコン活性層は、約
６００Å以上の厚さをもつことを特徴とする請求項３８
に記載のＳＯＩ基板。 - 【請求項４０】 電気的な絶縁層、前記電気的な絶縁層
上の歪みのないシリコン活性層及び前記電気的な絶縁層
と前記歪みのないシリコン活性層との間に配置され、そ
の内部にゲルマニウムの傾斜した濃度をもつＳｉ1-xＧ
ｅxエピタキシャル層を含むＳＯＩ基板の表面に絶縁さ
れたゲート電極を形成する段階と、前記歪みのないシリ
コン活性層内に第１導電型のソース及びドレイン領域を
形成する段階と、前記歪みのないシリコン活性層及び前
記Ｓｉ1-xＧｅxエピタキシャル層内で延び、各々前記ソ
ース及びドレイン領域とＰＮ接合を形成する第２導電型
のソース側及びドレイン側ポケット注入領域を形成する
段階と、を含むことを特徴とする電界効果トランジスタ
の製造方法。 - 【請求項４１】 前記歪みのないシリコン活性層は、約
６００Å以上の厚さをもつことを特徴とする請求項４０
に記載の電界効果トランジスタの製造方法。 - 【請求項４２】 前記絶縁されたゲート電極を形成する
段階前に前記歪みのないシリコン活性層内に第１導電型
のスレショルド電圧調節用ドーピングを注入する段階が
行われ、前記絶縁されたゲート電極を形成する段階後に
前記Ｓｉ1-xＧｅxエピタキシャル層内にスレショルド電
圧調節用ドーピングのレトログレードプロファイルを形
成するために前記ＳＯＩ基板をアニーリングする段階が
行われることを特徴とする請求項４０に記載の電界効果
トランジスタの製造方法。 - 【請求項４３】 前記ソース側及びドレイン側ポケット
注入領域を形成する段階後に、前記絶縁されたゲート電
極上に側壁絶縁スペーサを形成する段階が行われ、前記
ソース及びドレイン領域を形成する段階は、前記絶縁さ
れたゲート電極をイオン注入マスクとして前記歪みのな
いシリコン活性層内に第１導電型の第１ソース及びドレ
イン領域ドーピングを注入する段階と、前記絶縁された
ゲート電極及び前記側壁絶縁スペーサをイオン注入マス
クとして前記歪みのないシリコン活性層内に第１導電型
の第２ソース及びドレイン領域ドーピングを注入する段
階と、を含むことを特徴とする請求項４２に記載の電界
効果トランジスタの製造方法。 - 【請求項４４】 バルクシリコン領域と、前記バルクシ
リコン領域上の電気的な絶縁層と、前記電気的な絶縁層
上に第１厚さをもつ歪みのないシリコン活性層と、前記
歪みのないシリコン活性層の表面上の絶縁されたゲート
電極と、前記絶縁されたゲート電極上の側壁絶縁スペー
サと、前記電気的な絶縁層と前記歪みのないシリコン活
性層との間に配置され、前記歪みのないシリコン活性層
と第１接合を形成し、その内にゲルマニウムがピークレ
ベルから前記表面に向かう第１方向に単調に減少する傾
斜した濃度をもつ第１導電型のＳｉ1-xＧｅx層と、前記
歪みのないシリコン活性層内で延び、前記第１厚さ以下
の厚さをもつ第２導電型の低濃度でドーピングされたソ
ース及びドレイン領域と、前記低濃度でドーピングされ
たソース領域と前記Ｓｉ1-xＧｅx層との間で延び、前記
歪みのないシリコン活性層内の第１導電型のソース側ポ
ケット注入領域と、を含むＳＯＩ電界効果トランジス
タ。 - 【請求項４５】 前記Ｓｉ1-xＧｅx層は、前記表面に対
してその内にレトログレードされた第１導電型のドーピ
ングプロファイルをもつことを特徴とする請求項４４に
記載のＳＯＩ電界効果トランジスタ。 - 【請求項４６】 前記Ｓｉ1-xＧｅx層は、前記表面に対
してその内にレトログレードされた砒素ドーピングプロ
ファイルをもつことを特徴とする請求項４５に記載のＳ
ＯＩ電界効果トランジスタ。 - 【請求項４７】 前記歪みのないシリコン活性層内に第
１導電型のチャンネル領域をさらに具備し、前記Ｓｉ
1-xＧｅx層内で第１導電型ドーピングのピーク濃度が前
記チャンネル領域内での第１導電型ドーピングのピーク
濃度よりも大きいことを特徴とする請求項４５に記載の
ＳＯＩ電界効果トランジスタ。 - 【請求項４８】 前記歪みのないシリコン活性層内に第
１導電型のチャンネル領域をさらに具備し、前記Ｓｉ
1-xＧｅx層内で第１導電型ドーピングのピーク濃度が前
記チャンネル領域内での第１導電型ドーピングのピーク
濃度よりも大きいことを特徴とする請求項４６に記載の
ＳＯＩ電界効果トランジスタ。 - 【請求項４９】 前記歪みのないシリコン活性層は、約
６００Å以上の厚さをもつことを特徴とする請求項４８
に記載のＳＯＩ電界効果トランジスタ。 - 【請求項５０】 前記歪みのないシリコン活性層は、約
６００Å以上の厚さをもつことを特徴とする請求項４５
に記載のＳＯＩ電界効果トランジスタ。 - 【請求項５１】 電気的な絶縁層と、前記電気的な絶縁
層上に第１導電型のシリコン活性層と、前記シリコン活
性層の表面上の絶縁されたゲート電極と、前記シリコン
活性層内の第２導電型のソース領域及びドレイン領域
と、前記ソース領域とドレイン領域との間で延び、前記
絶縁されたゲート電極の下部のチャンネル領域を形成す
る第２導電型の低濃度でドーピングされたソース及びド
レイン領域と、前記低濃度でドーピングされたソース及
びドレイン領域と前記電気的な絶縁層との間に配置され
たＳｉ1-xＧｅxエピタキシャル層と、を含むことを特徴
とする電界効果トランジスタ。 - 【請求項５２】 前記低濃度でドーピングされたソース
及びドレイン領域は前記Ｓｉ1-xＧｅxエピタキシャル層
と接触せず、前記ソース領域及びドレイン領域が前記Ｓ
ｉ1-xＧｅxエピタキシャル層と接触することを特徴とす
る請求項５１に記載の電界効果トランジスタ。 - 【請求項５３】 前記Ｓｉ1-xＧｅxエピタキシャル層と
前記電気的な絶縁層との間に配置されたエピタキシャル
シリコン層をさらに具備することを特徴とする請求項５
１に記載の電界効果トランジスタ。 - 【請求項５４】 前記Ｓｉ１-ｘＧｅｘエピタキシャル
層及び前記シリコン活性層の全体厚さが約１５００Å以
下であることを特徴とする請求項５１に記載の電界効果
トランジスタ。 - 【請求項５５】 電気的な絶縁層を形成する段階と、前
記電気的な絶縁層上に第１導電型のシリコン活性層を形
成する段階と、前記シリコン活性層の表面上の絶縁され
たゲート電極を形成する段階と、前記シリコン活性層内
の第２導電型のソース領域及びドレイン領域を形成する
段階と、前記ソース領域とドレイン領域との間で延び、
前記絶縁されたゲート電極の下部にチャンネル領域を形
成する第２導電型の低濃度でドーピングされたソース及
びドレイン領域を形成する段階と、前記低濃度でドーピ
ングされたソース及びドレイン領域と前記電気的な絶縁
層との間に配置されたＳｉ1-xＧｅxエピタキシャル層を
形成する段階と、を含むことを特徴とする電界効果トラ
ンジスタの形成方法。 - 【請求項５６】 前記低濃度でドーピングされたソース
及びドレイン領域は前記Ｓｉ1-xＧｅxエピタキシャル層
と接触せず、前記ソース領域及びドレイン領域が前記Ｓ
ｉ1-xＧｅxエピタキシャル層と接触することを特徴とす
る請求項５５に記載の電界効果トランジスタ。 - 【請求項５７】 前記Ｓｉ1-xＧｅxエピタキシャル層と
前記電気的な絶縁層との間に配置されたエピタキシャル
シリコン層をさらに具備することを特徴とする請求項５
５に記載の電界効果トランジスタ。 - 【請求項５８】 前記Ｓｉ1-xＧｅxエピタキシャル層及
び前記シリコン活性層の全体厚さが約１５００Å以下で
あることを特徴とする請求項５５に記載の電界効果トラ
ンジスタ。
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