JP2001168342A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 ＳＯＩ構造を構成するＳｉ層中に歪みを導入
し、キャリアの移動度を向上させる際に、Ｓｉ層中に導
入される転位を最小化する。 【解決手段】 Ｓｉ基板上に臨界膜厚以下の厚さの圧縮
歪みＳｉＧｅ層を形成し、これに隣接して薄いＳｉ層を
無歪み状態で形成し、得られた積層構造を絶縁膜を介し
て別のＳｉ基板に貼付け、前記圧縮歪みＳｉＧｅ層を担
持するＳｉ基板を除去することにより前記ＳｉＧｅ層の
圧縮歪みを緩和すると共に、前記歪み緩和したＳｉＧｅ
層を使って隣接する前記薄いＳｉ層中に引っ張り歪みを
誘起する。
し、キャリアの移動度を向上させる際に、Ｓｉ層中に導
入される転位を最小化する。 【解決手段】 Ｓｉ基板上に臨界膜厚以下の厚さの圧縮
歪みＳｉＧｅ層を形成し、これに隣接して薄いＳｉ層を
無歪み状態で形成し、得られた積層構造を絶縁膜を介し
て別のＳｉ基板に貼付け、前記圧縮歪みＳｉＧｅ層を担
持するＳｉ基板を除去することにより前記ＳｉＧｅ層の
圧縮歪みを緩和すると共に、前記歪み緩和したＳｉＧｅ
層を使って隣接する前記薄いＳｉ層中に引っ張り歪みを
誘起する。
Description
【０００１】
【発明の属する技術分野】本発明は一般に半導体装置に
係り、特に歪みＳｉ活性層を有する高速半導体装置およ
びその製造方法に関する。
係り、特に歪みＳｉ活性層を有する高速半導体装置およ
びその製造方法に関する。
【０００２】
【従来の技術】周知の如く、通常のＳｉ結晶ではその対
称性に起因して、第１ブリュアン領域中に、伝導帯下端
近傍に対応して図１に示す六つの結晶学的に等価（逆格
子空間において）な、しかし結晶運動量の異なる状態が
存在し、伝導帯上において電子はこれらの状態のいずれ
をもとることができる。その結果、従来のＳｉを活性領
域として使った半導体装置では、電子がこれらの結晶学
的に等価な状態の間で散乱することに起因して、動作速
度に限界が生じていた。
称性に起因して、第１ブリュアン領域中に、伝導帯下端
近傍に対応して図１に示す六つの結晶学的に等価（逆格
子空間において）な、しかし結晶運動量の異なる状態が
存在し、伝導帯上において電子はこれらの状態のいずれ
をもとることができる。その結果、従来のＳｉを活性領
域として使った半導体装置では、電子がこれらの結晶学
的に等価な状態の間で散乱することに起因して、動作速
度に限界が生じていた。
【０００３】これに対し、従来より、Ｓｉ活性層に引っ
張り歪みを与えることにより図１に矢印で示すように結
晶の対称性を低下させ、電子が散乱できる状態の数を制
限することにより電子の移動度が増大し、Ｓｉを活性層
として使う半導体装置の動作速度を向上できることが認
識されていた。例えば特開平９−８２９４４号公報、あ
るいは特開平５- ８２５５８号公報を参照。さらに、歪
みＳｉＧｅ層を活性層としたｐ型ＭＯＳＦＥＴ（S.Verd
onckt-Vandebroek et al., IEEE Trans. Electron Devi
ces, vol.12, no.8, 1991, pp.447-449 ）、あるいはＣ
ＭＯＳ回路装置（A. Sadek, et al., IEEE Trans. Elec
tron Devices, vol.43, no.8, 1996, pp.1224-1232）も
提案されている。
張り歪みを与えることにより図１に矢印で示すように結
晶の対称性を低下させ、電子が散乱できる状態の数を制
限することにより電子の移動度が増大し、Ｓｉを活性層
として使う半導体装置の動作速度を向上できることが認
識されていた。例えば特開平９−８２９４４号公報、あ
るいは特開平５- ８２５５８号公報を参照。さらに、歪
みＳｉＧｅ層を活性層としたｐ型ＭＯＳＦＥＴ（S.Verd
onckt-Vandebroek et al., IEEE Trans. Electron Devi
ces, vol.12, no.8, 1991, pp.447-449 ）、あるいはＣ
ＭＯＳ回路装置（A. Sadek, et al., IEEE Trans. Elec
tron Devices, vol.43, no.8, 1996, pp.1224-1232）も
提案されている。
【０００４】一方、従来のＳｉ活性層を使った半導体装
置の動作速度を向上させるために、ＳＯＩ（silicon-on
-insulator）構造の採用が有効であることが認識されて
いる。ＳＯＩ構造を採用することにより、配線の寄生容
量に起因する信号遅延の問題が軽減される。そこで、か
かるＳＯＩ構造においてＳｉ層を歪ませたＳＳＯＩ（st
rained-Si-on-insulator) 構造により、より高速な半導
体装置を提供することが提案されている(Powell, A.R.,
Appl. Phys. Lett. vol.64, no.14, pp.1856-1858, 19
94) 。
置の動作速度を向上させるために、ＳＯＩ（silicon-on
-insulator）構造の採用が有効であることが認識されて
いる。ＳＯＩ構造を採用することにより、配線の寄生容
量に起因する信号遅延の問題が軽減される。そこで、か
かるＳＯＩ構造においてＳｉ層を歪ませたＳＳＯＩ（st
rained-Si-on-insulator) 構造により、より高速な半導
体装置を提供することが提案されている(Powell, A.R.,
Appl. Phys. Lett. vol.64, no.14, pp.1856-1858, 19
94) 。
【０００５】図２は、前記従来技術によるＳＳＯＩ構造
の構造を示す。図２を参照するに、単結晶Ｓｉ基板１１
上にはＳＩＭＯＸ法によりＳｉＯ2 層１２が形成され、
さらに前記ＳｉＯ2 層１２上には単結晶Ｓｉ層１３が前
記Ｓｉ基板１１に対してエピタキシャルな関係を保って
形成される。さらに前記単結晶Ｓｉ層１３上にはＳｉＧ
ｅ層１４がエピタキシャルに形成され、前記ＳｉＧｅ層
１４上に、前記半導体装置の活性層を構成するＳｉ層１
５がエピタキシャルに形成される。
の構造を示す。図２を参照するに、単結晶Ｓｉ基板１１
上にはＳＩＭＯＸ法によりＳｉＯ2 層１２が形成され、
さらに前記ＳｉＯ2 層１２上には単結晶Ｓｉ層１３が前
記Ｓｉ基板１１に対してエピタキシャルな関係を保って
形成される。さらに前記単結晶Ｓｉ層１３上にはＳｉＧ
ｅ層１４がエピタキシャルに形成され、前記ＳｉＧｅ層
１４上に、前記半導体装置の活性層を構成するＳｉ層１
５がエピタキシャルに形成される。
【０００６】図２の構成では前記Ｓｉ活性層１５に所望
の歪みを与えるために前記ＳｉＧｅ層１４を前記活性層
１５よりも厚く形成し、また前記ＳｉＧｅ層１４の下の
Ｓｉ単結晶層１３の厚さを前記ＳｉＧｅ層１４の厚さよ
りも薄く形成する。その結果、前記Ｓｉ単結晶層１３中
には転位およびこれに沿ったすべりが発生し前記ＳｉＧ
ｅ層１４は実質的に無歪み状態となる。そこで、前記Ｓ
ｉＧｅ層１４上に薄いＳｉ層１５を形成すると、Ｓｉと
ＳｉＧｅとの間の格子定数差に起因する歪みが、かかる
Ｓｉ層１５に付与される。
の歪みを与えるために前記ＳｉＧｅ層１４を前記活性層
１５よりも厚く形成し、また前記ＳｉＧｅ層１４の下の
Ｓｉ単結晶層１３の厚さを前記ＳｉＧｅ層１４の厚さよ
りも薄く形成する。その結果、前記Ｓｉ単結晶層１３中
には転位およびこれに沿ったすべりが発生し前記ＳｉＧ
ｅ層１４は実質的に無歪み状態となる。そこで、前記Ｓ
ｉＧｅ層１４上に薄いＳｉ層１５を形成すると、Ｓｉと
ＳｉＧｅとの間の格子定数差に起因する歪みが、かかる
Ｓｉ層１５に付与される。
【０００７】
【発明が解決しようとする課題】図２の積層構造は、Ｓ
ｉ単結晶基板中にＳＩＭＯＸ法により前記ＳｉＯ2 層１
２およびＳｉ層１３よりなるＳＯＩ構造を形成し、かか
るＳｉ層１３の上に、前記ＳｉＧｅ層１４およびＳｉ層
１５をエピタキシャルに成長させることにより得ること
ができる。あるいは、前記ＳＯＩ構造を形成した後で、
前記Ｓｉ層１３上に薄いＳｉ層をエピタキシャルに形成
した後で前記ＳｉＧｅ層１４の成長を行なってもよい。
ｉ単結晶基板中にＳＩＭＯＸ法により前記ＳｉＯ2 層１
２およびＳｉ層１３よりなるＳＯＩ構造を形成し、かか
るＳｉ層１３の上に、前記ＳｉＧｅ層１４およびＳｉ層
１５をエピタキシャルに成長させることにより得ること
ができる。あるいは、前記ＳＯＩ構造を形成した後で、
前記Ｓｉ層１３上に薄いＳｉ層をエピタキシャルに形成
した後で前記ＳｉＧｅ層１４の成長を行なってもよい。
【０００８】しかし、図２の従来の技術では前記ＳｉＧ
ｅ層１４を既存のＳｉ層１３の表面に再成長させる必要
があるため、前記Ｓｉ層１３とＳｉＧｅ層１４との間
に、あるいは前記Ｓｉ層１３の内部に結晶成長界面が形
成されるのを回避することができない。かかる結晶成長
界面は欠陥を含むことが多く、その結果かかる欠陥が前
記ＳｉＧｅ層１４を介して転位の形で前記歪みＳｉ活性
層１５に伝達される実質的な危険が存在する。
ｅ層１４を既存のＳｉ層１３の表面に再成長させる必要
があるため、前記Ｓｉ層１３とＳｉＧｅ層１４との間
に、あるいは前記Ｓｉ層１３の内部に結晶成長界面が形
成されるのを回避することができない。かかる結晶成長
界面は欠陥を含むことが多く、その結果かかる欠陥が前
記ＳｉＧｅ層１４を介して転位の形で前記歪みＳｉ活性
層１５に伝達される実質的な危険が存在する。
【０００９】さらに、先にも述べたように、前記従来の
ＳＳＯＩ構造では、前記ＳｉＧｅ層１４を実質的に無歪
み状態とするために、前記ＳｉＧｅ層１４の下方のＳｉ
層１３を臨界膜厚以上の厚さとし、前記Ｓｉ層１３中に
転位を誘起し、かかる転位に沿ってＳｉ層１３中にすべ
り、すなわち塑性変形を誘起している。この塑性変形が
起こるのは、前記Ｓｉ層１３と下地ＳｉＯ2 層１２との
界面がすべりを起こすためである。この結果、前記従来
技術では、かかるＳｉ層１３中に誘起された転位が観察
されている。かかるＳｉ層１３中のすべりに伴って前記
ＳｉＧｅ層１４の歪みは緩和され、ＳｉＧｅ層１４は実
質的に無歪み状態となる。その結果、前記ＳｉＧｅ層１
４上の薄いＳｉ活性層１５には、前記ＳｉＧｅ層１４か
ら強い引っ張り応力が印加される。
ＳＳＯＩ構造では、前記ＳｉＧｅ層１４を実質的に無歪
み状態とするために、前記ＳｉＧｅ層１４の下方のＳｉ
層１３を臨界膜厚以上の厚さとし、前記Ｓｉ層１３中に
転位を誘起し、かかる転位に沿ってＳｉ層１３中にすべ
り、すなわち塑性変形を誘起している。この塑性変形が
起こるのは、前記Ｓｉ層１３と下地ＳｉＯ2 層１２との
界面がすべりを起こすためである。この結果、前記従来
技術では、かかるＳｉ層１３中に誘起された転位が観察
されている。かかるＳｉ層１３中のすべりに伴って前記
ＳｉＧｅ層１４の歪みは緩和され、ＳｉＧｅ層１４は実
質的に無歪み状態となる。その結果、前記ＳｉＧｅ層１
４上の薄いＳｉ活性層１５には、前記ＳｉＧｅ層１４か
ら強い引っ張り応力が印加される。
【００１０】しかしながら、このようなＳＳＯＩ構成で
は、前記転位を前記Ｓｉ層１３中に完全に閉じ込めるの
は困難で、その結果、図２の従来のＳＳＯＩ構造を活性
領域に有する半導体装置では、前記Ｓｉ層１３中の転位
が前記ＳｉＧｅ層１４を貫通して前記歪みＳｉ活性層１
５に到達する危険があり、前記歪みＳｉ活性層１５中に
おけるキャリアの散乱は避けられないと考えられる。
は、前記転位を前記Ｓｉ層１３中に完全に閉じ込めるの
は困難で、その結果、図２の従来のＳＳＯＩ構造を活性
領域に有する半導体装置では、前記Ｓｉ層１３中の転位
が前記ＳｉＧｅ層１４を貫通して前記歪みＳｉ活性層１
５に到達する危険があり、前記歪みＳｉ活性層１５中に
おけるキャリアの散乱は避けられないと考えられる。
【００１１】そこで、本発明は上記の課題を解決した、
新規で有用な半導体装置およびその製造方法を提供する
ことを概括的課題とする。本発明のより具体的な課題
は、ＳＳＯＩ構造を活性領域中に有する半導体装置にお
いて、歪みＳｉ層中の欠陥を実質的に除去することによ
りキャリア散乱を最小化し、所望の高速動作を実現する
ことにある。
新規で有用な半導体装置およびその製造方法を提供する
ことを概括的課題とする。本発明のより具体的な課題
は、ＳＳＯＩ構造を活性領域中に有する半導体装置にお
いて、歪みＳｉ層中の欠陥を実質的に除去することによ
りキャリア散乱を最小化し、所望の高速動作を実現する
ことにある。
【００１２】
【課題を解決するための手段】本発明は上記の課題を、
請求項１に記載したように、Ｓｉ基板と、前記Ｓｉ基板
上に形成された酸化膜と、前記酸化膜上に形成された活
性層とよりなる半導体装置において、前記活性層は、前
記酸化膜上に形成された第１の歪みＳｉ層と、前記第１
の歪みＳｉ層上にエピタキシャルに形成され、臨界膜厚
よりも小さい厚さを有するＳｉＧｅ混晶層と、前記Ｓｉ
Ｇｅ混晶層上にエピタキシャルに形成された第２の歪み
Ｓｉ層とよりなり、前記第１および第２の歪みＳｉ層の
厚さの合計が前記ＳｉＧｅ混晶層の厚さよりも小さく、
前記第１および第２の歪みＳｉ層の各々は、実質的に欠
陥を含まないことを特徴とする半導体装置により、解決
する。
請求項１に記載したように、Ｓｉ基板と、前記Ｓｉ基板
上に形成された酸化膜と、前記酸化膜上に形成された活
性層とよりなる半導体装置において、前記活性層は、前
記酸化膜上に形成された第１の歪みＳｉ層と、前記第１
の歪みＳｉ層上にエピタキシャルに形成され、臨界膜厚
よりも小さい厚さを有するＳｉＧｅ混晶層と、前記Ｓｉ
Ｇｅ混晶層上にエピタキシャルに形成された第２の歪み
Ｓｉ層とよりなり、前記第１および第２の歪みＳｉ層の
厚さの合計が前記ＳｉＧｅ混晶層の厚さよりも小さく、
前記第１および第２の歪みＳｉ層の各々は、実質的に欠
陥を含まないことを特徴とする半導体装置により、解決
する。
【００１３】また本発明は上記の課題を、請求項２に記
載したように、さらに前記活性層上に形成されたゲート
酸化膜と、前記ゲート酸化膜上に形成されたゲート電極
と前記活性層中、前記ゲート電極の両側にそれぞれ形成
された第１および第２の拡散領域とを含むことを特徴と
する半導体装置により、解決する。
載したように、さらに前記活性層上に形成されたゲート
酸化膜と、前記ゲート酸化膜上に形成されたゲート電極
と前記活性層中、前記ゲート電極の両側にそれぞれ形成
された第１および第２の拡散領域とを含むことを特徴と
する半導体装置により、解決する。
【００１４】また本発明は上記の課題を、請求項３に記
載したように、前記第１および第２の拡散領域はｐ型で
あり、前記ＳｉＧｅ混晶層が前記ゲート電極直下におい
てｐ型チャネルを形成することを特徴とする請求項２記
載の半導体装置により、解決する。また本発明は上記の
課題を、請求項４に記載したように、前記第１および第
２の拡散領域はｎ型であり、前記第１の歪みＳｉ層が前
記ゲート電極直下においてｎ型チャネルを形成すること
を特徴とする請求項２記載の半導体装置により、解決す
る。
載したように、前記第１および第２の拡散領域はｐ型で
あり、前記ＳｉＧｅ混晶層が前記ゲート電極直下におい
てｐ型チャネルを形成することを特徴とする請求項２記
載の半導体装置により、解決する。また本発明は上記の
課題を、請求項４に記載したように、前記第１および第
２の拡散領域はｎ型であり、前記第１の歪みＳｉ層が前
記ゲート電極直下においてｎ型チャネルを形成すること
を特徴とする請求項２記載の半導体装置により、解決す
る。
【００１５】また本発明は上記の課題を、請求項５に記
載したように、ＳｉＧｅ混晶に隣接して歪みＳｉ層を有
する半導体装置の製造方法において、第１のＳｉ基板上
に、第１のＳｉ層と臨界膜厚以下の厚さのＳｉＧｅ混晶
層と前記ＳｉＧｅ混晶層よりも薄い第２のＳｉ層とを、
順次エピタキシャルに堆積する工程と、前記第２のＳｉ
層上に第１の絶縁膜を形成し、第１の積層構造体を形成
する工程と、第２のＳｉ基板上に第２の絶縁膜を形成
し、第２の積層構造体を形成する工程と、前記第１の積
層構造体と前記第２の積層構造体とを、前記第１の絶縁
膜と前記第２の絶縁膜が密接するように貼りあわせ、第
３の積層構造体を形成する工程と、前記第３の積層構造
体において、前記第１のＳｉ基板および前記第１のＳｉ
層の一部を除去し、前記第１のＳｉ層により歪みＳｉ層
を含む活性層を形成する工程とを含むことを特徴とする
半導体装置の製造方法により、解決する。
載したように、ＳｉＧｅ混晶に隣接して歪みＳｉ層を有
する半導体装置の製造方法において、第１のＳｉ基板上
に、第１のＳｉ層と臨界膜厚以下の厚さのＳｉＧｅ混晶
層と前記ＳｉＧｅ混晶層よりも薄い第２のＳｉ層とを、
順次エピタキシャルに堆積する工程と、前記第２のＳｉ
層上に第１の絶縁膜を形成し、第１の積層構造体を形成
する工程と、第２のＳｉ基板上に第２の絶縁膜を形成
し、第２の積層構造体を形成する工程と、前記第１の積
層構造体と前記第２の積層構造体とを、前記第１の絶縁
膜と前記第２の絶縁膜が密接するように貼りあわせ、第
３の積層構造体を形成する工程と、前記第３の積層構造
体において、前記第１のＳｉ基板および前記第１のＳｉ
層の一部を除去し、前記第１のＳｉ層により歪みＳｉ層
を含む活性層を形成する工程とを含むことを特徴とする
半導体装置の製造方法により、解決する。
【００１６】また本発明は上記の課題を、請求項６に記
載したように、前記第１のＳｉ層の一部を除去する工程
は、前記第１のＳｉ層を前記ＳｉＧｅ混晶層上に、前記
第１のＳｉ層の厚さと前記第２のＳｉ層の厚さとの総和
が前記ＳｉＧｅ混晶層の厚さよりも小さくなるように実
行されることを特徴とする請求項５記載の半導体装置の
製造方法により、解決する。
載したように、前記第１のＳｉ層の一部を除去する工程
は、前記第１のＳｉ層を前記ＳｉＧｅ混晶層上に、前記
第１のＳｉ層の厚さと前記第２のＳｉ層の厚さとの総和
が前記ＳｉＧｅ混晶層の厚さよりも小さくなるように実
行されることを特徴とする請求項５記載の半導体装置の
製造方法により、解決する。
【００１７】また本発明は上記の課題を、請求項７に記
載したように、さらに、前記活性層を形成する工程は、
前記第１のＳｉ層の一部を除去する工程の後で実行され
る熱処理工程を含むことを特徴とする請求項５または６
記載の半導体装置の製造方法により、解決する。また本
発明は上記の課題を、請求項８に記載したように、前記
除去工程は、電解エッチングにより実行されることを特
徴とする請求項５〜７のうち、いずれか一項記載の半導
体装置の製造方法により、解決する。
載したように、さらに、前記活性層を形成する工程は、
前記第１のＳｉ層の一部を除去する工程の後で実行され
る熱処理工程を含むことを特徴とする請求項５または６
記載の半導体装置の製造方法により、解決する。また本
発明は上記の課題を、請求項８に記載したように、前記
除去工程は、電解エッチングにより実行されることを特
徴とする請求項５〜７のうち、いずれか一項記載の半導
体装置の製造方法により、解決する。
【００１８】また本発明は上記の課題を、請求項９に記
載したように、前記除去工程は、選択エッチングにより
実行されることを特徴とする請求項５〜７のうち、いず
れか一項記載の半導体装置の製造方法により、解決す
る。また本発明は上記の課題を、請求項１０に記載した
ように、前記第１のＳｉ層を形成する工程は、前記第１
のＳｉ層のうち、前記除去工程で残される部分に導電性
を付与する工程を含むことを特徴とする請求項８または
９記載の半導体装置の製造方法により、解決する。 ［作用］図３（Ａ）〜（Ｃ）は、本発明の原理を示す。
載したように、前記除去工程は、選択エッチングにより
実行されることを特徴とする請求項５〜７のうち、いず
れか一項記載の半導体装置の製造方法により、解決す
る。また本発明は上記の課題を、請求項１０に記載した
ように、前記第１のＳｉ層を形成する工程は、前記第１
のＳｉ層のうち、前記除去工程で残される部分に導電性
を付与する工程を含むことを特徴とする請求項８または
９記載の半導体装置の製造方法により、解決する。 ［作用］図３（Ａ）〜（Ｃ）は、本発明の原理を示す。
【００１９】図３（Ａ）を参照するに、本発明ではＳｉ
基板２１上にＳｉ層２２をエピタキシャルに成長させ、
さらにその上にＳｉＧｅ混晶層２３を臨界膜厚以下の厚
さにエピタキシャル成長させる。前記Ｓｉ層２２とＳｉ
Ｇｅ混晶層２３との間の格子定数差により、前記ＳｉＧ
ｅ混晶層２３には圧縮歪みが蓄積する。ただし、前記Ｓ
ｉＧｅ混晶層２３は臨界膜厚以下の厚さに形成されてい
るため、転位は発生しない。さらに、前記ＳｉＧｅ層２
３上には薄いＳｉ層２４がエピタキシャルに形成され、
さらに前記Ｓｉ層２４上には絶縁膜２５が形成される。
基板２１上にＳｉ層２２をエピタキシャルに成長させ、
さらにその上にＳｉＧｅ混晶層２３を臨界膜厚以下の厚
さにエピタキシャル成長させる。前記Ｓｉ層２２とＳｉ
Ｇｅ混晶層２３との間の格子定数差により、前記ＳｉＧ
ｅ混晶層２３には圧縮歪みが蓄積する。ただし、前記Ｓ
ｉＧｅ混晶層２３は臨界膜厚以下の厚さに形成されてい
るため、転位は発生しない。さらに、前記ＳｉＧｅ層２
３上には薄いＳｉ層２４がエピタキシャルに形成され、
さらに前記Ｓｉ層２４上には絶縁膜２５が形成される。
【００２０】図３（Ａ）の工程と同時に、あるいはこれ
に相前後して、図３（Ｂ）の工程において別のＳｉ基板
２６上に絶縁膜２７が形成され、図３（Ｃ）の工程にお
いて図３（Ｂ）の構造上に前記図３（Ａ）の構造を上下
反転させた状態で、前記絶縁膜２５が前記Ｓｉ基板２６
上の絶縁膜２７に密接するように貼り合わせる。さらに
図３（Ｃ）の工程において、前記ＳｉＧｅ層２３上に位
置するＳｉ基板２１およびＳｉ層２２が、図３（Ａ）中
のラインＡ−Ａ’に対応する位置まで除去され、その結
果、前記ＳｉＧｅ層２３上に、薄いＳｉ層２３Ａが形成
される。その際、本発明では前記ＳｉＧｅ層２３の下の
Ｓｉ層２４と前記ＳｉＧｅ層２３上のＳｉ層２２Ａの厚
さの合計が、前記ＳｉＧｅ層２３の厚さよりも薄くなる
ように設定され、その結果、図３（Ｃ）の状態では、熱
処理により前記絶縁膜２５を特に前記ＳｉＧｅ層２３と
の界面近傍において塑性変形させることにより、図３
（Ａ）の状態において前記ＳｉＧｅ層２３中に蓄積され
ていた歪みが前記Ｓｉ層２２Ａおよび２４に移される。
換言すると、図３（Ｃ）の状態では、前記ＳｉＧｅ層２
３において実質的に歪みが緩和され、前記Ｓｉ層２２Ａ
および２４には引っ張り歪みが蓄積する。
に相前後して、図３（Ｂ）の工程において別のＳｉ基板
２６上に絶縁膜２７が形成され、図３（Ｃ）の工程にお
いて図３（Ｂ）の構造上に前記図３（Ａ）の構造を上下
反転させた状態で、前記絶縁膜２５が前記Ｓｉ基板２６
上の絶縁膜２７に密接するように貼り合わせる。さらに
図３（Ｃ）の工程において、前記ＳｉＧｅ層２３上に位
置するＳｉ基板２１およびＳｉ層２２が、図３（Ａ）中
のラインＡ−Ａ’に対応する位置まで除去され、その結
果、前記ＳｉＧｅ層２３上に、薄いＳｉ層２３Ａが形成
される。その際、本発明では前記ＳｉＧｅ層２３の下の
Ｓｉ層２４と前記ＳｉＧｅ層２３上のＳｉ層２２Ａの厚
さの合計が、前記ＳｉＧｅ層２３の厚さよりも薄くなる
ように設定され、その結果、図３（Ｃ）の状態では、熱
処理により前記絶縁膜２５を特に前記ＳｉＧｅ層２３と
の界面近傍において塑性変形させることにより、図３
（Ａ）の状態において前記ＳｉＧｅ層２３中に蓄積され
ていた歪みが前記Ｓｉ層２２Ａおよび２４に移される。
換言すると、図３（Ｃ）の状態では、前記ＳｉＧｅ層２
３において実質的に歪みが緩和され、前記Ｓｉ層２２Ａ
および２４には引っ張り歪みが蓄積する。
【００２１】先にも図１で説明したように、このように
引っ張り歪みを蓄積したＳｉ層２２Ａあるいは２４では
移動度が増大し、このためかかる歪みＳｉ層２２Ａある
いは２４を電子走行層として使うことにより、高速で動
作する半導体装置を実現することが可能になる。その
際、図２の従来の構造と異なり、図３（Ｃ）のＳＳＯＩ
構造では前記ＳｉＧｅ層２３の下のＳｉ層２４は臨界膜
厚以下の厚さを有し、実質的に転位を含まない。
引っ張り歪みを蓄積したＳｉ層２２Ａあるいは２４では
移動度が増大し、このためかかる歪みＳｉ層２２Ａある
いは２４を電子走行層として使うことにより、高速で動
作する半導体装置を実現することが可能になる。その
際、図２の従来の構造と異なり、図３（Ｃ）のＳＳＯＩ
構造では前記ＳｉＧｅ層２３の下のＳｉ層２４は臨界膜
厚以下の厚さを有し、実質的に転位を含まない。
【００２２】図４は、図３（Ｃ）のＳＳＯＩ構造に対応
するバンド構造図を示す。図４中、Ｅｃは伝導帯を、ま
たＥｖは価電子帯を示す。図４を参照するに、このよう
な構造を正電圧によりバイアスすると、反転状態におい
て前記歪みＳｉ層２４中に、前記ＳｉＧｅ層２３との界
面に沿って電子のチャネルが反転層として形成される。
その際、前記Ｓｉ層２４は引っ張り歪みを蓄積している
ため、電子はかかる反転層中を、散乱の少ない、大きな
移動度で輸送される。すなわち、前記歪みＳｉ層２４を
電子走行層として使ったｎチャネル型ＭＯＳ半導体装置
は、従来の通常のＳｉ半導体装置を上回る高速動作が可
能である。その際前記歪みＳｉ層２４は厚い絶縁膜２
５，２７に隣接しているため、寄生容量に起因する信号
遅延も最小化される。
するバンド構造図を示す。図４中、Ｅｃは伝導帯を、ま
たＥｖは価電子帯を示す。図４を参照するに、このよう
な構造を正電圧によりバイアスすると、反転状態におい
て前記歪みＳｉ層２４中に、前記ＳｉＧｅ層２３との界
面に沿って電子のチャネルが反転層として形成される。
その際、前記Ｓｉ層２４は引っ張り歪みを蓄積している
ため、電子はかかる反転層中を、散乱の少ない、大きな
移動度で輸送される。すなわち、前記歪みＳｉ層２４を
電子走行層として使ったｎチャネル型ＭＯＳ半導体装置
は、従来の通常のＳｉ半導体装置を上回る高速動作が可
能である。その際前記歪みＳｉ層２４は厚い絶縁膜２
５，２７に隣接しているため、寄生容量に起因する信号
遅延も最小化される。
【００２３】また図４のＳＳＯＩ構造を負電圧によりバ
イアスすると、前記ＳｉＧｅ層２３中に、前記歪みＳｉ
層２２Ａとの界面に沿って、ホールのチャネルが反転層
として形成される。すなわち、かかるＳＳＯＩ構造は、
ｐチャネル型ＭＯＳ半導体装置としても使うことができ
る。ただし図４は概念図であり、上記の正電圧あるいは
負電圧バイアスに伴うバンドの変形は示していない。
イアスすると、前記ＳｉＧｅ層２３中に、前記歪みＳｉ
層２２Ａとの界面に沿って、ホールのチャネルが反転層
として形成される。すなわち、かかるＳＳＯＩ構造は、
ｐチャネル型ＭＯＳ半導体装置としても使うことができ
る。ただし図４は概念図であり、上記の正電圧あるいは
負電圧バイアスに伴うバンドの変形は示していない。
【００２４】
【発明の実施の形態】［第１実施例］図５（Ａ）〜図６
（Ｅ）は、本発明の第１実施例によるＳＳＯＩ構造の形
成方法を示す。図５（Ａ）を参照するに、比抵抗が約
０．０１ｃｍ／Ｓの低抵抗Ｓｉ基板３１上に通常のＭＢ
Ｅ法により、比抵抗が約０．０１ｃｍ／ＳのＳｉ層３２
Ａを約２００ｎｍの厚さに形成し、さらにその上に比抵
抗が約１０ｃｍ／Ｓ以上の高抵抗非ドープＳｉ層３２Ｂ
を、同じくＭＢＥ法により約５ｎｍの厚さに形成する。
（Ｅ）は、本発明の第１実施例によるＳＳＯＩ構造の形
成方法を示す。図５（Ａ）を参照するに、比抵抗が約
０．０１ｃｍ／Ｓの低抵抗Ｓｉ基板３１上に通常のＭＢ
Ｅ法により、比抵抗が約０．０１ｃｍ／ＳのＳｉ層３２
Ａを約２００ｎｍの厚さに形成し、さらにその上に比抵
抗が約１０ｃｍ／Ｓ以上の高抵抗非ドープＳｉ層３２Ｂ
を、同じくＭＢＥ法により約５ｎｍの厚さに形成する。
【００２５】さらに、図５（Ｂ）の工程において、前記
非ドープＳｉ層３２Ｂ上に、組成が例えばＳｉ0.5 Ｇｅ
0.5 で表されるＳｉＧｅ混晶層３３をＭＢＥ法により、
約２５ｎｍの厚さに形成し、さらにその上に非ドープＳ
ｉ層３４を約５ｎｍ、ＭＢＥ法により堆積した後、前記
Ｓｉ層３４上にＳｉＯ2 膜３５を通常の熱ＣＶＤ法によ
り、約１００ｎｍの厚さに形成する。
非ドープＳｉ層３２Ｂ上に、組成が例えばＳｉ0.5 Ｇｅ
0.5 で表されるＳｉＧｅ混晶層３３をＭＢＥ法により、
約２５ｎｍの厚さに形成し、さらにその上に非ドープＳ
ｉ層３４を約５ｎｍ、ＭＢＥ法により堆積した後、前記
Ｓｉ層３４上にＳｉＯ2 膜３５を通常の熱ＣＶＤ法によ
り、約１００ｎｍの厚さに形成する。
【００２６】このようにして形成されたＳｉＧｅ混晶層
３３はＳｉよりも実質的に大きい格子定数を有するた
め、前記Ｓｉ基板３１およびＳｉエピタキシャル層３２
Ａ，３２Ｂを含む厚いＳｉ単結晶層から歪みを受け、実
質的な圧縮歪みを蓄積する。一方、前記Ｓｉ単結晶層は
厚いため、歪みを蓄積することはほとんどない。一方、
前記ＳｉＧｅ混晶層３３の厚さは、前記ＳｉＧｅ組成の
ＳｉＧｅ混晶層の、Ｓｉ単結晶に対する臨界膜厚以下の
厚さに設定されているため、前記ＳｉＧｅ混晶層３３中
に転位が発生することはない。前記ＳｉＧｅ混晶層３３
において、Ｇｅの組成を０．５を超えて大きくすること
も可能であるが、その場合には、前記ＳｉＧｅ混晶層３
３中に蓄積される圧縮歪みは大きくなるものの、前記臨
界膜厚も減少するため、転位の発生を回避するために層
３３の膜厚を小さく設定することが必要である。前記Ｓ
ｉＧｅ混晶層の実用的な組成範囲は、Ｇｅ組成が０．１
〜０．６（１０〜６０％）程度と考えられる。
３３はＳｉよりも実質的に大きい格子定数を有するた
め、前記Ｓｉ基板３１およびＳｉエピタキシャル層３２
Ａ，３２Ｂを含む厚いＳｉ単結晶層から歪みを受け、実
質的な圧縮歪みを蓄積する。一方、前記Ｓｉ単結晶層は
厚いため、歪みを蓄積することはほとんどない。一方、
前記ＳｉＧｅ混晶層３３の厚さは、前記ＳｉＧｅ組成の
ＳｉＧｅ混晶層の、Ｓｉ単結晶に対する臨界膜厚以下の
厚さに設定されているため、前記ＳｉＧｅ混晶層３３中
に転位が発生することはない。前記ＳｉＧｅ混晶層３３
において、Ｇｅの組成を０．５を超えて大きくすること
も可能であるが、その場合には、前記ＳｉＧｅ混晶層３
３中に蓄積される圧縮歪みは大きくなるものの、前記臨
界膜厚も減少するため、転位の発生を回避するために層
３３の膜厚を小さく設定することが必要である。前記Ｓ
ｉＧｅ混晶層の実用的な組成範囲は、Ｇｅ組成が０．１
〜０．６（１０〜６０％）程度と考えられる。
【００２７】さらに、前記図５（Ａ），（Ｂ）の工程と
は別に、図５（Ｃ）の工程において、比抵抗が約１０ｃ
ｍ／Ｓのｐ型Ｓｉ基板４１上に別のＳｉＯ2 膜４２が、
熱酸化法により約３００ｎｍの厚さに形成され、次に図
６（Ｄ）の工程で、図５（Ｂ）の構造が前記図５（Ｃ）
の構造上に、上下反転した状態で、すなわち前記ＳｉＯ
2 膜３５が前記ＳｉＯ2 膜４２に密接するように、約１
３．３Ｐａ（０．１Ｔｏｒｒ）程度の真空中で貼り合わ
せられ、約３００°Ｃの温度で熱処理することにより、
前記ＳｉＯ2 膜３５およびＳｉＯ2 膜４２が強固に接合
される。
は別に、図５（Ｃ）の工程において、比抵抗が約１０ｃ
ｍ／Ｓのｐ型Ｓｉ基板４１上に別のＳｉＯ2 膜４２が、
熱酸化法により約３００ｎｍの厚さに形成され、次に図
６（Ｄ）の工程で、図５（Ｂ）の構造が前記図５（Ｃ）
の構造上に、上下反転した状態で、すなわち前記ＳｉＯ
2 膜３５が前記ＳｉＯ2 膜４２に密接するように、約１
３．３Ｐａ（０．１Ｔｏｒｒ）程度の真空中で貼り合わ
せられ、約３００°Ｃの温度で熱処理することにより、
前記ＳｉＯ2 膜３５およびＳｉＯ2 膜４２が強固に接合
される。
【００２８】さらに図６（Ｅ）の工程において、前記図
６（Ｄ）の構造に対してＨＦ水溶液中において電解エッ
チングを施し、前記高抵抗Ｓｉ層３２Ｂを残し、前記低
抵抗Ｓｉ基板３１および低抵抗Ｓｉ層３２Ａを選択的に
除去する。かかる電解エッチングでは、比抵抗が約０．
１ｃｍ／Ｓ以下の低抵抗Ｓｉ層が、選択的にエッチング
除去される。その結果、先に図３（Ｃ）で説明した構造
に対応する、歪みＳｉ層３２Ｂが鏡面で画成されたＳＳ
ＯＩ構造が得られる。
６（Ｄ）の構造に対してＨＦ水溶液中において電解エッ
チングを施し、前記高抵抗Ｓｉ層３２Ｂを残し、前記低
抵抗Ｓｉ基板３１および低抵抗Ｓｉ層３２Ａを選択的に
除去する。かかる電解エッチングでは、比抵抗が約０．
１ｃｍ／Ｓ以下の低抵抗Ｓｉ層が、選択的にエッチング
除去される。その結果、先に図３（Ｃ）で説明した構造
に対応する、歪みＳｉ層３２Ｂが鏡面で画成されたＳＳ
ＯＩ構造が得られる。
【００２９】図６（Ｅ）の工程では、前記低抵抗Ｓｉ基
板３１および低抵抗Ｓｉ層３２Ａを除去する際に、先に
説明した電解エッチング工程の代わりにＨＦとＨＮＯ3
とＣＨ3 ＣＯＯＨの混合液をエッチャントとしたウェッ
トエッチング法を使うこともできる。この場合にも、前
記低抵抗Ｓｉ基板３１あるいは低抵抗Ｓｉ層３２Ａの比
抵抗が０．１ｃｍ／Ｓ以下である場合に、高抵抗Ｓｉ層
３２Ｂに対して１０００倍を超える選択比が実現できる
（Sumitomo, Y. et al., Electrochem. Soc.,Extended
Abstracts, vol.72, no.1, pp.74-76, 1972) 。
板３１および低抵抗Ｓｉ層３２Ａを除去する際に、先に
説明した電解エッチング工程の代わりにＨＦとＨＮＯ3
とＣＨ3 ＣＯＯＨの混合液をエッチャントとしたウェッ
トエッチング法を使うこともできる。この場合にも、前
記低抵抗Ｓｉ基板３１あるいは低抵抗Ｓｉ層３２Ａの比
抵抗が０．１ｃｍ／Ｓ以下である場合に、高抵抗Ｓｉ層
３２Ｂに対して１０００倍を超える選択比が実現できる
（Sumitomo, Y. et al., Electrochem. Soc.,Extended
Abstracts, vol.72, no.1, pp.74-76, 1972) 。
【００３０】最後に図６（Ｅ）の構造に対して約５００
°Ｃで１時間程度の熱処理を行なうことにより、前記絶
縁膜３５とＳｉ層３４との界面にすべりが発生し、その
結果前記ＳｉＧｅ混晶層３３の歪み状態が実質的に緩和
すると同時に、歪みが前記Ｓｉ層３４および３２Ｂに移
され、Ｓｉ層３４および３２Ｂが、当初の無歪み状態か
ら、引っ張り歪みを蓄積した状態に遷移する。その際、
前記ＳｉＧｅ混晶層３３の厚さが、前記Ｓｉ層３４およ
び３２Ｂを合計した厚さよりも大きいため、前記ＳｉＧ
ｅ混晶層３３は、前記実質的に歪みが緩和した状態を維
持する。
°Ｃで１時間程度の熱処理を行なうことにより、前記絶
縁膜３５とＳｉ層３４との界面にすべりが発生し、その
結果前記ＳｉＧｅ混晶層３３の歪み状態が実質的に緩和
すると同時に、歪みが前記Ｓｉ層３４および３２Ｂに移
され、Ｓｉ層３４および３２Ｂが、当初の無歪み状態か
ら、引っ張り歪みを蓄積した状態に遷移する。その際、
前記ＳｉＧｅ混晶層３３の厚さが、前記Ｓｉ層３４およ
び３２Ｂを合計した厚さよりも大きいため、前記ＳｉＧ
ｅ混晶層３３は、前記実質的に歪みが緩和した状態を維
持する。
【００３１】なお、本実施例において前記ＳｉＯ2 膜３
５および４２の代わりに、ＳｉＮ膜を使うことも可能で
ある。さらに、それ以外にも、前記Ｓｉ層３４との間の
界面において熱処理により塑性変形が生じるものであれ
ば、他のアモルファス絶縁体膜を使うことも可能であ
る。 ［第２実施例］図７（Ａ），（Ｂ）は、本発明の第２実
施例によるＳＳＯＩ構造を示す。ただし図７（Ａ）は先
に図５（Ｂ）の構造に対応し、図７（Ｂ）は図６（Ｅ）
の構造に対応する。図７（Ａ），（Ｂ）中、先に説明し
た部分には同一の参照符号を付し、説明を省略する。
５および４２の代わりに、ＳｉＮ膜を使うことも可能で
ある。さらに、それ以外にも、前記Ｓｉ層３４との間の
界面において熱処理により塑性変形が生じるものであれ
ば、他のアモルファス絶縁体膜を使うことも可能であ
る。 ［第２実施例］図７（Ａ），（Ｂ）は、本発明の第２実
施例によるＳＳＯＩ構造を示す。ただし図７（Ａ）は先
に図５（Ｂ）の構造に対応し、図７（Ｂ）は図６（Ｅ）
の構造に対応する。図７（Ａ），（Ｂ）中、先に説明し
た部分には同一の参照符号を付し、説明を省略する。
【００３２】図７（Ａ）を参照するに、本実施例におい
ては先の実施例の図５（Ｂ）に対応する工程において、
前記Ｓｉ層３４上に、前記歪みＳｉＧｅ混晶層３３と実
質的に同じ組成を有する別の歪みＳｉＧｅ混晶層３３Ａ
を、約２０ｎｍの厚さに堆積し、前記ＣＶＤ−ＳｉＯ2
膜３５を前記ＳｉＧｅ混晶層３３Ａ上に形成している。
ては先の実施例の図５（Ｂ）に対応する工程において、
前記Ｓｉ層３４上に、前記歪みＳｉＧｅ混晶層３３と実
質的に同じ組成を有する別の歪みＳｉＧｅ混晶層３３Ａ
を、約２０ｎｍの厚さに堆積し、前記ＣＶＤ−ＳｉＯ2
膜３５を前記ＳｉＧｅ混晶層３３Ａ上に形成している。
【００３３】また図６（Ｅ）に対応する図７（Ｂ）の構
造では、前記歪みＳｉ層３４が前記ＳｉＧｅ混晶３３Ａ
と３３との間に形成されるが、かかる構造では半導体装
置の活性層として使われる歪みＳｉ層３４がＳｉＯ2 膜
３５に対して離間して形成されるため、前記歪みＳｉ層
３４中を走行する電子が前記ＳｉＯ2 膜３５界面の凹凸
により散乱される問題が軽減される。このため、前記歪
みＳｉ層３４を活性層に使うことにより、電子の移動度
をさらに向上させることが可能になる。 ［第３実施例］図８（Ａ）〜図１２（Ｉ）は、本発明の
第８実施例によるＣＭＯＳインバータ５０の製造方法を
示す。
造では、前記歪みＳｉ層３４が前記ＳｉＧｅ混晶３３Ａ
と３３との間に形成されるが、かかる構造では半導体装
置の活性層として使われる歪みＳｉ層３４がＳｉＯ2 膜
３５に対して離間して形成されるため、前記歪みＳｉ層
３４中を走行する電子が前記ＳｉＯ2 膜３５界面の凹凸
により散乱される問題が軽減される。このため、前記歪
みＳｉ層３４を活性層に使うことにより、電子の移動度
をさらに向上させることが可能になる。 ［第３実施例］図８（Ａ）〜図１２（Ｉ）は、本発明の
第８実施例によるＣＭＯＳインバータ５０の製造方法を
示す。
【００３４】図８（Ａ）を参照するに、図５（Ｃ）に対
応する工程によりＳｉ基板５１上にＳｉＯ2 膜５２が形
成され、さらに図８（Ｂ）の工程において、図５（Ｂ）
の工程に対応してｐ型Ｓｉ基板６１上にｐ型Ｓｉ層６２
Ａと、非ドープＳｉ層６２Ｂと、非ドープＳｉＧｅ層６
３と、非ドープＳｉ層６４とを順次エピタキシャルに積
層し、さらに前記非ドープＳｉ層６４上にＣＶＤ−Ｓｉ
Ｏ2 膜６５を堆積した構造が形成される。
応する工程によりＳｉ基板５１上にＳｉＯ2 膜５２が形
成され、さらに図８（Ｂ）の工程において、図５（Ｂ）
の工程に対応してｐ型Ｓｉ基板６１上にｐ型Ｓｉ層６２
Ａと、非ドープＳｉ層６２Ｂと、非ドープＳｉＧｅ層６
３と、非ドープＳｉ層６４とを順次エピタキシャルに積
層し、さらに前記非ドープＳｉ層６４上にＣＶＤ−Ｓｉ
Ｏ2 膜６５を堆積した構造が形成される。
【００３５】次に図９（Ｃ）の工程において、先の図６
（Ｄ）の工程に対応して前記図８（Ｂ）の構造が上下反
転した状態で図８（Ａ）の構造上に接合され、図９
（Ｄ）の工程において、図９（Ｃ）のｐ型Ｓｉ基板６１
およびｐ型Ｓｉ層６２Ａが選択的電解エッチングにより
除去される。さらに図９（Ｄ）の工程においては熱処理
を行なうことにより、前記ＳｉＯ2 膜５２および６５中
に塑性変形を誘起し、前記ＳｉＧｅ層６３中の圧縮歪み
を緩和させると同時に、隣接するＳｉ層６２Ｂおよび６
４中に引っ張り歪みを誘起する。
（Ｄ）の工程に対応して前記図８（Ｂ）の構造が上下反
転した状態で図８（Ａ）の構造上に接合され、図９
（Ｄ）の工程において、図９（Ｃ）のｐ型Ｓｉ基板６１
およびｐ型Ｓｉ層６２Ａが選択的電解エッチングにより
除去される。さらに図９（Ｄ）の工程においては熱処理
を行なうことにより、前記ＳｉＯ2 膜５２および６５中
に塑性変形を誘起し、前記ＳｉＧｅ層６３中の圧縮歪み
を緩和させると同時に、隣接するＳｉ層６２Ｂおよび６
４中に引っ張り歪みを誘起する。
【００３６】次に図１０（Ｅ）の工程において前記歪み
Ｓｉ層６２Ｂ上に熱酸化膜６６を形成し、さらに前記熱
酸化膜６６上にポリシリコンあるいはＷ等よりなる導電
層６７を一様に形成する。さらに図１０（Ｆ）の工程に
おいて前記導電層６７をパターニングしてゲート電極６
７Ａおよび６７Ｂを形成し、前記ゲート電極６７Ｂを含
む領域をレジストパターン６８Ａで保護しながら、前記
ゲート電極６７Ａを含む領域中に、Ａｓ+あるいはＰ+
等のｎ型不純物をイオン注入により導入する。
Ｓｉ層６２Ｂ上に熱酸化膜６６を形成し、さらに前記熱
酸化膜６６上にポリシリコンあるいはＷ等よりなる導電
層６７を一様に形成する。さらに図１０（Ｆ）の工程に
おいて前記導電層６７をパターニングしてゲート電極６
７Ａおよび６７Ｂを形成し、前記ゲート電極６７Ｂを含
む領域をレジストパターン６８Ａで保護しながら、前記
ゲート電極６７Ａを含む領域中に、Ａｓ+あるいはＰ+
等のｎ型不純物をイオン注入により導入する。
【００３７】さらに、図１１（Ｇ）の工程において前記
ゲート電極６７Ａを含む領域をレジストパターン６８Ｂ
により保護しながら前記ゲート電極６７Ｂを含む領域中
にＢ + あるいはＢＦ2 + 等のｐ型不純物をイオン注入
し、図１１（Ｈ）の工程において先に図１０（Ｆ）およ
び図１１（Ｇ）の工程で導入された不純物を活性化させ
る。その結果、前記エピタキシャル層６４，６３，６２
Ｂよりなる活性層６９中、前記ゲート電極６７Ａの両側
に、ｎ+ 型の拡散領域６９Ａおよび６９Ｂが、また前記
ゲート電極６７Ｂの両側にｐ+ 型の拡散領域６９Ｃおよ
び６９Ｄが形成される。
ゲート電極６７Ａを含む領域をレジストパターン６８Ｂ
により保護しながら前記ゲート電極６７Ｂを含む領域中
にＢ + あるいはＢＦ2 + 等のｐ型不純物をイオン注入
し、図１１（Ｈ）の工程において先に図１０（Ｆ）およ
び図１１（Ｇ）の工程で導入された不純物を活性化させ
る。その結果、前記エピタキシャル層６４，６３，６２
Ｂよりなる活性層６９中、前記ゲート電極６７Ａの両側
に、ｎ+ 型の拡散領域６９Ａおよび６９Ｂが、また前記
ゲート電極６７Ｂの両側にｐ+ 型の拡散領域６９Ｃおよ
び６９Ｄが形成される。
【００３８】さらに図１２（Ｉ）の工程において、図１
１（Ｈ）の構造をＳｉＮよりなるパッシベーション膜７
０により覆い、さらに前記パッシベーション膜７０中に
前記拡散領域６９Ａ，６９Ｂ，６９Ｃおよび６９Ｄをそ
れぞれ露出するコンタクトホール７０Ａ，７０Ｂ，７０
Ｃおよび７０Ｄを形成する。さらに、前記コンタクトホ
ール７０Ａを介して前記拡散領域６９Ａにコンタクトす
るように電極７１Ａを形成し、前記コンタクトホール７
０Ｂを介して前記拡散領域６９Ｂにコンタクトするよう
に、また前記コンタクトホール７０Ｃを介して前記拡散
領域６９Ｃにコンタクトするように電極７１Ｂを形成
し、さらに前記コンタクトホール７０Ｄを介して前記拡
散領域６９Ｄにコンタクトするように電極７１Ｃを形成
することにより、所望のＣＭＯＳインバータ５０が得ら
れる。
１（Ｈ）の構造をＳｉＮよりなるパッシベーション膜７
０により覆い、さらに前記パッシベーション膜７０中に
前記拡散領域６９Ａ，６９Ｂ，６９Ｃおよび６９Ｄをそ
れぞれ露出するコンタクトホール７０Ａ，７０Ｂ，７０
Ｃおよび７０Ｄを形成する。さらに、前記コンタクトホ
ール７０Ａを介して前記拡散領域６９Ａにコンタクトす
るように電極７１Ａを形成し、前記コンタクトホール７
０Ｂを介して前記拡散領域６９Ｂにコンタクトするよう
に、また前記コンタクトホール７０Ｃを介して前記拡散
領域６９Ｃにコンタクトするように電極７１Ｂを形成
し、さらに前記コンタクトホール７０Ｄを介して前記拡
散領域６９Ｄにコンタクトするように電極７１Ｃを形成
することにより、所望のＣＭＯＳインバータ５０が得ら
れる。
【００３９】先にも図４で説明したように、かかるＣＭ
ＯＳ構造では、電子のチャネル６４ＣＨが前記ゲート電
極６７Ａ直下の歪みＳｉ層６４中に、またホールのチャ
ネル６３ＣＨが、前記ゲート電極６７Ｂ直下のＳｉＧｅ
混晶層６３中に形成される。図１２（Ｉ）のＣＭＯＳイ
ンバータはＳＯＩ構造を有し、しかも電子のチャネル６
４ＣＨが、電子移動度の大きい歪みＳｉ層６４中に形成
されるため、高速で動作する。さらに前記歪みＳｉ層６
４は欠陥を含むことがなく、キャリア電子の散乱も最小
化される。
ＯＳ構造では、電子のチャネル６４ＣＨが前記ゲート電
極６７Ａ直下の歪みＳｉ層６４中に、またホールのチャ
ネル６３ＣＨが、前記ゲート電極６７Ｂ直下のＳｉＧｅ
混晶層６３中に形成される。図１２（Ｉ）のＣＭＯＳイ
ンバータはＳＯＩ構造を有し、しかも電子のチャネル６
４ＣＨが、電子移動度の大きい歪みＳｉ層６４中に形成
されるため、高速で動作する。さらに前記歪みＳｉ層６
４は欠陥を含むことがなく、キャリア電子の散乱も最小
化される。
【００４０】以上、本発明を好ましい実施例について説
明したが、本発明はかかる特定の実施例に限定されるも
のではなく、特許請求の範囲に記載した要旨内において
様々な変形・変更が可能である。
明したが、本発明はかかる特定の実施例に限定されるも
のではなく、特許請求の範囲に記載した要旨内において
様々な変形・変更が可能である。
【００４１】
【発明の効果】請求項１〜１０記載の本発明の特徴によ
れば、欠陥の少ない良質の歪みＳｉ層を容易に、かつ確
実に形成することが可能で、その結果電子移動度の非常
に大きい活性層を有する高速半導体装置を実現すること
が可能になる。
れば、欠陥の少ない良質の歪みＳｉ層を容易に、かつ確
実に形成することが可能で、その結果電子移動度の非常
に大きい活性層を有する高速半導体装置を実現すること
が可能になる。
【図１】歪みＳｉ層を使った高速半導体装置の原理を説
明する図である。
明する図である。
【図２】従来の歪みＳｉ層を含む積層半導体構造を示す
図である。
図である。
【図３】（Ａ）〜（Ｃ）は、本発明の原理を示す図であ
る。
る。
【図４】本発明の原理を示す別の図である。
【図５】（Ａ）〜（Ｃ）は、本発明の第１実施例による
ＳＳＯＩ構造の製造方法を示す図（その１）である。
ＳＳＯＩ構造の製造方法を示す図（その１）である。
【図６】（Ｄ），（Ｅ）は、本発明の第１実施例による
ＳＳＯＩ構造の製造方法を示す図（その２）である。
ＳＳＯＩ構造の製造方法を示す図（その２）である。
【図７】（Ａ），（Ｂ）は、本発明の第２実施例による
ＳＳＯＩ構造を示す図である。
ＳＳＯＩ構造を示す図である。
【図８】（Ａ），（Ｂ）は、本発明の第３実施例による
ＣＭＯＳインバータの製造方法を示す図（その１）であ
る。
ＣＭＯＳインバータの製造方法を示す図（その１）であ
る。
【図９】（Ｃ），（Ｄ）は、本発明の第３実施例による
ＣＭＯＳインバータの製造方法を示す図（その２）であ
る。
ＣＭＯＳインバータの製造方法を示す図（その２）であ
る。
【図１０】（Ｅ），（Ｆ）は、本発明の第３実施例によ
るＣＭＯＳインバータの製造方法を示す図（その３）で
ある。
るＣＭＯＳインバータの製造方法を示す図（その３）で
ある。
【図１１】（Ｇ），（Ｈ）は、本発明の第３実施例によ
るＣＭＯＳインバータの製造方法を示す図（その４）で
ある。
るＣＭＯＳインバータの製造方法を示す図（その４）で
ある。
【図１２】（Ｉ）は、本発明の第３実施例によるＣＭＯ
Ｓインバータの製造方法を示す図（その５）である。
Ｓインバータの製造方法を示す図（その５）である。
１１，２１，３１，４１，５１，６１ Ｓｉ基板 １２，２５，２７，３５，４２，５２，６５ 絶縁膜 １３，１５，２２，２２Ａ，２４，３２Ａ，３２Ｂ，３
４，６２Ａ，６２Ｂ，６４ Ｓｉ層 １４，２３，３３，６３ ＳｉＧｅ混晶層 ６６ 熱酸化膜 ６７ 導体層 ６７Ａ，６７Ｂ ゲート電極 ６８Ａ，６８Ｂ レジストパターン ６９Ａ，６９Ｂ ｎ+ 型拡散領域 ６９Ｃ，６９Ｄ ｐ+ 型拡散領域 ７０ パッシベーション膜 ７０Ａ，７０Ｂ，７０Ｃ，７０Ｄ コンタクトホール ７１Ａ，７１Ｂ，７１Ｃ 電極パターン
４，６２Ａ，６２Ｂ，６４ Ｓｉ層 １４，２３，３３，６３ ＳｉＧｅ混晶層 ６６ 熱酸化膜 ６７ 導体層 ６７Ａ，６７Ｂ ゲート電極 ６８Ａ，６８Ｂ レジストパターン ６９Ａ，６９Ｂ ｎ+ 型拡散領域 ６９Ｃ，６９Ｄ ｐ+ 型拡散領域 ７０ パッシベーション膜 ７０Ａ，７０Ｂ，７０Ｃ，７０Ｄ コンタクトホール ７１Ａ，７１Ｂ，７１Ｃ 電極パターン
フロントページの続き Ｆターム(参考） 5F048 AA08 AB04 AC03 BA09 BB05 5F110 BB04 CC02 DD05 DD13 DD14 EE04 EE09 FF02 GG01 GG02 GG07 GG12 GG19 GG25 GG34 GG44 GG47 GG58 HJ13 NN02 NN24 NN61 QQ17
Claims (10)
- 【請求項１】 Ｓｉ基板と、 前記Ｓｉ基板上に形成された酸化膜と、 前記酸化膜上に形成された活性層とよりなる半導体装置
において、 前記活性層は、 前記酸化膜上に形成された第１の歪みＳｉ層と、 前記第１の歪みＳｉ層上にエピタキシャルに形成され、
臨界膜厚よりも小さい厚さを有するＳｉＧｅ混晶層と、 前記ＳｉＧｅ混晶層上にエピタキシャルに形成された第
２の歪みＳｉ層とよりなり、 前記第１および第２の歪みＳｉ層の厚さの合計が前記Ｓ
ｉＧｅ混晶層の厚さよりも小さく、 前記第１および第２の歪みＳｉ層の各々は、実質的に欠
陥を含まないことを特徴とする半導体装置。 - 【請求項２】 さらに前記活性層上に形成されたゲート
酸化膜と、 前記ゲート酸化膜上に形成されたゲート電極と前記活性
層中、前記ゲート電極の両側にそれぞれ形成された第１
および第２の拡散領域とを含むことを特徴とする半導体
装置。 - 【請求項３】 前記第１および第２の拡散領域はｐ型で
あり、前記ＳｉＧｅ混晶層が前記ゲート電極直下におい
てｐ型チャネルを形成することを特徴とする請求項２記
載の半導体装置。 - 【請求項４】 前記第１および第２の拡散領域はｎ型で
あり、前記第１の歪みＳｉ層が前記ゲート電極直下にお
いてｎ型チャネルを形成することを特徴とする請求項２
記載の半導体装置。 - 【請求項５】 ＳｉＧｅ混晶に隣接して歪みＳｉ層を有
する半導体装置の製造方法において、 第１のＳｉ基板上に、第１のＳｉ層と臨界膜厚以下の厚
さのＳｉＧｅ混晶層と前記ＳｉＧｅ混晶層よりも薄い第
２のＳｉ層とを、順次エピタキシャルに堆積する工程
と、 前記第２のＳｉ層上に第１の絶縁膜を形成し、第１の積
層構造体を形成する工程と、 第２のＳｉ基板上に第２の絶縁膜を形成し、第２の積層
構造体を形成する工程と、 前記第１の積層構造体と前記第２の積層構造体とを、前
記第１の絶縁膜と前記第２の絶縁膜が密接するように貼
りあわせ、第３の積層構造体を形成する工程と、 前記第３の積層構造体において、前記第１のＳｉ基板お
よび前記第１のＳｉ層の一部を除去し、前記第１のＳｉ
層により歪みＳｉ層を含む活性層を形成する工程とを含
むことを特徴とする半導体装置の製造方法。 - 【請求項６】 前記第１のＳｉ層の一部を除去する工程
は、前記第１のＳｉ層を前記ＳｉＧｅ混晶層上に、前記
第１のＳｉ層の厚さと前記第２のＳｉ層の厚さとの総和
が前記ＳｉＧｅ混晶層の厚さよりも小さくなるように実
行されることを特徴とする請求項５記載の半導体装置の
製造方法。 - 【請求項７】 さらに、前記活性層を形成する工程は、
前記第１のＳｉ層の一部を除去する工程の後で実行され
る熱処理工程を含むことを特徴とする請求項５または６
記載の半導体装置の製造方法。 - 【請求項８】 前記除去工程は、電解エッチングにより
実行されることを特徴とする請求項５〜７のうち、いず
れか一項記載の半導体装置の製造方法。 - 【請求項９】 前記除去工程は、選択エッチングにより
実行されることを特徴とする請求項５〜７のうち、いず
れか一項記載の半導体装置の製造方法。 - 【請求項１０】 前記第１のＳｉ層を形成する工程は、
前記第１のＳｉ層のうち、前記除去工程で残される部分
に導電性を付与する工程を含むことを特徴とする請求項
８または９記載の半導体装置の製造方法。
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