JP4549542B2 - 埋め込みシリコンゲルマニウム層をもつcmos集積回路素子及び基板とその製造方法 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims description 130
- 238000004519 manufacturing process Methods 0.000 title claims description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 title description 18
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 title description 9
- 239000010410 layer Substances 0.000 claims description 435
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 172
- 229910052710 silicon Inorganic materials 0.000 claims description 172
- 239000010703 silicon Substances 0.000 claims description 172
- 238000000034 method Methods 0.000 claims description 54
- 229910052732 germanium Inorganic materials 0.000 claims description 47
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 47
- 230000005669 field effect Effects 0.000 claims description 40
- 239000004065 semiconductor Substances 0.000 claims description 25
- 229910052785 arsenic Inorganic materials 0.000 claims description 22
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 18
- 229910021426 porous silicon Inorganic materials 0.000 claims description 18
- 239000002131 composite material Substances 0.000 claims description 17
- 238000002513 implantation Methods 0.000 claims description 17
- 229910052739 hydrogen Inorganic materials 0.000 claims description 15
- 239000001257 hydrogen Substances 0.000 claims description 15
- -1 hydrogen ions Chemical class 0.000 claims description 15
- 238000002347 injection Methods 0.000 claims description 14
- 239000007924 injection Substances 0.000 claims description 14
- 238000000137 annealing Methods 0.000 claims description 13
- 230000000694 effects Effects 0.000 claims description 13
- 230000007423 decrease Effects 0.000 claims description 12
- 238000005468 ion implantation Methods 0.000 claims description 11
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 7
- 239000002344 surface layer Substances 0.000 claims description 7
- 230000003247 decreasing effect Effects 0.000 claims description 6
- 125000006850 spacer group Chemical group 0.000 claims description 6
- 230000005684 electric field Effects 0.000 claims 2
- 239000012535 impurity Substances 0.000 claims 2
- 239000002019 doping agent Substances 0.000 claims 1
- 229910052698 phosphorus Inorganic materials 0.000 description 13
- 239000011574 phosphorus Substances 0.000 description 13
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 12
- 238000007796 conventional method Methods 0.000 description 11
- 239000007943 implant Substances 0.000 description 10
- 210000000746 body region Anatomy 0.000 description 8
- 239000007789 gas Substances 0.000 description 7
- GPRLSGONYQIRFK-UHFFFAOYSA-N hydron Chemical compound [H+] GPRLSGONYQIRFK-UHFFFAOYSA-N 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000004151 rapid thermal annealing Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000005036 potential barrier Methods 0.000 description 2
- 101100285518 Drosophila melanogaster how gene Proteins 0.000 description 1
- 101150064205 ESR1 gene Proteins 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 229910001449 indium ion Inorganic materials 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000008521 reorganization Effects 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
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- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
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Description
【発明の属する技術分野】
本発明は半導体素子及びその製造方法に係り、より詳細には、MOS系半導体素子及び基板とその形成方法に関する。
【0002】
【従来の技術】
部分空乏SOI(Partially−depleted Silicon−On−Insulator;PDSOI)MOSFETは速い速度及び低い電力性能を提供するが、典型的に素子の性能を大幅に低下させる寄生フローティングボディ効果(Floating body effect;FBE)に敏感である。SOI MOSFETでこのFBE効果を減らすために、各種の技術が提案されている。その一つが、SOI NMOS電界効果トランジスタのソースに隣接する狭いギャップのシリコンゲルマニウム(SiGe)層を用いることである。
当該技術分野において当業者に容易に分かるように、シリコンゲルマニウム層の使用はボディ領域からソース領域に通過するホールに対してポテンシャル障壁を減少させる。したがって、衝撃イオン化によりボディ領域で発生したホールはp-Si(ボディ)/n+SiGe(ソース)/n+Si(ソース)の経路を通じてソース領域に容易に流れ込むことができる。このような、そして他の関連技術がJ.シム(J.sim)氏らの"Elimination of Parasitic Bipolar−induced Breakdown Effects in Ultra−Thin SOI MOSFETs Using Narrow−Bandgap−Source(NBS) Structure"(IEEE Trans.Ele.Dev.,Vol.42,No.8,pp.1495−1502,August 1995)という題の論文、エム.ヨシミ(M.Yoshimi)氏らの"Suppression of the Floating−Body Effect in SOI MOSFETs by the Bandgap Engineering Method Using a Si1-xGex Source Structure"(IEEE Trans.Dev.,Vol.44,No.3,pp.423−429,March 1997)という題の論文に開示されている。また、ヨシミ氏らに与えられた"Insulated−Gate Transistor Having Narrow−Bandgap−Source"という題の米国特許第5、698、869号にもMOSFETのソース領域内に狭いバンドギャップ物質の使用を開示している。
【0003】
FBEを減少させ、かつMOSFET内でチャンネル特性を向上させるための技術がリアウ(Liau)氏らに与えられた"Method for Forming a Semiconductor Device Having a Heteroepitaxial Layer"という題の米国特許第5,891,769号に開示されている。特に、前記’769特許は、MOSFET内でキャリア移動度を高めるために歪みのあるチャンネル領域の使用を開示している。このように歪みのあるチャンネル領域はアズ−グロウン(as-grown)で成長させた弛緩された又は歪みのないシリコンゲルマニウム層上にシリコン層を成長させることで形成できる。チュー(Chu)氏らに与えられた"Bulk and Strained Silicon on Insulator Using Selective Oxidation"という題の米国特許第5,963,817号もやはりFBEを向上させるためにシリコンに比べて速い速度で選択的に酸化するシリコンゲルマニウム層の使用を開示している。さらに、チュー(Chu)氏らに与えられた米国特許第5,906,951号及び第6,059,895号には、ウェーハボンディング技術とSOI基板を提供するために歪みのあるSiGe層を開示している。ウェーハボンディング技術及びSOI基板を提供するためにシリコンゲルマニウム層を用いることはまた、ガウル(Gaul)氏らに与えられた米国特許第5,218,213号及び第5,240,876号にも開示されている。SOI基板を形成するための従来の技術が図1A-図1Dないし図2A-2Dに示されている。特に、図1Aは、その内に多孔性シリコン層112及びその上にエピタキシャルシリコン層114を具備したハンドリング基板110の形成を示している。図1Bは、前記エピタキシャルシリコン層114の表面に支持基板120の接着を示している。前記支持基板120は、従来の技術を用い、前記エピタキシャルシリコン層114上に直接接触される酸化物層122がその上に形成できる。次に、図1Cに示されたように、ハンドリング基板110の一部が除去されて多孔性シリコン層112を露出させる。このような除去段階はハンドリング基板110の一部を研磨或いはエッチングして行ったり、多孔性シリコン層112を分離して行ったりすることができる。次に、図1Dに示されたように、通常の平坦化技術が多孔性シリコン層112を除去するために行われて、その内に埋め込まれた酸化物層122及びその上に練磨されたシリコン層114をもつSOI基板を提供する。図1Aないし図1Dに示された従来の技術は、一般に、ELTRAN(epi−layer−transfer)技術として知られている。
【0004】
図2Aは、その内に埋め込まれた水素注入層132を限定するために基板の表面に水素イオンを注入することでその上にシリコン層130’を具備したハンドリング基板130の形成を示している。次に、図2Bは、前記ハンドリング基板に支持基板120が接着される。次に、ハンドリング基板132の一部が、図2Cに示されたように、水素注入層132に沿って前記接着された基板を除去することで除去される。次に、図2Dに示されたように、一般的な平坦化技術が水素注入層132を除去するために行われる。図2Aないし図2Dに示されたこのような従来の技術は、一般に、"スマート-カット"技術として知られている。
【0005】
不幸にも、たとえ、歪みのあるシリコンチャンネル領域の使用がNMOS及びPMOS素子の両方でキャリアの移動度を高めるが、このように歪みのある(strained)領域は、一般に、短チャンネル素子特性を劣化させる。したがって、MOSFET及びSOI基板を形成するための前述の技術にも拘わらず、高くなったチャンネル移動度特性を確保するために歪みのあるチャンネル領域の使用を要しない基板を形成する改善された方法及びそれにより形成された構造物に対する要求が高まりつつある。
【0006】
【発明が解決しようとする課題】
本発明は上記事情に鑑みて成されたものであり、その目的は、高くなったチャンネル移動度特性を確保するために、歪みのあるチャンネル領域の使用を要しないMOS系半導体素子及び基板とその形成方法を提供するところにある。
【0007】
【課題を解決するための手段】
本発明の実施形態は、その内に埋め込みSi1-xGex層をもつSOI(semiconductor−on−insulator)基板を含む。本発明の一実施形態によるSOI基板は、その上に電気的な絶縁層をもつシリコンウェーハと、前記電気的な絶縁層上に延び、その内にゲルマニウムが傾斜した濃度をもつSi1-xGex層を含む。また、歪みのない(unstrained)シリコン活性層がSOI基板内に与えられる。このように歪みのないシリコン活性層は、Si1-xGex層上に延びてそれと共に接合をなす。また、前記歪みのないシリコン活性層は、好ましくはSOI基板の表面に延びて、集積回路素子が前記シリコン活性層の表面に形成できる。相対的に薄膜シリコン活性層の使用を促進するために、Si1-xGex層は、好ましくは、歪みのないシリコン活性層からエピタキシャル成長される。このようなエピタキシャル成長段階は歪みのないシリコン活性層を与え(または、初期に基板上に歪みのないシリコン活性層をエピタキシャル成長させ)、次に、最大の所望のゲルマニウム濃度が得られるまで傾斜するようにゲルマニウムの濃度を高めることで活性層上にSi1-xGex層の成長をし続ける。次に、傾斜する方式でゲルマニウムの濃度をx=0まで減少させることでこれ以上の成長が発生できる。Si1-xGex層内でゲルマニウムの傾斜は直線状の傾斜をなすこともある。
【0008】
好ましいSOI基板は、初期にその内に歪みのないシリコン層及び前記シリコン層上に延びたSi1-xGex層をもつハンドリング基板を形成させることで製作できる。次に、支持基板が前記ハンドリング基板に接着されて、Si1-xGex層が前記支持基板と前記歪みのないシリコン層との間に配置される。次に、シリコン層の表面を露出させ、その内に埋め込みSi1-xGex層をもつSOI基板を形成するために前記ハンドリング基板の一部が前記支持基板から除去されることが好ましい。ここで、前記埋め込みSi1-xGex層は、好ましくは、前記支持基板から前記シリコン層の表面に延びる方向に減少されるプロファイルをもつ傾斜したゲルマニウムの濃度をもつ。
【0009】
これらの方法はまた、その内に歪みのない第1シリコン層、前記第1シリコン層上に延びたSi1-xGex層及び前記Si1-xGex層上に延びた歪みのないまたは歪みのある第2シリコン層をもつハンドリング基板を形成する段階を含む。また、前記接着段階前に前記Si1-xGex層上に熱的酸化層を形成するために熱的に前記第2シリコン層を酸化させる段階を行っても良い。また、前記支持基板は、その上に酸化物表面層を含むことができ、前記接着段階は前記熱的酸化層に前記酸化物表面層を接着させる段階を含むことができる。あるいは、前記接着段階前にSi1-xGex層上に電気的な絶縁層を蒸着させる段階を行っても良く、前記接着段階は前記電気的な絶縁層に前記酸化物表面層を接着する段階を含むことができる。
【0010】
SOI基板を形成するさらに他の好ましい方法によれば、ハンドリング基板はその内に多孔性シリコン層を含むことができ、前記除去段階は前記多孔性シリコン層を分離することで前記支持基板から前記ハンドリング基板の一部を除去し、次に前記多孔性シリコン層及びシリコン層を平坦化する段階を含むことができる。ハンドリング基板を形成する好ましい方法は、シリコン層上にSi1-xGex層をエピタキシャル成長させ、次に、前記ハンドリング基板内に水素注入層を形成するために前記Si1-xGex層及び前記シリコン層を通じて水素イオンを注入する段階を含むことができる。そして、前記除去段階は、前記水素注入層を分離し、シリコン層の表面を露出させるために前記水素注入層を平坦化することで行われる。電界効果トランジスタを含む半導体素子は前記シリコン層の表面に形成できる。
【0011】
本発明の付加的な実施形態は、SOI電界効果トランジスタを含む。このようなトランジスタは、電気的な絶縁層及び前記電気的な絶縁層上の歪みのないシリコン活性層を含む。また、前記歪みのないシリコン活性層表面に絶縁されたゲート電極が与えられる。また、前記電気的な絶縁層と前記歪みのないシリコン活性層との間にSi1-xGex層が配置される。前記Si1-xGex層は、前記歪みのないシリコン活性層と第1接合を形成し、その内でゲルマニウムがピークレベルから前記歪みのないシリコン活性層の表面に向かって延びる第1方向に単調に減少する傾斜した濃度をもつ。この実施例の一形態によれば、ピークゲルマニウム濃度レベルはx=0.15よりも大きく、前記Si1-xGex層内でのゲルマニウムの濃度は前記ピークレベルから前記第1接合で約x=0.1よりも小さいレベルまで変化する。前記第1接合でゲルマニウムの濃度は急傾斜をもつ場合がある。
より好ましくは、前記Si1-xGex層内でのゲルマニウムの濃度は、0.2<x<0.4であるピークレベルから前記第1接合でx=0のレベルまで変化する。
【0012】
また、前記Si1-xGex層は前記下部の電気的な絶縁層と界面をなし、また前記Si1-xGex層内で前記傾斜したゲルマニウムの濃度は前記電気的な絶縁層との界面で約x=0.1よりも小さいレベルから前記ピークレベルまで増大することもある。また、前記歪みのないシリコン活性層は約600Å以上の厚さをもつことができ、前記Si1-xGex層は約800Å以下の厚さをもつことができる。
【0013】
PMOSトランジスタでよりも大きい駆動電流能力がチャンネル領域及びボディ領域でドーピングプロファイルを再編成することにより達成できる。特に、シリコンとSi1-xGexとであるドーピングの溶解度が異なるということが、PMOS素子の特性を向上させるのに有利に使用できる。好ましいPMOSトランジスタにおいて、Si1-xGex層はN型ドーピングでドーピングされ、Si1-xGex層内でN型ドーピングの濃度は前記歪みのないシリコン活性層の表面に向かう第1方向に減少するプロファイルをもつ。このプロファイルは、好ましくはSi1-xGex層内にピークレベルをもち、レトログレードされ続いたN型ドーピングプロファイルが前記歪みのないシリコン活性層を横切って延びる単調な方式で前記第1方向で減少できる。このようなN型ドーピングは、好ましくは、ボディ領域でパンチスルーを抑えるのに使用できるが、PMOSトランジスタのスレショルド電圧に影響を与えるのにも使用できる。
【0014】
また、他のSOI電界効果トランジスタは、電気的な絶縁層及び前記電気的な絶縁層上の複合半導体活性領域を含むことができる。前記複合半導体活性領域は約600Å以上の厚さをもつシリコン活性層と、前記電気的な絶縁層と前記シリコン活性層との間に配置される単一のSi1-xGex層を具備できる。前記Si1-xGex層は前記シリコン活性層と第1接合を形成し、その内でゲルマニウムがピークレベルから前記シリコン活性層の表面に向かって延びる第1方向に単調に減少する傾斜した濃度をもつ。前記Si1-xGex層内でのゲルマニウムのピークレベルは、好ましくは、x=0.15よりも大きく、前記Si1-xGex層内でのゲルマニウムの濃度は前記ピークレベルから前記第1接合で約x=0.1よりも小さいレベルまで変化する。より好ましくは、前記Si1-xGex層内でのゲルマニウムの濃度は0.2<x<0.4であるピークレベルから前記第1接合でx=0のレベルまで変化する。また、前記Si1-xGex層は、前記電気的な絶縁層と界面をなし、また前記Si1-xGex層内での前記傾斜したゲルマニウムの濃度は前記界面で約x=0.1よりも小さいレベルから前記ピークレベルまで増大することもある。
【0015】
本発明の他の実施形態は、電気的な絶縁層上に延びその内に複合半導体活性領域をもつPMOS電界効果トランジスタを含む。前記複合半導体活性領域はその内でゲルマニウムが単一のSi1-xGex層内のピークレベルからその表面に向かって延びる第1方向に単調に減少する傾斜した濃度をもつ単一のSi1-xGex層を含む。また、歪みのないシリコン活性層が前記単一のSi1-xGex層との第1接合から前記表面に延びるように与えられる。また、前記複合半導体活性領域は、その内に表面に向かって延びた基本的に少なくともレトログレードされたN型ドーピングプロファイルをもち、単一のSi1-xGex層内でピークレベルをもつ。このようなN型ドーピングにより与えられた全体的な電荷は、PMOSトランジスタのスレショルド電圧に影響を与える。また、単一のSi1-xGex層内でN型ドーピングは前記ソースとドレイン領域との間で延びることのできる空乏層により発生されるパンチスルーを大幅に防止する。また、低濃度でドーピングされたP型ソース及びドレイン領域が与えられる。このような領域は前記絶縁されたゲート電極に対向するシリコン活性層内に形成される。N型導電性のソース側ポケット注入領域が与えられ、これは、前記低濃度でドーピングされたP型ソース領域と前記単一のSi1-xGex層との間に形成される。このポケット注入領域は各々ソース領域及び単一のSi1-xGex層と整流及び反整流接合を形成し、接合漏れを抑えるように作用する。
【0016】
SOI電界効果トランジスタのさらに他の実施形態は、バルクシリコン領域及び前記バルクシリコン領域上の電気的な絶縁層を含む。第1厚さをもつ歪みのないシリコン活性層がやはり前記電気的な絶縁層上に与えられ、側壁絶縁スペーサをもつ絶縁されたゲート電極が前記歪みのないシリコン活性層の表面に形成される。第1導電型のSi1-xGex層が前記電気的な絶縁層と歪みのないシリコン活性層との間に配置される。特に、前記Si1-xGex層は、前記歪みのないシリコン活性層と第1接合を形成し、その内にゲルマニウムがピークレベルから表面に向かって延びる第1方向に単調に減少する傾斜した濃度をもつ。また、低濃度でドーピングされた第2導電型のソース及びドレイン領域が与えられる。このように低濃度でドーピングされた領域は歪みのないシリコン活性層内に形成されるが、前記歪みのないシリコン活性層の厚さよりも小さい深さで形成される。さらに、第1導電型のソース側ポケット注入領域が前記歪みのないシリコン活性層内に与えられ、このようなソース側ポケット注入領域は前記低濃度でドーピングされたソース領域と前記Si1-xGex層との間に形成される。本実施例の好ましい形態によれば、前記Si1-xGex層は表面に対してその内にレトログレードされた第1導電型ドーピングプロファイルをもつ。このようにレトログレードされた第1導電型ドーピングプロファイルは、レトログレードされた砒素または砒素/リンドーピングプロファイルであって、前記歪みのないシリコン活性層内の前記チャンネル領域で第1導電型ドーピングの最大濃度に比べてその内の第1導電型ドーピングの濃度が大きいSi1-xGex層にならしめることができる。特に、前記レトログレードされたドーピングプロファイルはSi1-xGex層でピークをもち、前記ゲート電極の下部で最小となる。このようにレトログレードされたプロファイルは、好ましくは、前記ピークレベルから前記最小レベルまで単調に減少されるが、他のレトログレードプロファイルが得られることもある。前記歪みのないシリコン活性層の厚さ及び前記チャンネル領域と下部のSi1-xGex層内のドーピングの総量は、所望のスレショルド電圧を達成し、パンチスルーを防止するために注意深く調節できる。
【0017】
また、本発明の実施形態は、SOI基板の表面上に絶縁されたゲート電極を形成することで電界効果トランジスタを形成する方法を含む。この基板は電気的な絶縁層、前記電気的な絶縁層上の歪みのないシリコン活性層及び前記電気的な絶縁層と歪みのないシリコン活性層との間に配置され、その内にゲルマニウムが傾斜した濃度をもつSi1-xGex層を含む。前記歪みのないシリコン活性層内で第1導電型のソース及びドレイン領域を形成し、前記歪みのないシリコン活性層及び前記Si1-xGexエピタキシャル層内に形成された第2導電型のソース側及びドレイン側ポケット注入領域を形成するための段階がさらに行われる。このようなポケット注入領域は各々、ソース及びドレイン領域とP-N接合を形成する。絶縁されたゲート電極を形成する段階前に、好ましくは、前記歪みのないシリコン活性層内に第1導電型のスレショルド電圧調節用ドーピングを注入する段階が行われる。次に、このようなスレショルド電圧調節用ドーピングは、前記絶縁されたゲート電極が形成された後にアニーリングされ、シリコン及びSi1-xGexでのドーピングの溶解度の違いの結果として再分布され、Si1-xGexエピタキシャル層及びシリコン活性層内にスレショルド電圧調節用ドーピングのレトログレードプロファイルを形成する。また、Si1-xGexエピタキシャル層内のドーピングはPMOS素子でパンチスルーを防止し、NMOS素子でフローティングボディ効果を減少させる。
【0018】
本発明の基板及びその形成方法は、FBEが減少されたNMOSトランジスタを形成するために用いられることもある。FBEの減少はその内に傾斜したゲルマニウム濃度をもつ埋め込みシリコンゲルマニウム層がボディ領域からソース領域に流れるホールに対するポテンシャル障壁を減少させるからである。したがって、衝撃イオン化によりボディ領域で発生されたホールはp-Si(ボディ)/p-SiGe(ボディ)/n+SiGe(ソース)/n+Si(ソース)の経路に沿ってソース領域へとより容易に流れることができる。ドレイン-ソース電圧Vdsに対して平坦に分布されたサブスレショルド傾斜をもつドレイン電流Id対ゲート電圧Vg曲線及び良好に制御されたキング効果特性をもつNMOSトランジスタがまた形成できる。本発明の基板及びその形成方法は、チャンネル領域で高い反転層キャリア移動度から起因する優れた駆動能力をもつPMOSトランジスタを与えるためにも用いられる。このように向上された駆動能力は、レトログレードされたドーピングプロファイル及び所望のスレショルド電圧が同時に達成されるようにアニーリングを通じてチャンネル領域ドーピングを再編成することで得られる。このようなチャンネル領域ドーピングの再編成は、ポケットイオン注入効果を高めるためにも用いられる。このようなNMOS及びPMOS素子のスレショルド電圧ロールオフ(roll off)特性は減少された短チャンネル効果(RSCE)を示すことができ、このような素子において抑制された寄生バイポーラ作用(PBA)がオフ漏れ電流を減少させるために用いられる。
【0019】
【発明の実施の形態】
以下、添付した図面に基づき、本発明の望ましい実施形態を詳細に説明する。
後述する実施形態は各種の形態に変形でき、本発明の範囲が後述する実施形態に限定されることはない。本発明の実施形態は当業界における通常の知識を有した者に本発明をより完全に説明するために提供されるものである。本発明の実施形態を説明する図面において、ある層や領域の厚さは明細書の明確性のために誇張されている。また、ある層が他の層または基板の"上部"にあると記載された場合、前記ある層が前記他の層または基板の上部に直接的に存在することもできれば、その間に第3の層が介在されることもできる。さらに、"第1導電型"及び"第2導電型"という用語は、N型またはP型のように反対の導電型を示すが、ここに説明される各実施形態はまたその相補的な実施形態を含む。同一の参照番号は全体に亘って同一の構成要素を示す。
【0020】
図3Aないし図3Eを参照し、その内にSi1-xGex層をもつSOI基板を形成する望ましい方法を説明する。図3Aに示されたように、この方法はその内に多孔性シリコン層12及び前記多孔性シリコン層12上に形成された第1エピタキシャルシリコン層14をもつハンドリング基板10を形成する段階を含む。この第1エピタキシャルシリコン層14は、約600Å以上の厚さをもつことができる。図3Bに示されたように、次に、Si1-xGex層16が前記第1エピタキシャルシリコン層14上に形成される。このSi1-xGex層16は約800Å以下の厚さをもち、700℃ないし1300℃の範囲内の温度で行われる減圧化学気相蒸着(LPCVD)技術を用いて形成できる。このような蒸着段階は、第1エピタキシャルシリコン層14の表面をGeH4及びSiH2Cl2ソースガスの混合物を含む蒸着ガスに露出させることで行われる。特に、前記蒸着段階は、好ましくは、ゲルマニウムソースガス(例えば、GeH4)の相対的な濃度をインサイチュで変えながら行われる。例えば、ゲルマニウムソースガスの流量は、好ましくは、Si1-xGex層16内でゲルマニウムの濃度が前記下部の第1エピタキシャルシリコン層14との接合でx=0の値から0.2≦x≦0.4の最大値に増加するように変化させる。最大の濃度レベルに達してから、前記ゲルマニウムソースガスの流量は、Si1-xGex層16内でゲルマニウムの濃度がゼロに減少されるまで次第に減少する。
【0021】
次に、図3Bを参照すると、第2エピタキシャルシリコン層18が約850℃の温度でSiH2Cl2ソースガスを用いて前記蒸着段階を続けることで前記Si1-xGex層16上に形成できる。第2エピタキシャルシリコン層18を形成する段階は、行っても、行わなくても良い。
【0022】
図3Cを参照すると、支持基板20が、好ましくは、前記第2エピタキシャルシリコン層18に接着される。示されたように、このような接着段階は、好ましくは、前記支持基板20上に存在する酸化層22と前記第2エピタキシャルシリコン層18の練磨された表面との間で行われる。前記酸化層22は、約800ないし3000Åの範囲の厚さをもつ。次に、図3Dに示されたように、ハンドリング基板10が前記多孔性シリコン層12に沿って前記複合基板を分離することで、前記複合基板から除去される。このとき、従来の技術が前記複合基板から前記多孔性シリコン層12の残留する一部を除去するために用いられる場合がある。図3Eに示されたように、このような除去段階は、第1エピタキシャルシリコン層14の初期表面14aを露出させる平坦化または研摩技術を用いて前記多孔性シリコン層12を除去する段階を含む。以下、詳述するように、より好ましい電気的な特性をもつ活性素子(例えば、CMOS素子)は、第1"歪みのない"エピタキシャルシリコン層14に形成できる。
【0023】
図4Aないし図4Eを参照し、その内にSi1-xGex層をもつSOI基板を形成する他の方法を説明する。図4Aに示されたように、この他の方法は、その上にSi1-xGex層16’及び前記Si1-xGex層16’上に形成された第2エピタキシャルシリコン層18’をもつハンドリング基板10’を形成する段階を含む。前記Si1-xGex層16’は、図3Bと結びつけて説明したように形成できる。次に、ブランケットイオン注入段階が行われる。このイオン注入段階は、水素イオン注入層15を形成するために前記第2エピタキシャルシリコン層18’を通じて前記ハンドリング基板10’に水素イオンを注入する段階を含む。水素イオンは、好ましくは、前記水素イオン注入層15とSi1-xGex層16’との間に第1シリコン層14’を形成するのに十分なエネルギーレベルでイオン注入される。例えば、水素イオンは、1×1016ないし1×1017cm-2のドーズレベルと150ないし400KeVのエネルギーレベルでイオン注入される。図4Cを参照すると、支持基板20が、好ましくは、前記第2エピタキシャルシリコン層18’に接着される。示されたように、このような接着段階は、好ましくは、前記支持基板20上に存在する酸化層22と前記第2エピタキシャルシリコン層18’の練磨された表面との間で行われる。次に、図4Dに示されたように、ハンドリング基板10’が前記水素イオン注入層15に沿って前記複合基板を分離することで、前記複合基板から除去される。このとき、従来の技術が、前記複合基板から前記水素イオン注入層15の残留する一部を除去するために用いられる場合がある。
【0024】
図4Eに示されたように、このような除去段階は、第1シリコン層14’の初期表面を露出させる平坦化または研摩技術を用いて前記水素イオン注入層15を除去する段階を含む。本発明の他の実施形態によれば、図3Cの第2エピタキシャルシリコン層18及び図4Cの第2エピタキシャルシリコン層18’は、前記接着段階が行われる前に熱的に酸化される場合もある。或いは、前記接着段階前に、電気的な絶縁層が前記第2エピタキシャルシリコン層18、18’上に、または前記第2エピタキシャルシリコン層18、18’が存在しない場合、前記Si1-xGex層16、16’上に蒸着される場合もある。Si1-xGex層16、16’の厚さは、これらの層が接着段階のための用意時に熱的に部分酸化される場合に増加できる。第2エピタキシャルシリコン層18、18’の厚さは、約200ないし400Åの間の範囲内に設定できる。
【0025】
或いは、前記Si1-xGex層16、16’は、約30%の最大レベルに達するその内部のゲルマニウムの傾斜した濃度をもつ層から形成できる。これらの層は、700ないし800℃範囲の温度及び約20Torrの圧力下で形成できる。
前記ソースガスは、GeH4を0ないし60sccm、DCS(SiH2Cl2)を200sccm、及びHClを50ないし100sccmを含むことができる。
【0026】
図5を参照すると、SOI基板で電界効果トランジスタ(例えば、MOSFET)を形成する望ましい方法を説明する。図3Aないし図3E及び図4Aないし図4Eを結びつけて説明したように、これらの方法は、歪みのないシリコン活性層とその内に埋め込みSi1-xGex層を形成する段階を含む(ブロック1020)。前記埋め込みSi1-xGex層は、好ましくは、ゲルマニウムの濃度が初期にx=0であるレベルから0.2≦x≦0.4のピークレベルまで増加する間に前記歪みのないシリコン活性層からエピタキシャル成長される。したがって、埋め込みSi1-xGex層内でのゲルマニウムの濃度は、その内部のピークレベルから前記歪みのないシリコン活性層の初期表面(すなわち、SOI基板の上部表面)に向かって延びる方向で好ましく減少するプロファイルをもつ。次に、スレショルド電圧を調整するためのドーピングが基板に注入される(ブロック104)。
NMOS及びPMOSトランジスタで用いられる"スレショルド電圧"ドーピングは各々、NMOS及びPMOS注入マスクを用いて基板内に別途に注入できる。
NMOSトランジスタに対して、前記スレショルド電圧ドーピングは、典型的に、ボロン及びインジウムなどのP型ドーピングを含む。しかし、PMOSトランジスタに対してはスレショルド電圧ドーピングは砒素及びリンなどのN型ドーピングを含む。
【0027】
スレショルド電圧ドーピングを注入する段階は、同一の導電型の他のドーピングを多重で注入する段階を含む。例えば、PMOS素子において、砒素及びリンは両方とも各々エネルギーレベル及びドーズレベルでスレショルド電圧ドーピングとして注入できる。このような多重のドーピングは、シリコン及びシリコンゲルマニウム内で相異なるドーピング溶解度をもち、このような他の溶解度が連続する熱的アニーリング段階が行われるとき、スレショルド電圧ドーピングの望ましい再分布を達成するのに有利に用いられる。このような望ましい再分布は、スレショルド電圧ドーピングのレトログレードプロファイルを招く。特に、ドーピングの望ましい再分布は、スレショルド電圧ドーピングがトランジスタのチャンネル領域に流入されるときに典型的に発生するチャンネル移動度の減少を防止させることで、結果的に、トランジスタの反転層チャンネル特性を向上できる。これは、特に反転層チャンネルでの相対的に低いホール移動度から典型的に制限を受けるPMOS素子に対して有利である。シリコン活性層及び下部のSi1-xGex層の厚さは、また全体ドーピング電荷が結果的なスレショルド電圧に影響するということを同時に保証しながら、スレショルド電圧ドーピングの望ましい再分布の度合いを高めるように設計できる。PMOS素子において、スレショルド電圧に影響するために用いられたドーピングは、またパンチスルーを防止するのに有用である。
【0028】
次に、ブロック"106"を参照すると、絶縁されたゲート電極が従来の技術を用いて基板上に形成される。ブロック"108"に示されたように、前記絶縁されたゲート電極は、低濃度でドーピングされたソース(LDS)及び低濃度でドーピングされたドレイン(LDD)ドーピングを歪みのないシリコン活性層内に注入する間にマスクとして用いられる。ポケット注入領域がポケット領域ドーピングを歪みのないシリコン活性層及び下部Si1-xGex層に注入することで形成できる(ブロック110)。このようなポケット領域ドーピングは、好ましくは、十分なドーズレベル及びエネルギーレベルで注入されて前記LDS及びLDD領域と前記Si1-xGex層との間に形成されるポケット注入領域を形成することになる。ブロック"112"に示されたように、従来の一般的な技術がゲート電極の側壁に電気的な絶縁スペーサを形成するために用いられる。高濃度でドーピングされたソース及びドレイン領域ドーピングは、ゲート電極及び側壁絶縁スペーサを注入マスクとして前記LDS及びLDD領域を通じてそれらに注入される(ブロック"114")。ブロック"116"に示されたように、急速熱的アニーリング(RTA)段階がソース及びドレイン領域ドーピングをドライブ-インするために行われ得る。このようなアニーリング段階中に、予め注入されたドーピングが前記シリコン活性層及び下部Si1-xGex層内で拡散または再分布できる。
【0029】
図6Aないし図6Eを参照すると、SOI電界効果トランジスタを形成する望ましい方法は、その上に形成された歪みのないシリコン活性層36及びその内に形成された埋め込みSi1-xGex層34をもつ基板を形成する段階を含む。図6Aに示されたように、前記歪みのないシリコン活性層36は、約600Å以上の厚さをもち、前記埋め込みSi1-xGex層34は約800Å以下の厚さをもつ。
好ましくは、前記歪みのないシリコン活性層36は約800ないし1200Åの範囲の厚さをもち、前記埋め込みSi1-xGex層34は約200ないし600Åの範囲の厚さをもつ。より好ましくは、前記歪みのないシリコン活性層36は1000Åの厚さをもち、前記埋め込みSi1-xGex層34は400Åの厚さをもつ。約300Åの厚さをもつ変形または歪みのない薄手の下部層32が前記埋め込みSi1-xGex層34及び埋め込み酸化層30間に与えられることもある。前記下部層32は省けても良い。前記埋め込みSi1-xGex層34内でゲルマニウムの濃度はシリコン活性層36及び前記下部層32の接合でゼロに設定できる。
【0030】
また、埋め込みSi1-xGex層34内でゲルマニウムの濃度は0.2ないし0.4範囲のピークレベルに設定でき、前記ピークレベルに対して線形的に傾斜する場合がある。前記埋め込み酸化層30は、半導体基板またはウェーハ(図示せず)上に与えられることもある。
【0031】
図6Bを参照すると、スレショルド電圧調節用ドーピング38が歪みのないシリコン活性層36内に注入される。もし、NMOS及びPMOS素子が前記シリコン活性層36内で隣接した位置に形成されれば、分離されたNMOS及びPMOS注入マスク(図示せず)が前記歪みのないシリコン活性層36上に形成できる。これらのマスクはN型ドーピングがPMOS素子のためのスレショルド電圧調節用ドーピングとして注入されるとき及びP型ドーピングがNMOS素子のためのスレショルド電圧調節用ドーピングとして注入されるときに使用できる。前記注入されたドーピング38はNMOS素子を形成するときにはボロン及びインジウムを含み、PMOS素子を形成するときには砒素及びリンを含むことができる。他のドーピングがさらに用いられる。特に、前述した注入段階は2つの分離された注入段階を含むことができる。先ず第一に、BF2イオンなどのスレショルド電圧調節用ドーピングが約30ないし60KeV範囲のエネルギーレベルで、約8×1011ないし5×1013cm-2範囲のドーズレベルで0゜のチルト角で注入できる。第二に、インジウムイオンなどのスレショルド電圧調節用ドーピングが約150ないし250KeV範囲のエネルギーレベルで、約8×1011ないし5×1013cm-2範囲のドーズレベルで注入できる。PMOS素子を形成するとき、前述したイオン注入段階は、前記シリコン活性層36及び下部Si1-xGex層34内で前記チャンネル領域及びボディ領域内に所望のレトログレードドーピングプロファイルを得るために十分なドーズ及びエネルギーレベルで砒素及びリンイオンを分離して注入する段階を含むことができる。特に、前記第1注入段階は、リンイオンが約20ないし40KeV範囲のエネルギーレベルで、約8×1011ないし5×1013cm-2範囲のドーズレベルで7゜のチルト角で注入できる。
【0032】
次に、砒素イオンが約150ないし250KeV範囲のエネルギーレベルで、約8×1011ないし5×1013cm-2範囲のドーズレベルで注入できる。前記砒素イオンはスレショルド電圧に影響できるが、典型的にPMOS素子のボディ領域でパンチスルーを防止することで素子特性により大きく影響できる。
【0033】
図6Cを参照すると、従来の一般的な技術が前記シリコン活性層36の初期表面に絶縁されたゲート電極を形成するために用いられる。これらの技術は、前記初期表面上に熱的酸化層42を形成する段階及び前記熱的酸化層42上にドーピングまたはアンドーピングされたポリシリコン層40を蒸着する段階を含む。また、前記ポリシリコン層及び熱的酸化層を露出された側壁をもつ絶縁ゲート電極にパタニングするために、従来の技術が用いられる。絶縁ゲート電極を形成するための技術は、主として朴氏に与えられた"Semiconductor-on-insulator Substrates Containing Electrically Insulating Mesas"という題の米国特許第6,6064,092号、金氏に与えられた"Semiconductor-on-insulator Field Effect Transistors WithReduced Floating Body Parasitics"という題の米国特許第5,998,840号、柳氏らに与えられた"Method of Forming Simiconductor-on-insulator Substrates"という題の米国特許第5,877,046号に詳細に開示されており、これらの開示内容は、この明細書に参考文献として結び付ける。先ず、ソース及びドレイン領域ドーピング39が低濃度でドーピングされたソース(LDS)及びドレイン(LDD)領域44a、44bを形成するために前記シリコン活性層36内に注入される。前述のように、このようなドーピングは前記絶縁ゲート電極を注入マスクとして自己整列方式で注入される場合もある。PMOS素子のためにボロンドーピング(例えば、BF2イオン)が約3ないし30KeV範囲のエネルギーレベルで、約1×1012ないし1×1016cm-2範囲のドーズレベルで注入できる。またNMOS素子のために、砒素ドーピングが約20ないし50KeV範囲のエネルギーレベルで、約1×1012ないし1×1016cm-2範囲のドーズレベルで注入できる。次に、相対的に短期間のアニーリング段階が前記LDD及びLDSドーピングを水平的及び垂直的に拡散させるために行われる。LDS及びLDD領域を形成するとき、他のドーピングが用いられることもある。
【0034】
図6Dを参照すると、ポケット注入領域ドーピング46がNMOS素子内でP型ポケット注入領域48a、48bまたはPMOS素子内でN型ポケット注入領域48a、48bを形成するために約7ないし35°のチルト角で注入できる。
このような注入段階は、好ましくは、前記LDD及びLDS領域44a、44bを通過して前記埋め込みSi1-xGex層34内に十分なエネルギーレベルとドーズレベルで注入できる。特に、N型ポケット注入領域48a、48bが砒素イオンを約100ないし300KeV範囲のエネルギーレベルで、約1×1012ないし1×1015cm-2範囲のドーズレベルで注入することで形成できる。
【0035】
またP型ポケット注入領域48a、48bがボロンイオンを約20ないし60KeV範囲のエネルギーレベルで、約1×1012ないし1×1015cm-2範囲のドーズレベルで注入することで形成できる。
【0036】
高濃度でドーピングされたN型ソース及びドレイン領域50a、50bは、砒素イオン52を約20ないし60KeV範囲のエネルギー及び約5×1014cm-2ないし1×1017cm-2範囲のドーズで注入することで形成できる。また、PMOS素子のためには、高濃度でドーピングされたP型ソース及びドレイン領域50a、50bは、BF2イオンを約25ないし40KeV範囲のエネルギー及び約1×1014cm-2ないし5×1016cm-2範囲のドーズで注入することで形成できる。ドライブ-イン及び活性化段階は、急速熱処理技術を用いて基板をアニーリングすることで行われる。このアニーリング段階は、900℃ないし1050℃の温度範囲で10ないし200秒間行われる。
【0037】
図7Aないし図7Dを参照し、従来のSOI基板とその内に挿入されたシリコンゲルマニウム層をもつSOI基板でN型ドーピングの前−アニーリング及び後−アニーリングプロファイルについて説明する。特に、図7Aは、シリコン活性層(Top-Si)とシリコンウェーハ(図示せず)との間に形成される埋め込み酸化層BOXをもつ従来のSOI基板でリン及び砒素に対するドーピングプロファイルを示す。このようなリン及び砒素ドーピングは各々、30KeV及び200KeVのエネルギーで注入された。図7Bに示されたように、約1000℃の温度で約30秒間急速熱処理(RTA)を行った後に、初期ガウシアン型ドーピングプロファイルが広がって本質的に均一なプロファイルとなる。これに対し、図7Cに示されたドーピングプロファイルは、本発明の方法に従い形成されたその内部に埋め込みSi1-xGex層をもつSOI基板内でレトログレード砒素プロファイルが得られることを示す。このようなレトログレードプロファイルは部分的にはシリコン活性層に対して前記Si1-xGex層内に砒素のドーピング溶解度を本質的に増大させるために十分なゲルマニウムの濃度で前記Si1-xGex層をドーピングさせることで得られる。特に、図7Cは、前アニーリングされたリン及び砒素プロファイル(リン及び砒素ドーピングが各々30及び200KeVのエネルギーで注入される)を示し、図7Dは、後アニーリングされたプロファイルを示す。図7Bに示されたように、急速熱処理段階は約1000℃で約30秒間行われた。図7Dに示されたように、砒素プロファイルは埋め込みSi1-xGex層似で1×1019cm-3のピーク濃度レベルから基板の表面で1×1017cm-3の最小濃度レベルに単調に減少されている。シリコン活性層において、リンドーピングの濃度及びプロファイルにより、リン及び砒素ドーピングの結合プロファイルはまたシリコン活性層を横切ってレトログレードできる。
【0038】
【発明の効果】
本発明によれば、高くなったチャンネル移動度特性を確保するために歪みのあるチャンネル領域の使用を要しない基板を形成するインハンスメント方法及びそれにより形成された構造物が得られる。特に、PMOS素子において、パンチスルーを防止し、NMOS素子においてフローティングボディ効果を減少させる。
【0039】
図面及び発明の詳細な説明で本発明の望ましい実施形態が説明された。たとえ、特定の用語が使用されたが、これは単に包括的及び説明的な意味で使用されたものであって、添付するクレームで展開される発明の思想を限定するために使用されたものではない。
【図面の簡単な説明】
【図1】 (a)従来のSOI基板を形成する方法であってその第1の段階を示した中間構造物の断面図である。(b)(a)の次の段階を示した中間構造物の断面図である。(c)(b)の次の段階を示した中間構造物の断面図である。(d)(c)の次の段階を示した中間構造物の断面図である。
【図2】 (a)従来のSOI基板を形成する方法であってその第1の段階を示した中間構造物の断面図である。(b)(a)の次の段階を示した中間構造物の断面図である。(c)(b)の次の段階を示した中間構造物の断面図である。(d)(c)の次の段階を示した中間構造物の断面図である。
【図3】 (a)本発明の一実施形態によりその内にSiGe層をもつSOI基板を形成する方法であってその第1の段階を示した中間構造物の断面図である。(b)(a)の次の段階を示した中間構造物の断面図である。(c)(b)の次の段階を示した中間構造物の断面図である。(d)(c)の次の段階を示した中間構造物の断面図である。(e)(d)の次の段階を示した中間構造物の断面図である。
【図4】 (a)本発明の一実施形態によりその内にSiGe層をもつSOI基板を形成する方法であって第1の段階を示した中間構造物の断面図である。
(b)(a)の次の段階を示した中間構造物の断面図である。(c)(b)の次の段階を示した中間構造物の断面図である。(d)(c)の次の段階を示した中間構造物の断面図である。(e)(d)の次の段階を示した中間構造物の断面図である。
【図5】 本発明の一実施形態によりSOI系電界効果トランジスタを形成する望ましい方法を示した工程手順図である。
【図6】 本発明の一実施形態によりSOI系MOSトランジスタを形成する方法であってその第1の段階を示した中間構造物の断面図である。(b)(a)の次の段階を示した中間構造物の断面図である。(c)(b)の次の段階を示した中間構造物の断面図である。(d)(c)の次の段階を示した中間構造物の断面図である。(e)(d)の次の段階を示した中間構造物の断面図である。
【図7】 (a)従来のSOI基板に対してアニーリング前の基板深さ対N型ドーピング濃度のグラフであって、リン及び砒素ドーピングが各々30KeV及び200KeVのエネルギーで注入された場合である。(b)従来のSOI基板に対してアニーリング後の基板深さ対N型ドーピング濃度のグラフであって、アニーリング前のドーピングプロファイルは図7Aに示される。 (c)その内に挿入されたSiGe層をもつ望ましいSOI基板に対して基板深さ対N型ドーピング濃度のグラフであって、リン及び砒素ドーピングが各々30KeV及び200KeVのエネルギーで注入された場合である。
(d)その内に挿入されたSiGe層をもつ望ましいSOI基板に対して基板深さ対N型ドーピング濃度のグラフであって、アニーリング前のドーピングプロファイルは図7Cに示される。
【符号の説明】
10 基板
12 多孔性シリコン層
14 第1エピタキシャルシリコン層
15 水素イオン注入層
16 Si1-xGex層
18 第2エピタキシャルシリコン層
20 支持基板
22 酸化層
30 埋め込み酸化層
32 下部層
34 埋め込みSi1-xGex層
36 歪みのないシリコン活性層
38 ドーピング
40 ポリシリコン層
42 熱的酸化層
44a、50a ソース領域
44b、50b ドレイン領域
46 ポケット注入領域ドーピング
48a、48b ポケット注入領域
Claims (42)
- 電気的な絶縁層と、前記電気的な絶縁層上の歪みのないシリコン活性層と、前記歪みのないシリコン活性層表面上の絶縁されたゲート電極と、前記電気的な絶縁層と前記歪みのないシリコン活性層との間に配置され、前記歪みのないシリコン活性層と第1接合を形成し、その内でゲルマニウムがピークレベルから表面に向けて延びる第1方向に単調に減少する傾斜した濃度をもつSi1-xGex層と、を含んでなるSOI電界効果トランジスタ。
- 前記ピークレベルはx=0.15よりも大きく、前記Si1−xGex層内でのゲルマニウムの濃度は前記ピークレベルから前記第1接合でx=0.1よりも小さいレベルまで変化することを特徴とする請求項1に記載のSOI電界効果トランジスタ。
- 前記Si1-xGex層内でのゲルマニウムの濃度は、0.2<x<0.4であるピークレベルから前記第1接合でx=0のレベルまで変化することを特徴とする請求項2に記載のSOI電界効果トランジスタ。
- 前記Si1-xGex層は前記電気的な絶縁層と界面をなし、さらに、前記Si1−xGex層内で前記傾斜したゲルマニウムの濃度は前記界面でx=0.1よりも小さいレベルから前記ピークレベルまで増大することを特徴とする請求項3に記載のSOI電界効果トランジスタ。
- 前記歪みのないシリコン活性層は600Å以上の厚さをもつことを特徴とする請求項1に記載のSOI電界効果トランジスタ。
- 前記Si1-xGex層は、800Å以下の厚さをもつことを特徴とする請求項5に記載のSOI電界効果トランジスタ。
- 前記Si1-xGex層はN型不純物で注入されており、前記Si1-xGex層内で前記N型不純物の濃度は前記第1方向に減少するプロファイルをもつことを特徴とする請求項1に記載のSOI電界効果トランジスタ。
- 電気的な絶縁層と、前記電気的な絶縁層上の複合半導体活性領域であって、前記複合半導体活性領域は600Å以上の厚さをもつ歪みのないシリコン活性層、及び前記電気的な絶縁層と前記シリコン活性層との間に配置される単一Si1-xGex層を具備し、前記Si1-xGex層は前記シリコン活性層と第1接合を形成し、その内でゲルマニウムがピークレベルから前記シリコン活性層の表面に向けて延びる第1方向に単調に減少する傾斜した濃度をもつ複合半導体活性領域と、前記表面上の絶縁されたゲート電極と、を含んでなるSOI電界効果トランジスタ。
- 前記ピークレベルはx=0.15よりも大きく、前記Si1−xGex層内でのゲルマニウムの濃度は前記ピークレベルから前記第1接合でx=0.1よりも小さいレベルまで変化することを特徴とする請求項8に記載のSOI電界効果トランジスタ。
- 前記Si1-xGex層内でのゲルマニウムの濃度は0.2<x<0.4であるピークレベルから前記第1接合でx=0であるレベルまで変化することを特徴とする請求項9に記載のSOI電界効果トランジスタ。
- 前記Si1-xGex層は前記電気的な絶縁層と界面をなし、さらに、前記Si1−XGex層内で前記傾斜したゲルマニウムの濃度は、前記界面でx=0.1よりも小さいレベルから前記ピークレベルまで増大することを特徴とする請求項10に記載のSOI電界効果トランジスタ。
- 前記Si1-xGex層は、800Å以下の厚さをもつことを特徴とする請求項8に記載のSOI電界効果トランジスタ。
- 電気的な絶縁層と、前記電気的な絶縁層上の複合半導体活性領域であって、前記複合半導体活性領域はその内でゲルマニウムが単一のSi1-xGex層内のピークレベルからその表面に向けて延びる第1方向に単調に減少する傾斜した濃度をもつ単一のSi1-xGex層及び前記単一のSi1-xGex層との第1接合から前記表面に延びた歪みのないシリコン活性層を具備し、前記表面近辺で最小レベルをもち、前記単一のSi1-xGex層内でピークレベルをもつレトログレードされたN型ドーパントプロファイルをもつ複合半導体活性領域と、前記表面上の絶縁されたゲート電極と、を含んでなることを特徴とするPMOS電界効果トランジスタ。
- 前記シリコン活性層は600Åよりも大きい厚さをもち、その内に表面に隣接した歪みのない領域をもつことを特徴とする請求項13に記載のPMOS電界効果トランジスタ。
- 前記絶縁されたゲート電極に対向して前記シリコン活性層内に延びた低濃度でドーピングされたP型ソース及びドレイン領域と、前記低濃度でドーピングされたP型ソース領域と前記単一のSi1-xGex層との間で延び、各々それらと整流及び反整流接合を形成するN型導電型のソース側ポケット注入領域をさらに含むことを特徴とする請求項14に記載のPMOS電界効果トランジスタ。
- 電気的な絶縁層と、前記電気的な絶縁層上の歪みのないシリコン活性層と、前記歪みのないシリコン活性層の表面上の絶縁されたゲート電極と、前記電気的な絶縁層と前記歪みのないシリコン活性層との間に配置され、前記歪みのないシリコン活性層と第1接合を形成するSi1-xGex層と、前記歪みのないシリコン活性層内で第1導電型の低濃度でドーピングされたソース及びドレイン領域と、前記低濃度でドーピングされたソース領域と前記Si1-xGexエピタキシャル層との間で延び、それらと整流及び反整流接合を形成する第2導電型のソース側ポケット注入領域と、を含み、
前記Si1-xGexエピタキシャル層は、その内にゲルマニウムが前記電気的な絶縁層から前記絶縁されたゲート電極に向かう方向に減少する傾斜した濃度をもつことを特徴とするインハンスメントモード電界効果トランジスタ。 - 前記Si1-xGexエピタキシャル層は、その内にレトログレードされたN型ドーピングプロファイルをもつことを特徴とする請求項16に記載のインハンスメントモード電界効果トランジスタ。
- 前記シリコン活性層は、600Åよりも大きい厚さをもつことを特徴とする請求項17に記載のインハンスメントモード電界効果トランジスタ。
- その内に歪みのないシリコン層、前記歪みのないシリコン層上に延びる、その内のゲルマニウムが支持基板から前記シリコン層に向かう方向に減少する傾斜した濃度をもつSi1-xGex層及び前記Si 1-x Ge x 層上の延びる第2シリコン層をもつハンドリング基板を形成する段階と、前記ハンドリング基板に前記支持基板を接着して前記支持基板と前記歪みのないシリコン層との間に前記Si1-xGex層を配置させる段階と、前記歪みのないシリコン層を露出させ、その内に埋め込みSi1-xGex層をもつSOI基板を限定するために前記支持基板から前記ハンドリング基板の一部を除去する段階と、を含み、
前記接着段階前に熱的酸化層を形成するために前記第2シリコン層を熱的に酸化させる段階が先行され、前記支持基板はその上に酸化物表面層を含み、前記接着段階は前記酸化物表面層を前記熱的酸化層に接着する段階を含む半導体基板の形成方法。 - 前記ハンドリング基板は、その内に多孔性シリコン層を含み、前記除去段階は前記多孔性シリコン層を分離することで前記支持基板から前記ハンドリング基板の一部を除去する段階を含むことを特徴とする請求項19に記載の半導体基板の形成方法。
- 前記除去段階は、前記多孔性シリコン層及び前記歪みのないシリコン層を連続的に平坦化する段階を含むことを特徴とする請求項20に記載の半導体基板の形成方法。
- 前記ハンドリング基板は、その内に多孔性シリコン層を含み、前記除去段階は前記多孔性シリコン層及び前記歪みのないシリコン層を連続的に平坦化する段階を含むことを特徴とする請求項19に記載の半導体基板の形成方法。
- 前記ハンドリング基板を形成する段階は、前記歪みのないシリコン層上にSi1-xGex層をエピタキシャル成長させる段階と、前記ハンドリング基板内に水素注入層を形成するために前記Si1-xGex層及び前記歪みのないシリコン層を通じて水素イオンを注入する段階を含むことを特徴とする請求項19に記載の半導体基板の形成方法。
- 前記除去段階は、前記水素注入層を分離する段階を含むことを特徴とする請求項23に記載の半導体基板の形成方法。
- 前記除去段階は、前記水素注入層を平坦化する段階を含むことを特徴とする請求項24に記載の半導体基板の形成方法。
- その内に歪みのないシリコン層及び前記歪みのないシリコン層上に延び、前記歪みのないシリコン活性層と第1接合を形成し、その内にゲルマニウムがピークレベルから前記第1接合に向けて延びる第1方向に単調に減少する傾斜した濃度をもつSi1-xGex層をもつハンドリング基板を形成する段階と、前記ハンドリング基板に支持基板を接着して前記支持基板と前記歪みのないシリコン層との間に前記Si1-xGex層を配置させる段階と、前記歪みのないシリコン層を露出させ、その内に埋め込みSi1-xGex層をもつSOI基板を形成するために前記支持基板から前記ハンドリング基板の一部を除去する段階と、を含み、
前記接着段階前にSi1-xGex層上に電気的な絶縁層を蒸着する段階が先行され、前記支持基板はその上に酸化物表面層を含み、前記接着段階は前記酸化物表面層を前記電気的絶縁層に接着する段階を含むことを特徴とする半導体基板の形成方法。 - 前記形成段階は、その内に600Å以上の厚さをもつ歪みのないシリコン層をもつハンドリング基板を形成する段階を含むことを特徴とする請求項26に記載の半導体基板の形成方法。
- 前記Si1-xGex層は、800Å以下の厚さをもつことを特徴とする請求項27に記載の半導体基板の形成方法。
- 電気的な絶縁層、前記電気的な絶縁層上の歪みのないシリコン活性層及び前記電気的な絶縁層と前記歪みのないシリコン活性層との間に配置され、その内部にゲルマニウムがピークレベルから表面に向けて延びる第1方向に単調に減少する傾斜した濃度をもつSi1-xGexエピタキシャル層を含むSOI基板の表面に絶縁されたゲート電極を形成する段階と、前記歪みのないシリコン活性層内に第1導電型のソース及びドレイン領域を形成する段階と、前記歪みのないシリコン活性層及び前記Si1-xGexエピタキシャル層内で延び、各々前記ソース及びドレイン領域とPN接合を形成する第2導電型のソース側及びドレイン側ポケット注入領域を形成する段階と、を含むことを特徴とする電界効果トランジスタの製造方法。
- 前記歪みのないシリコン活性層は、600Å以上の厚さをもつことを特徴とする請求項29に記載の電界効果トランジスタの製造方法。
- 前記絶縁されたゲート電極を形成する段階前に前記歪みのないシリコン活性層内に第1導電型のスレショルド電圧調節用ドーピングを注入する段階が行われ、前記絶縁されたゲート電極を形成する段階後に前記Si1-xGexエピタキシャル層内にスレショルド電圧調節用ドーピングのレトログレードプロファイルを形成するために前記SOI基板をアニーリングする段階が行われることを特徴とする請求項29に記載の電界効果トランジスタの製造方法。
- 前記ソース側及びドレイン側ポケット注入領域を形成する段階後に、前記絶縁されたゲート電極上に側壁絶縁スペーサを形成する段階が行われ、前記ソース及びドレイン領域を形成する段階は、前記絶縁されたゲート電極をイオン注入マスクとして前記歪みのないシリコン活性層内に第1導電型の第1ソース及びドレイン領域ドーピングを注入する段階と、前記絶縁されたゲート電極及び前記側壁絶縁スペーサをイオン注入マスクとして前記歪みのないシリコン活性層内に第1導電型の第2ソース及びドレイン領域ドーピングを注入する段階と、を含むことを特徴とする請求項31に記載の電界効果トランジスタの製造方法。
- バルクシリコン領域と、前記バルクシリコン領域上の電気的な絶縁層と、前記電気的な絶縁層上に第1厚さをもつ歪みのないシリコン活性層と、前記歪みのないシリコン活性層の表面上の絶縁されたゲート電極と、前記絶縁されたゲート電極上の側壁絶縁スペーサと、前記電気的な絶縁層と前記歪みのないシリコン活性層との間に配置され、前記歪みのないシリコン活性層と第1接合を形成し、その内にゲルマニウムがピークレベルから前記表面に向かう第1方向に単調に減少する傾斜した濃度をもつ第1導電型のSi1-xGex層と、前記歪みのないシリコン活性層内で延び、前記第1厚さ以下の厚さをもつ第2導電型の低濃度でドーピングされたソース及びドレイン領域と、前記低濃度でドーピングされたソース領域と前記Si1-xGex層との間で延び、前記歪みのないシリコン活性層内の第1導電型のソース側ポケット注入領域と、を含むSOI電界効果トランジスタ。
- 前記Si1-xGex層は、前記表面に対してその内にレトログレードされた第1導電型のドーピングプロファイルをもつことを特徴とする請求項33に記載のSOI電界効果トランジスタ。
- 前記Si1-xGex層は、前記表面に対してその内にレトログレードされた砒素ドーピングプロファイルをもつことを特徴とする請求項34に記載のSOI電界効果トランジスタ。
- 前記歪みのないシリコン活性層内に第1導電型のチャンネル領域をさらに具備し、前記Si1-xGex層内で第1導電型ドーピングのピーク濃度が前記チャンネル領域内での第1導電型ドーピングのピーク濃度よりも大きいことを特徴とする請求項34に記載のSOI電界効果トランジスタ。
- 前記歪みのないシリコン活性層内に第1導電型のチャンネル領域をさらに具備し、前記Si1-xGex層内で第1導電型ドーピングのピーク濃度が前記チャンネル領域内での第1導電型ドーピングのピーク濃度よりも大きいことを特徴とする請求項35に記載のSOI電界効果トランジスタ。
- 前記歪みのないシリコン活性層は、600Å以上の厚さをもつことを特徴とする請求項37に記載のSOI電界効果トランジスタ。
- 前記歪みのないシリコン活性層は、600Å以上の厚さをもつことを特徴とする請求項34に記載のSOI電界効果トランジスタ。
- 電気的な絶縁層と、前記電気的な絶縁層上に第1導電型の歪みのないシリコン活性層と、前記歪みのないシリコン活性層の表面上の絶縁されたゲート電極と、前記歪みのないシリコン活性層内の第2導電型のソース領域及びドレイン領域と、前記ソース領域とドレイン領域との間で延び、前記絶縁されたゲート電極の下部のチャンネル領域を形成する第2導電型の低濃度でドーピングされたソース及びドレイン領域と、前記低濃度でドーピングされたソース及びドレイン領域と前記電気的な絶縁層との間に配置されたSi1-xGexエピタキシャル層と、を含み、
前記Si1-xGexエピタキシャル層と前記電気的な絶縁層との間に配置されたエピタキシャルシリコン層をさらに具備すると共に、
前記Si1-xGexエピタキシャル層は、その内にゲルマニウムが前記電気的な絶縁層から前記絶縁されたゲート電極に向かう方向に減少する傾斜した濃度をもつことを特徴とする電界効果トランジスタ。 - 前記低濃度でドーピングされたソース及びドレイン領域は前記Si1-xGexエピタキシャル層と接触せず、前記ソース領域及びドレイン領域が前記Si1-xGexエピタキシャル層と接触することを特徴とする請求項40に記載の電界効果トランジスタ。
- 前記Si1-xGexエピタキシャル層及び前記シリコン活性層の全体厚さが1500Å以下であることを特徴とする請求項40に記載のSOI電界効果トランジスタ。
Applications Claiming Priority (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR20000000670 | 2000-01-07 | ||
US09/711,706 US6633066B1 (en) | 2000-01-07 | 2000-11-13 | CMOS integrated circuit devices and substrates having unstrained silicon active layers |
KR10-2000-0075482A KR100429869B1 (ko) | 2000-01-07 | 2000-12-12 | 매몰 실리콘 저머늄층을 갖는 cmos 집적회로 소자 및기판과 그의 제조방법 |
KR711.706 | 2000-12-12 | ||
KR200075482 | 2000-12-12 | ||
KR2000670 | 2000-12-12 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001217433A JP2001217433A (ja) | 2001-08-10 |
JP4549542B2 true JP4549542B2 (ja) | 2010-09-22 |
Family
ID=27350133
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001000849A Expired - Fee Related JP4549542B2 (ja) | 2000-01-07 | 2001-01-05 | 埋め込みシリコンゲルマニウム層をもつcmos集積回路素子及び基板とその製造方法 |
Country Status (5)
Country | Link |
---|---|
JP (1) | JP4549542B2 (ja) |
KR (1) | KR100429869B1 (ja) |
CN (1) | CN1165085C (ja) |
DE (1) | DE10100194A1 (ja) |
GB (4) | GB2400730B (ja) |
Families Citing this family (32)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6410371B1 (en) * | 2001-02-26 | 2002-06-25 | Advanced Micro Devices, Inc. | Method of fabrication of semiconductor-on-insulator (SOI) wafer having a Si/SiGe/Si active layer |
US7157119B2 (en) | 2002-06-25 | 2007-01-02 | Ppg Industries Ohio, Inc. | Method and compositions for applying multiple overlying organic pigmented decorations on ceramic substrates |
US7018910B2 (en) | 2002-07-09 | 2006-03-28 | S.O.I.Tec Silicon On Insulator Technologies S.A. | Transfer of a thin layer from a wafer comprising a buffer layer |
FR2842349B1 (fr) * | 2002-07-09 | 2005-02-18 | Transfert d'une couche mince a partir d'une plaquette comprenant une couche tampon | |
US6953736B2 (en) | 2002-07-09 | 2005-10-11 | S.O.I.Tec Silicon On Insulator Technologies S.A. | Process for transferring a layer of strained semiconductor material |
FR2842350B1 (fr) * | 2002-07-09 | 2005-05-13 | Procede de transfert d'une couche de materiau semiconducteur contraint | |
DE10231964A1 (de) * | 2002-07-15 | 2004-02-19 | Infineon Technologies Ag | Halbleiterbauelement mit stressaufnehmender Halbleiterschicht sowie zugehöriges Herstellungsverfahren |
DE10260860B4 (de) * | 2002-12-23 | 2008-07-10 | Robert Bosch Gmbh | Schicht aus Si1-xGex, Verfahren zu deren Herstellung und mikromechanisches Bauelement damit |
FR2851848B1 (fr) * | 2003-02-28 | 2005-07-08 | Soitec Silicon On Insulator | Relaxation a haute temperature d'une couche mince apres transfert |
US7348260B2 (en) | 2003-02-28 | 2008-03-25 | S.O.I.Tec Silicon On Insulator Technologies | Method for forming a relaxed or pseudo-relaxed useful layer on a substrate |
FR2851847B1 (fr) * | 2003-02-28 | 2005-10-14 | Soitec Silicon On Insulator | Relaxation d'une couche mince apres transfert |
US7018909B2 (en) | 2003-02-28 | 2006-03-28 | S.O.I.Tec Silicon On Insulator Technologies S.A. | Forming structures that include a relaxed or pseudo-relaxed layer on a substrate |
US6963078B2 (en) * | 2003-03-15 | 2005-11-08 | International Business Machines Corporation | Dual strain-state SiGe layers for microelectronics |
US7084460B2 (en) * | 2003-11-03 | 2006-08-01 | International Business Machines Corporation | Method for fabricating SiGe-on-insulator (SGOI) and Ge-on-insulator (GOI) substrates |
US7579636B2 (en) | 2004-01-08 | 2009-08-25 | Nec Corporation | MIS-type field-effect transistor |
JP4892976B2 (ja) * | 2004-01-08 | 2012-03-07 | 日本電気株式会社 | Mis型電界効果トランジスタ |
US20050280081A1 (en) * | 2004-06-16 | 2005-12-22 | Massachusetts Institute Of Technology | Semiconductor devices having bonded interfaces and methods for making the same |
US7115955B2 (en) * | 2004-07-30 | 2006-10-03 | International Business Machines Corporation | Semiconductor device having a strained raised source/drain |
US8063397B2 (en) | 2006-06-28 | 2011-11-22 | Massachusetts Institute Of Technology | Semiconductor light-emitting structure and graded-composition substrate providing yellow-green light emission |
US7863653B2 (en) | 2006-11-20 | 2011-01-04 | International Business Machines Corporation | Method of enhancing hole mobility |
JP5152827B2 (ja) * | 2007-03-22 | 2013-02-27 | 株式会社日立製作所 | 薄膜トランジスタ及びそれを用いた有機el表示装置 |
US7989306B2 (en) | 2007-06-29 | 2011-08-02 | International Business Machines Corporation | Method of forming alternating regions of Si and SiGe or SiGeC on a buried oxide layer on a substrate |
US8138579B2 (en) | 2007-06-29 | 2012-03-20 | International Business Machines Corporation | Structures and methods of forming SiGe and SiGeC buried layer for SOI/SiGe technology |
US8049253B2 (en) | 2007-07-11 | 2011-11-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
GB2467935B (en) | 2009-02-19 | 2013-10-30 | Iqe Silicon Compounds Ltd | Formation of thin layers of GaAs and germanium materials |
FR2957456B1 (fr) * | 2010-03-10 | 2013-01-04 | Commissariat Energie Atomique | Procede de fabrication d'un substrat comprenant une etape d'amincissement avec arret a detection d'une zone poreuse |
CN101924138B (zh) * | 2010-06-25 | 2013-02-06 | 中国科学院上海微系统与信息技术研究所 | 防止浮体及自加热效应的mos器件结构及其制备方法 |
CN101916770B (zh) * | 2010-07-13 | 2012-01-18 | 清华大学 | 具有双缓变结的Si-Ge-Si半导体结构及其形成方法 |
KR101657872B1 (ko) * | 2014-12-23 | 2016-09-19 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 개선된 트랜지스터 채널을 포함하는 반도체 디바이스 및 그 제조방법 |
FR3064398B1 (fr) * | 2017-03-21 | 2019-06-07 | Soitec | Structure de type semi-conducteur sur isolant, notamment pour un capteur d'image de type face avant, et procede de fabrication d'une telle structure |
CN111952186A (zh) * | 2020-08-21 | 2020-11-17 | 中国科学院上海微系统与信息技术研究所 | 基于空腔包围结构的场效应晶体管及制备方法 |
CN113871451A (zh) * | 2021-09-24 | 2021-12-31 | 华虹半导体(无锡)有限公司 | Dmos器件及其形成方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11500873A (ja) * | 1995-12-15 | 1999-01-19 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | SiGe層を具えた半導体電界効果デバイス |
JP2001168342A (ja) * | 1999-12-10 | 2001-06-22 | Fujitsu Ltd | 半導体装置およびその製造方法 |
JP2001217430A (ja) * | 1999-11-26 | 2001-08-10 | Toshiba Corp | 半導体基板の製造方法およびこれにより製造された半導体基板 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3376211B2 (ja) * | 1996-05-29 | 2003-02-10 | 株式会社東芝 | 半導体装置、半導体基板の製造方法及び半導体装置の製造方法 |
DE59707274D1 (de) * | 1996-09-27 | 2002-06-20 | Infineon Technologies Ag | Integrierte CMOS-Schaltungsanordnung und Verfahren zu deren Herstellung |
US5906951A (en) * | 1997-04-30 | 1999-05-25 | International Business Machines Corporation | Strained Si/SiGe layers on insulator |
DE19720008A1 (de) * | 1997-05-13 | 1998-11-19 | Siemens Ag | Integrierte CMOS-Schaltungsanordnung und Verfahren zu deren Herstellung |
-
2000
- 2000-12-12 KR KR10-2000-0075482A patent/KR100429869B1/ko not_active IP Right Cessation
-
2001
- 2001-01-04 GB GB0415351A patent/GB2400730B/en not_active Expired - Fee Related
- 2001-01-04 DE DE10100194A patent/DE10100194A1/de not_active Withdrawn
- 2001-01-04 GB GB0415350A patent/GB2400729B/en not_active Expired - Fee Related
- 2001-01-04 GB GB0415353A patent/GB2400731B/en not_active Expired - Fee Related
- 2001-01-04 GB GB0100209A patent/GB2365214B/en not_active Expired - Fee Related
- 2001-01-05 CN CNB011002026A patent/CN1165085C/zh not_active Expired - Fee Related
- 2001-01-05 JP JP2001000849A patent/JP4549542B2/ja not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11500873A (ja) * | 1995-12-15 | 1999-01-19 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | SiGe層を具えた半導体電界効果デバイス |
JP2001217430A (ja) * | 1999-11-26 | 2001-08-10 | Toshiba Corp | 半導体基板の製造方法およびこれにより製造された半導体基板 |
JP2001168342A (ja) * | 1999-12-10 | 2001-06-22 | Fujitsu Ltd | 半導体装置およびその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
GB0415350D0 (en) | 2004-08-11 |
GB2400729B (en) | 2004-12-08 |
JP2001217433A (ja) | 2001-08-10 |
GB2400729A (en) | 2004-10-20 |
GB2400731B (en) | 2004-12-08 |
CN1322016A (zh) | 2001-11-14 |
GB2365214B (en) | 2004-09-15 |
GB2400730A (en) | 2004-10-20 |
GB0100209D0 (en) | 2001-02-14 |
KR20010070298A (ko) | 2001-07-25 |
CN1165085C (zh) | 2004-09-01 |
DE10100194A1 (de) | 2001-07-19 |
GB0415351D0 (en) | 2004-08-11 |
GB0415353D0 (en) | 2004-08-11 |
GB2365214A (en) | 2002-02-13 |
KR100429869B1 (ko) | 2004-05-03 |
GB2400730B (en) | 2004-12-08 |
GB2400731A (en) | 2004-10-20 |
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JP2004095766A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040705 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080311 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20080611 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20080616 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20080711 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20080716 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20080811 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20080814 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080911 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090414 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090625 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091124 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100218 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100608 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100707 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130716 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
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|
LAPS | Cancellation because of no payment of annual fees |