JP3376211B2 - 半導体装置、半導体基板の製造方法及び半導体装置の製造方法 - Google Patents
半導体装置、半導体基板の製造方法及び半導体装置の製造方法Info
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- JP3376211B2 JP3376211B2 JP13503796A JP13503796A JP3376211B2 JP 3376211 B2 JP3376211 B2 JP 3376211B2 JP 13503796 A JP13503796 A JP 13503796A JP 13503796 A JP13503796 A JP 13503796A JP 3376211 B2 JP3376211 B2 JP 3376211B2
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Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳＦＥＴやＨ
ＥＭＴ等のようにチャネルが誘起されるチャネル半導体
層を有する半導体素子を備えた半導体装置に関する。
ＥＭＴ等のようにチャネルが誘起されるチャネル半導体
層を有する半導体素子を備えた半導体装置に関する。
【０００２】
【従来の技術】コンピュ−タ−や通信機器の重要部分に
は、多数のトランジスタや抵抗等を電気回路を達成する
ようにむすびつけ、１チップ上に集積化して形成した大
規模集積回路（ＬＳＩ）が多用されている。このため、
機器全体の性能は、ＬＳＩ単体の性能と大きく結び付い
ている。
は、多数のトランジスタや抵抗等を電気回路を達成する
ようにむすびつけ、１チップ上に集積化して形成した大
規模集積回路（ＬＳＩ）が多用されている。このため、
機器全体の性能は、ＬＳＩ単体の性能と大きく結び付い
ている。
【０００３】ＬＳＩ単体の性能向上、例えば、Ｓｉ系Ｍ
ＯＳデバイス等で構成されるＬＳＩ単体の性能向上にお
いては、高速かつ低消費電力を特徴とするＭＯＳＦＥＴ
の改良が不可欠である。このため、例えば、電子移動度
等の電気的特性の向上を目的とした研究開発が精力的に
行なわれている。
ＯＳデバイス等で構成されるＬＳＩ単体の性能向上にお
いては、高速かつ低消費電力を特徴とするＭＯＳＦＥＴ
の改良が不可欠である。このため、例えば、電子移動度
等の電気的特性の向上を目的とした研究開発が精力的に
行なわれている。
【０００４】しかし、チャネルが誘起されるチャネル半
導体層の構造についての検討は、その緒についたばかり
である。電子移動度を高めるための技術の１つとして、
チャネル半導体層に歪みをかける技術が知られている。
チャネル半導体層に歪みをかけると、そのバンド構造が
変化し、その結果、縮退が解けて電子散乱が抑制される
ので、電子移動度を高めることが可能となる。
導体層の構造についての検討は、その緒についたばかり
である。電子移動度を高めるための技術の１つとして、
チャネル半導体層に歪みをかける技術が知られている。
チャネル半導体層に歪みをかけると、そのバンド構造が
変化し、その結果、縮退が解けて電子散乱が抑制される
ので、電子移動度を高めることが可能となる。
【０００５】具体的には、シリコン基板上にシリコンよ
りも格子定数の大きな材料からなる混晶層、例えば、Ｇ
ｅ濃度２０％のＳｉＧｅ混晶層（以下、単にＳｉＧｅ層
という）を形成し、このＳｉＧｅ層上にチャネル半導体
層としてのシリコン層を形成すると、格子定数の違いに
より、歪みのかかったシリコン層（以下、歪みチャネル
層という）が形成される。このような歪みチャネル層を
用いると、無歪みチャネル層を用いた場合の約１．７６
倍と大幅な電子移動度の向上を達成できることが報告さ
れている（J.Welser,J.L.Hoyt,S.Takagi, and J.F.Gibb
ons,IEDM 94-373 ）。
りも格子定数の大きな材料からなる混晶層、例えば、Ｇ
ｅ濃度２０％のＳｉＧｅ混晶層（以下、単にＳｉＧｅ層
という）を形成し、このＳｉＧｅ層上にチャネル半導体
層としてのシリコン層を形成すると、格子定数の違いに
より、歪みのかかったシリコン層（以下、歪みチャネル
層という）が形成される。このような歪みチャネル層を
用いると、無歪みチャネル層を用いた場合の約１．７６
倍と大幅な電子移動度の向上を達成できることが報告さ
れている（J.Welser,J.L.Hoyt,S.Takagi, and J.F.Gibb
ons,IEDM 94-373 ）。
【０００６】他方、電子移動度の向上のために、ＭＯＳ
ＦＥＴの短チャネル化を進めると、浮遊容量の影響が大
きくなるため、期待通りに電子移動度を向上することは
困難になる。
ＦＥＴの短チャネル化を進めると、浮遊容量の影響が大
きくなるため、期待通りに電子移動度を向上することは
困難になる。
【０００７】そこで、ＳＯＩ（Silicon On Insulator）
基板にＭＯＳＦＥＴを作成することが検討されている。
ＳＯＩ基板の形成方法としては、張り合わせ基板等の幾
つかの方法が提案されているが、ＳＯＩ基板の酸化層と
その上のシリコン層の各々の膜厚を最適な寸法に形成で
きる方法として、シリコン基板に酸素イオンを注入した
後、このシリコン基板に高温熱処理を施して該基板内部
に埋め込み酸化層を形成するという、通称ＳＩＭＯＸ
（Separation by Implanted Oxygen）と呼ばれる方法が
広く用いられている。
基板にＭＯＳＦＥＴを作成することが検討されている。
ＳＯＩ基板の形成方法としては、張り合わせ基板等の幾
つかの方法が提案されているが、ＳＯＩ基板の酸化層と
その上のシリコン層の各々の膜厚を最適な寸法に形成で
きる方法として、シリコン基板に酸素イオンを注入した
後、このシリコン基板に高温熱処理を施して該基板内部
に埋め込み酸化層を形成するという、通称ＳＩＭＯＸ
（Separation by Implanted Oxygen）と呼ばれる方法が
広く用いられている。
【０００８】図３に、ＳＯＩ基板に作成したＭＯＳＦＥ
Ｔの断面構造を示す。図中、５１はシリコン基板、５２
は酸化層、５３はシリコン層を示しており、これらはＳ
ＯＩ基板を構成している。
Ｔの断面構造を示す。図中、５１はシリコン基板、５２
は酸化層、５３はシリコン層を示しており、これらはＳ
ＯＩ基板を構成している。
【０００９】シリコン層５３上にはＳｉＧｅ混晶層（以
下、単にＳｉＧｅ層という）５４が形成され、このＳｉ
Ｇｅ層５４上には歪みシリコン層５５が形成されてい
る。これらシリコン層５３、ＳｉＧｅ層５４および歪み
シリコン層５５には酸化層５２に達する素子分離絶縁膜
５６が形成されている。
下、単にＳｉＧｅ層という）５４が形成され、このＳｉ
Ｇｅ層５４上には歪みシリコン層５５が形成されてい
る。これらシリコン層５３、ＳｉＧｅ層５４および歪み
シリコン層５５には酸化層５２に達する素子分離絶縁膜
５６が形成されている。
【００１０】歪みシリコン層５５上にはゲート酸化膜５
７、ゲート電極５８が順次形成されている。また、この
ゲート電極５８をマスクに用いたイオン注入により、歪
みシリコン層５５およびＳｉＧｅ層５４には、ｎ型ソー
ス領域５９およびｎ型ドレイン領域６０が自己整合に形
成されている。
７、ゲート電極５８が順次形成されている。また、この
ゲート電極５８をマスクに用いたイオン注入により、歪
みシリコン層５５およびＳｉＧｅ層５４には、ｎ型ソー
ス領域５９およびｎ型ドレイン領域６０が自己整合に形
成されている。
【００１１】そして、全面にはゲート電極５８を覆うよ
うに層間絶縁膜６１が形成され、この層間絶縁膜６１に
開口されたコンタクトホールを介してソース電極６２、
ドレイン電極６３がそれぞれｎ型ソース領域５９、ｎ型
ドレイン領域６０に接続している。
うに層間絶縁膜６１が形成され、この層間絶縁膜６１に
開口されたコンタクトホールを介してソース電極６２、
ドレイン電極６３がそれぞれｎ型ソース領域５９、ｎ型
ドレイン領域６０に接続している。
【００１２】上述したようなチャネル半導体層に歪みシ
リコン層５５を用い、基板にＳＯＩ基板を用いたＭＯＳ
ＦＥＴを実現できれば、０．１μｍルール以下の微細化
に対しても有効な素子特性が得られるようになる。すな
わち、短チャンネル効果を抑えながら電子移動度の向上
が図れるようになる。
リコン層５５を用い、基板にＳＯＩ基板を用いたＭＯＳ
ＦＥＴを実現できれば、０．１μｍルール以下の微細化
に対しても有効な素子特性が得られるようになる。すな
わち、短チャンネル効果を抑えながら電子移動度の向上
が図れるようになる。
【００１３】しかしながら、このようなＭＯＳＦＥＴの
実現に際しては以下のような問題がある。十分な歪みを
有する歪みシリコン層５５を得るには、厚いＳｉＧｅ混
晶バッファ層（以下、単にＳｉＧｅバッファ層という）
を形成し、その上に高Ｇｅ濃度のＳｉＧｅ層５４を形成
する必要がある。例えば、シリコン層５３に対して格子
定数が％オーダで異なる厚さ１００ｎｍ程度のＳｉＧｅ
バッファ層を形成する。
実現に際しては以下のような問題がある。十分な歪みを
有する歪みシリコン層５５を得るには、厚いＳｉＧｅ混
晶バッファ層（以下、単にＳｉＧｅバッファ層という）
を形成し、その上に高Ｇｅ濃度のＳｉＧｅ層５４を形成
する必要がある。例えば、シリコン層５３に対して格子
定数が％オーダで異なる厚さ１００ｎｍ程度のＳｉＧｅ
バッファ層を形成する。
【００１４】しかし、下地のシリコン層５３との格子不
整合によりＳｉＧｅバッファ層内にミスフィット転位や
貫通転位が発生し、これら転位がＳｉＧｅ層５４内に引
き継がれ、さらにこれら転位がＳｉＧｅ層５４上に形成
する歪みシリコン層５５に引き継がれ、素子特性が劣化
するという問題が生じる。
整合によりＳｉＧｅバッファ層内にミスフィット転位や
貫通転位が発生し、これら転位がＳｉＧｅ層５４内に引
き継がれ、さらにこれら転位がＳｉＧｅ層５４上に形成
する歪みシリコン層５５に引き継がれ、素子特性が劣化
するという問題が生じる。
【００１５】仮にＳｉＧｅバッファ層の結晶成長が問題
なく行なわれ、ＳｉＧｅバッファ層内にミスフィット転
位や貫通転位が発生しなくても、後工程における高熱の
熱処理中で緩和が生じて、結果的に転位が生じる可能性
もある。
なく行なわれ、ＳｉＧｅバッファ層内にミスフィット転
位や貫通転位が発生しなくても、後工程における高熱の
熱処理中で緩和が生じて、結果的に転位が生じる可能性
もある。
【００１６】したがって、十分な歪みを有する歪みシリ
コン層５５を得るには、ＳｉＧｅ層５４がシリコン層５
３から受ける歪みを解放した、つまり、ＳｉＧｅ層５４
が緩和した状態で、ＳｉＧｅ層５４上にシリコンを成長
させて歪みシリコン層５５を形成することが望まれる。
コン層５５を得るには、ＳｉＧｅ層５４がシリコン層５
３から受ける歪みを解放した、つまり、ＳｉＧｅ層５４
が緩和した状態で、ＳｉＧｅ層５４上にシリコンを成長
させて歪みシリコン層５５を形成することが望まれる。
【００１７】これを実現するためには、ＳｉＧｅバッフ
ァ層として、シリコン層５３から遠ざかるに従って徐々
にＧｅ濃度が高くなる厚い傾斜組成ＳｉＧｅ層を作成
し、この傾斜組成ＳｉＧｅ層上にＳｉＧｅ層５４、歪み
シリコン層５５を順次形成することが必要となる。
ァ層として、シリコン層５３から遠ざかるに従って徐々
にＧｅ濃度が高くなる厚い傾斜組成ＳｉＧｅ層を作成
し、この傾斜組成ＳｉＧｅ層上にＳｉＧｅ層５４、歪み
シリコン層５５を順次形成することが必要となる。
【００１８】この厚い傾斜組成ＳｉＧｅ層では、貫通転
位、ミスフィット転位等の転位が該層中に閉じ込められ
る。また、ＳｉＧｅ層５４を形成する傾斜組成ＳｉＧｅ
層の表面は十分に緩和している。したがって、表面に転
位がなく、かつ歪みシリコン層５５からの歪みが解放さ
れたＳｉＧｅ層５４が得られ、これにより転位がなく十
分な歪みを有する歪みシリコン層５５を形成できるよう
になる。しかしながら、このＳｉＧｅバッファ層の厚み
は、およそ１μｍ程度となる。
位、ミスフィット転位等の転位が該層中に閉じ込められ
る。また、ＳｉＧｅ層５４を形成する傾斜組成ＳｉＧｅ
層の表面は十分に緩和している。したがって、表面に転
位がなく、かつ歪みシリコン層５５からの歪みが解放さ
れたＳｉＧｅ層５４が得られ、これにより転位がなく十
分な歪みを有する歪みシリコン層５５を形成できるよう
になる。しかしながら、このＳｉＧｅバッファ層の厚み
は、およそ１μｍ程度となる。
【００１９】一方、浮遊容量の低減などのＳＯＩ基板の
効果を得るためには、ＳＯＩ基板のＳＯＩ層の厚み（シ
リコン層５３の膜厚とＳｉＧｅ層５４の膜厚と歪みシリ
コン層５５の膜厚の合計）は０．１μｍ程度以下である
必要がある。
効果を得るためには、ＳＯＩ基板のＳＯＩ層の厚み（シ
リコン層５３の膜厚とＳｉＧｅ層５４の膜厚と歪みシリ
コン層５５の膜厚の合計）は０．１μｍ程度以下である
必要がある。
【００２０】したがって、上述したような厚いＳｉＧｅ
バッファ層（傾斜組成ＳｉＧｅ層）を形成した後に、歪
みシリコン層を形成したのでは、ＳＯＩ基板の効果を享
受できないという問題が生じる。
バッファ層（傾斜組成ＳｉＧｅ層）を形成した後に、歪
みシリコン層を形成したのでは、ＳＯＩ基板の効果を享
受できないという問題が生じる。
【００２１】さらに、上述した厚いＳｉＧｅバッファ層
（傾斜組成ＳｉＧｅ層）を形成するには、結晶成長時間
がかかるという問題がある。また、表面ラフネスが増加
し、その上に形成する歪みシリコン層５５の膜質が低下
するという問題もある。
（傾斜組成ＳｉＧｅ層）を形成するには、結晶成長時間
がかかるという問題がある。また、表面ラフネスが増加
し、その上に形成する歪みシリコン層５５の膜質が低下
するという問題もある。
【００２２】
【発明が解決しようとする課題】上述の如く、チャネル
半導体層に歪みシリコン層を用い、基板にＳＯＩ基板を
用いたＭＯＳＦＥＴを実現できれば、０．１μｍルール
以下の微細化に対しても、短チャンネル効果を抑えなが
ら電子移動度の向上が図れるとともに、ドレイン電流も
大きく取れるようになる。
半導体層に歪みシリコン層を用い、基板にＳＯＩ基板を
用いたＭＯＳＦＥＴを実現できれば、０．１μｍルール
以下の微細化に対しても、短チャンネル効果を抑えなが
ら電子移動度の向上が図れるとともに、ドレイン電流も
大きく取れるようになる。
【００２３】転位がなく十分な歪みを有する歪みシリコ
ン層の形成方法として、ＳｉＧｅバッファ層としての厚
い傾斜組成ＳｉＧｅ層上にＳｉＧｅ層を形成し、このＳ
ｉＧｅ層上にシリコンを成長させて歪みシリコン層を形
成する方法が知られている。
ン層の形成方法として、ＳｉＧｅバッファ層としての厚
い傾斜組成ＳｉＧｅ層上にＳｉＧｅ層を形成し、このＳ
ｉＧｅ層上にシリコンを成長させて歪みシリコン層を形
成する方法が知られている。
【００２４】しかし、厚い傾斜組成ＳｉＧｅ層を形成す
ることにより、歪みシリコン層とＳＯＩ構造を構成する
酸化層との間が大きくなり、ＳＯＩ構造の効果が得られ
なくなるという問題があった。
ることにより、歪みシリコン層とＳＯＩ構造を構成する
酸化層との間が大きくなり、ＳＯＩ構造の効果が得られ
なくなるという問題があった。
【００２５】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、ＳＯＩ構造による効果
を失わずに、高品質で十分な歪みを有するチャネル半導
体層を形成できる構造を有する半導体装置を提供するこ
とにある。
ので、その目的とするところは、ＳＯＩ構造による効果
を失わずに、高品質で十分な歪みを有するチャネル半導
体層を形成できる構造を有する半導体装置を提供するこ
とにある。
【００２６】
［概要］上記目的を達成するために、本発明に係る半導
体装置（請求項１）は、チャネルが誘起されるチャネル
半導体層と、格子定数が前記チャネル半導体層のそれと
異なり、前記チャネル半導体層に歪みを印加する歪み印
加半導体層と、この歪み印加半導体層内に形成された絶
縁層とを備えていることを特徴とする。
体装置（請求項１）は、チャネルが誘起されるチャネル
半導体層と、格子定数が前記チャネル半導体層のそれと
異なり、前記チャネル半導体層に歪みを印加する歪み印
加半導体層と、この歪み印加半導体層内に形成された絶
縁層とを備えていることを特徴とする。
【００２７】また、本発明に係る他の半導体装置（請求
項２）は、上記半導体装置（請求項１）において、前記
チャネル半導体層がシリコン層、前記歪み印加半導体層
がシリコンゲルマニウム層であることを特徴とする。
項２）は、上記半導体装置（請求項１）において、前記
チャネル半導体層がシリコン層、前記歪み印加半導体層
がシリコンゲルマニウム層であることを特徴とする。
【００２８】この場合、上記半導体層はＳＩＭＯＸ法に
より形成することが好ましい。また、本発明に係る他の
半導体装置（請求項３）は、上記半導体装置（請求項
１）において、前記チャネル半導体層が、ＭＯＳＦＥＴ
のチャネルが誘起される半導体層であることを特徴とす
る。また、本発明は、歪み印加半導体層とを形成する工
程と、前記歪み印加半導体層内に絶縁層を形成する工程
と、前記歪み印加半導体層上にチャネル半導体層を形成
する工程とを有することを特徴とする半導体装置の製造
方法である。また、本発明は、歪み印加半導体層内を形
成する工程と、前記歪み印加半導体層内に絶縁層を形成
する工程と、前記歪み印加半導体層上にチャネル半導体
層を形成する工程と、前記チャネル半導体層をチャネル
領域とする電界効果型トランジスタを形成する工程とを
有することを特徴とする半導体基板の製造方法である。
より形成することが好ましい。また、本発明に係る他の
半導体装置（請求項３）は、上記半導体装置（請求項
１）において、前記チャネル半導体層が、ＭＯＳＦＥＴ
のチャネルが誘起される半導体層であることを特徴とす
る。また、本発明は、歪み印加半導体層とを形成する工
程と、前記歪み印加半導体層内に絶縁層を形成する工程
と、前記歪み印加半導体層上にチャネル半導体層を形成
する工程とを有することを特徴とする半導体装置の製造
方法である。また、本発明は、歪み印加半導体層内を形
成する工程と、前記歪み印加半導体層内に絶縁層を形成
する工程と、前記歪み印加半導体層上にチャネル半導体
層を形成する工程と、前記チャネル半導体層をチャネル
領域とする電界効果型トランジスタを形成する工程とを
有することを特徴とする半導体基板の製造方法である。
【００２９】［作用］本発明の如きの構造によれば、例
えば、以下のような形成方法により、ＳＯＩ構造による
効果を失わずに、十分な歪みを有するチャネル半導体層
を形成できるようになる。
えば、以下のような形成方法により、ＳＯＩ構造による
効果を失わずに、十分な歪みを有するチャネル半導体層
を形成できるようになる。
【００３０】すなわち、まず、後工程で形成するチャネ
ル半導体層に十分な歪みを与えることができる歪み印加
半導体層を形成する。これは例えば歪み印加半導体層が
ＳｉＧｅ層の場合であればＧｅ濃度を高くすれば良い。
ル半導体層に十分な歪みを与えることができる歪み印加
半導体層を形成する。これは例えば歪み印加半導体層が
ＳｉＧｅ層の場合であればＧｅ濃度を高くすれば良い。
【００３１】次に歪み印加半導体層内に絶縁層を形成す
る。これは例えば酸素イオンを歪み印加半導体層内に注
入した後、アニール処理を行なって形成する。この結
果、歪み印加半導体層は絶縁層により上下二つに分離さ
れ、上部歪み印加半導体層／絶縁層／下部歪み印加半導
体層が構造できる。
る。これは例えば酸素イオンを歪み印加半導体層内に注
入した後、アニール処理を行なって形成する。この結
果、歪み印加半導体層は絶縁層により上下二つに分離さ
れ、上部歪み印加半導体層／絶縁層／下部歪み印加半導
体層が構造できる。
【００３２】このとき、絶縁層、上部歪み印加半導体層
および後工程で形成するチャネル半導体層からなるＳＯ
Ｉ構造と同じ効果を享受できるように、絶縁層を形成す
る位置の深さを選ぶ。すなわち、ＳＯＩ構造による効果
を享受できる程度の薄い上部歪み印加層が得られるよう
に、歪み印加半導体層内に絶縁層を形成する。
および後工程で形成するチャネル半導体層からなるＳＯ
Ｉ構造と同じ効果を享受できるように、絶縁層を形成す
る位置の深さを選ぶ。すなわち、ＳＯＩ構造による効果
を享受できる程度の薄い上部歪み印加層が得られるよう
に、歪み印加半導体層内に絶縁層を形成する。
【００３３】さらに、上記アニール処理により、歪み印
加半導体層の形成時や絶縁層の形成時に、歪み印加半導
体層内に発生した転位等の欠陥が減少する。これによ
り、従来の厚い歪み印加半導体層と同程度数以下の欠陥
を有する高品質な薄い歪み印加半導体層が得られる。
加半導体層の形成時や絶縁層の形成時に、歪み印加半導
体層内に発生した転位等の欠陥が減少する。これによ
り、従来の厚い歪み印加半導体層と同程度数以下の欠陥
を有する高品質な薄い歪み印加半導体層が得られる。
【００３４】最後に、高品質な薄い歪み印加半導体層
（上部歪み印加半導体層）上にチャネル半導体層を形成
する。ここで、上部歪み印加半導体層は、上述したよう
に、高品質でチャネル半導体層に十分な歪みを与えるこ
とができるように形成されているので、高品質で十分な
歪みを有するチャネル半導体層が形成されることにな
る。しかも、チャネル半導体層に歪みを印加する上部歪
み印加層は薄いので、ＳＯＩ構造と同等の効果は得られ
る。したがって、ＳＯＩ構造と同等の効果を失わずに、
高品質で十分な歪みを有するチャネル半導体層を形成で
きることになる。
（上部歪み印加半導体層）上にチャネル半導体層を形成
する。ここで、上部歪み印加半導体層は、上述したよう
に、高品質でチャネル半導体層に十分な歪みを与えるこ
とができるように形成されているので、高品質で十分な
歪みを有するチャネル半導体層が形成されることにな
る。しかも、チャネル半導体層に歪みを印加する上部歪
み印加層は薄いので、ＳＯＩ構造と同等の効果は得られ
る。したがって、ＳＯＩ構造と同等の効果を失わずに、
高品質で十分な歪みを有するチャネル半導体層を形成で
きることになる。
【００３５】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（以下、実施形態という）を説明する。 （第１の実施形態）先ず、本発明の基本的な考えについ
て説明する。図１に、本発明をＳｉ系ＭＯＳＦＥＴに適
用した場合のプロセスフローを従来法のそれと比較して
示す。この例では歪み印加半導体層としてＳｉＧｅ層を
用いている。
の実施の形態（以下、実施形態という）を説明する。 （第１の実施形態）先ず、本発明の基本的な考えについ
て説明する。図１に、本発明をＳｉ系ＭＯＳＦＥＴに適
用した場合のプロセスフローを従来法のそれと比較して
示す。この例では歪み印加半導体層としてＳｉＧｅ層を
用いている。
【００３６】従来法では、まず、シリコン基板に酸素イ
オンを注入し、このシリコン基板にアニール処理を施し
てシリコン基板内に酸化層を形成することにより、つま
り、ＳＩＭＯＸ法によりＳＯＩ基板を形成する。
オンを注入し、このシリコン基板にアニール処理を施し
てシリコン基板内に酸化層を形成することにより、つま
り、ＳＩＭＯＸ法によりＳＯＩ基板を形成する。
【００３７】次にＳｉＧｅバッファ層としてＳＯＩ基板
から離れるに従って結晶中のＧｅ濃度を徐々に高くなる
傾斜組成ＳｉＧｅ層をＳＯＩ基板上に形成する。次にＳ
ｉＧｅバッファ層上にＳｉＧｅを成長させて所望のＧｅ
濃度を有するＳｉＧｅ層を形成する。
から離れるに従って結晶中のＧｅ濃度を徐々に高くなる
傾斜組成ＳｉＧｅ層をＳＯＩ基板上に形成する。次にＳ
ｉＧｅバッファ層上にＳｉＧｅを成長させて所望のＧｅ
濃度を有するＳｉＧｅ層を形成する。
【００３８】最後に、ＳｉＧｅ層上にシリコンを成長さ
せて歪みシリコン層を形成した後、この歪みシリコン層
をチャネル半導体層とするＭＯＳＦＥＴを形成する。こ
れに対し、本発明では、まず、シリコン基板上にＳｉＧ
ｅを成長させて歪み印加半導体層としてのＳｉＧｅ層を
形成する。このとき、ＳｉＧｅ層のＧｅ濃度は、後工程
で形成する歪みシリコン層の歪みの大きさが十分に大き
くなるように選ぶ。
せて歪みシリコン層を形成した後、この歪みシリコン層
をチャネル半導体層とするＭＯＳＦＥＴを形成する。こ
れに対し、本発明では、まず、シリコン基板上にＳｉＧ
ｅを成長させて歪み印加半導体層としてのＳｉＧｅ層を
形成する。このとき、ＳｉＧｅ層のＧｅ濃度は、後工程
で形成する歪みシリコン層の歪みの大きさが十分に大き
くなるように選ぶ。
【００３９】次にＳｉＧｅ層に酸素イオンを注入した
後、このＳｉＧｅ層にアニール処理を施すことにより、
ＳｉＧｅ層内に埋め込み絶縁層を形成する。この結果、
ＳｉＧｅ層は埋め込み絶縁層により上下二つに分離され
る。以下、分離された上側のＳｉＧｅ層を上部ＳｉＧｅ
層、下側のＳｉＧｅ層を下部ＳｉＧｅ層という。
後、このＳｉＧｅ層にアニール処理を施すことにより、
ＳｉＧｅ層内に埋め込み絶縁層を形成する。この結果、
ＳｉＧｅ層は埋め込み絶縁層により上下二つに分離され
る。以下、分離された上側のＳｉＧｅ層を上部ＳｉＧｅ
層、下側のＳｉＧｅ層を下部ＳｉＧｅ層という。
【００４０】この工程時に、上部ＳｉＧｅ層の膜厚が薄
くなるように、埋め込み絶縁層をＳｉＧｅ層の浅い位置
に形成する。これにより、埋め込み絶縁層と次の工程で
形成する歪みシリコン層との間を短くできるので、埋め
込み絶縁層、上部ＳｉＧｅ層および歪みシリコン層によ
り構成されるＳＯＩ構造と同等の浮遊容量低減等の効果
を享受できるようになる。
くなるように、埋め込み絶縁層をＳｉＧｅ層の浅い位置
に形成する。これにより、埋め込み絶縁層と次の工程で
形成する歪みシリコン層との間を短くできるので、埋め
込み絶縁層、上部ＳｉＧｅ層および歪みシリコン層によ
り構成されるＳＯＩ構造と同等の浮遊容量低減等の効果
を享受できるようになる。
【００４１】さらに、ＳｉＧｅ層に酸素イオンを注入し
た後のアニール処理により、ＳｉＧｅ層の形成時および
酸素イオン注入時に生じた転位等の欠陥を修復できるの
で、ＳｉＧｅバッファ層を形成しなくても、高品質な上
部ＳｉＧｅ層、下側ＳｉＧｅ層が得られる。
た後のアニール処理により、ＳｉＧｅ層の形成時および
酸素イオン注入時に生じた転位等の欠陥を修復できるの
で、ＳｉＧｅバッファ層を形成しなくても、高品質な上
部ＳｉＧｅ層、下側ＳｉＧｅ層が得られる。
【００４２】したがって、従来よりも少ない工程数（１
工程短縮）で、ＳＯＩ構造と同等の効果を失わずに、高
品質で大きな歪みを有する歪みシリコン層を形成できる
高品質で薄い上部ＳｉＧｅ層（歪み印加半導体層）が得
られることになる。
工程短縮）で、ＳＯＩ構造と同等の効果を失わずに、高
品質で大きな歪みを有する歪みシリコン層を形成できる
高品質で薄い上部ＳｉＧｅ層（歪み印加半導体層）が得
られることになる。
【００４３】最後に、上部ＳｉＧｅ層上にシリコンを成
長させて歪みシリコン層を形成した後、この歪みシリコ
ン層をチャネル半導体層とするＭＯＳＦＥＴを形成す
る。なお、上部ＳｉＧｅ層上に新たなＳｉＧｅ層を形成
し、このＳｉＧｅ層上に歪みシリコン層を形成した後、
この歪みシリコン層にＭＯＳＦＥＴを形成しても良い。
この場合、より高品質なＳｉＧｅ層が得られるので、さ
らに素子特性の優れたＭＯＳＦＥＴを形成できるように
なる。
長させて歪みシリコン層を形成した後、この歪みシリコ
ン層をチャネル半導体層とするＭＯＳＦＥＴを形成す
る。なお、上部ＳｉＧｅ層上に新たなＳｉＧｅ層を形成
し、このＳｉＧｅ層上に歪みシリコン層を形成した後、
この歪みシリコン層にＭＯＳＦＥＴを形成しても良い。
この場合、より高品質なＳｉＧｅ層が得られるので、さ
らに素子特性の優れたＭＯＳＦＥＴを形成できるように
なる。
【００４４】次に本発明の具体的な実施形態について説
明する。図２は、本発明の一実施形態に係るｎ型ＭＯＳ
ＦＥＴの素子構造を示す断面図である。これを製造工程
に従い説明すると、まず、例えば、ＲＣＡ法等の洗浄法
を用いて自然酸化膜等が除去された清浄なシリコン基板
１を準備する。
明する。図２は、本発明の一実施形態に係るｎ型ＭＯＳ
ＦＥＴの素子構造を示す断面図である。これを製造工程
に従い説明すると、まず、例えば、ＲＣＡ法等の洗浄法
を用いて自然酸化膜等が除去された清浄なシリコン基板
１を準備する。
【００４５】次にシリコン基板１上に厚さ１μｍ程度の
ＳｉＧｅ層２を形成する。ＳｉＧｅ層２のＧｅ濃度は、
後工程で形成する歪みシリコン層４の歪みが十分に大き
くなるように高くする。
ＳｉＧｅ層２を形成する。ＳｉＧｅ層２のＧｅ濃度は、
後工程で形成する歪みシリコン層４の歪みが十分に大き
くなるように高くする。
【００４６】ここで、Ｇｅ濃度を急激に増加させながら
ＳｉＧｅ層２を形成すると、シリコン基板１とＳｉＧｅ
層２の格子定数の違いにより生じる格子不整合によっ
て、ＳｉＧｅ層２中に無用の貫通転位、あるいはミスフ
ィット転位を含む欠陥を誘起することになるので、Ｇｅ
濃度はＳｉＧｅ層２の中で徐々に増加させ、表面で所望
濃度となるようにすることが好ましい。
ＳｉＧｅ層２を形成すると、シリコン基板１とＳｉＧｅ
層２の格子定数の違いにより生じる格子不整合によっ
て、ＳｉＧｅ層２中に無用の貫通転位、あるいはミスフ
ィット転位を含む欠陥を誘起することになるので、Ｇｅ
濃度はＳｉＧｅ層２の中で徐々に増加させ、表面で所望
濃度となるようにすることが好ましい。
【００４７】膜厚１μｍという値は、ＳｉＧｅ層２のデ
バイス側に近い部分のＧｅ組成比を０．３と設計すると
きに用いる典型的な値である。Ｇｅ組成比は大きい方が
良く、０．２を大きく下回る場合には、ＳｉＧｅ層２上
に形成するＭＯＳＦＥＴの移動度の顕著な向上は期待で
きない。また、０．５を大きく越える場合には、ＳｉＧ
ｅ層２の表面凹凸（表面ラフネス）の増加や、膜質の低
下等の問題が生じる可能性がある。これらの点を考慮し
てＧｅ組成比を設定すれば、本発明の効果はより顕著に
発揮されるようになる。
バイス側に近い部分のＧｅ組成比を０．３と設計すると
きに用いる典型的な値である。Ｇｅ組成比は大きい方が
良く、０．２を大きく下回る場合には、ＳｉＧｅ層２上
に形成するＭＯＳＦＥＴの移動度の顕著な向上は期待で
きない。また、０．５を大きく越える場合には、ＳｉＧ
ｅ層２の表面凹凸（表面ラフネス）の増加や、膜質の低
下等の問題が生じる可能性がある。これらの点を考慮し
てＧｅ組成比を設定すれば、本発明の効果はより顕著に
発揮されるようになる。
【００４８】ＳｉＧｅ層２の具体的な成膜方法は以下の
通りである。すなわち、原料としてＳｉＨ4 およびＧｅ
Ｈ4 を用い、成長温度を５００℃に設定し、成長圧力を
１０-3Ｐａに設定して、真空容器中でＣＶＤ法により形
成する。
通りである。すなわち、原料としてＳｉＨ4 およびＧｅ
Ｈ4 を用い、成長温度を５００℃に設定し、成長圧力を
１０-3Ｐａに設定して、真空容器中でＣＶＤ法により形
成する。
【００４９】ＳｉＧｅを成長させるには、このようなＣ
ＶＤ法や、ＭＢＥ（Molecular BeamEpitaxy）法等のエ
ピタキシャル成長法が広く用いられるが、Ｇｅ組成比の
制御が可能な結晶成長方法であれば、他の成膜法を用い
ても良い。
ＶＤ法や、ＭＢＥ（Molecular BeamEpitaxy）法等のエ
ピタキシャル成長法が広く用いられるが、Ｇｅ組成比の
制御が可能な結晶成長方法であれば、他の成膜法を用い
ても良い。
【００５０】例えば、ＬＰＥ（Liquid Phase Epitaxy）
法等の液相成長法や、ポリＳｉＧｅ層あるいはアモルフ
ァスＳｉＧｅ層の加熱による固相成長法でもＳｉＧｅ層
２を形成できる。
法等の液相成長法や、ポリＳｉＧｅ層あるいはアモルフ
ァスＳｉＧｅ層の加熱による固相成長法でもＳｉＧｅ層
２を形成できる。
【００５１】また、ここでは、真空下（成長圧力１０-3
Ｐａ）でのＣＶＤ法の場合について説明したが、数百Ｔ
ｏｒｒの成長圧力による減圧あるいは常圧、加圧下でも
成長が可能である。
Ｐａ）でのＣＶＤ法の場合について説明したが、数百Ｔ
ｏｒｒの成長圧力による減圧あるいは常圧、加圧下でも
成長が可能である。
【００５２】Ｓｉ原料としてはＳｉＨ4 、Ｓｉ2 Ｈ6 、
Ｓｉ2 Ｈ4 Ｃｌ2 等、Ｇｅ原料としてはＧｅＨ4 、Ｇｅ
Ｆ4 、Ｇｅ2 Ｈ8 等が適している。これら原料のガスは
キャリアガスを用いて真空容器内に導入しても良い。キ
ャリアガスとしては、例えば、水素ガス、窒素ガス、ヘ
リウムガスまたはアルゴン等の不活性ガス等があげられ
る。
Ｓｉ2 Ｈ4 Ｃｌ2 等、Ｇｅ原料としてはＧｅＨ4 、Ｇｅ
Ｆ4 、Ｇｅ2 Ｈ8 等が適している。これら原料のガスは
キャリアガスを用いて真空容器内に導入しても良い。キ
ャリアガスとしては、例えば、水素ガス、窒素ガス、ヘ
リウムガスまたはアルゴン等の不活性ガス等があげられ
る。
【００５３】また、原料を予めプラズマ、光等により分
解して、成長に必要なエネルギーを有する成長に寄与す
る種を生成し、これを結晶成長に利用しても良い。ま
た、ＳｉＧｅ層２を形成する際に、Ｂ、Ａｓ、Ｐ等の不
純物源となるＢ2 Ｈ6 、ＡｓＨ3 、ＰＨ3 等を原料と同
時に真空容器内に導入して、ＳｉＧｅ層２が所定の導電
型になるようにしても良いし、あるいはＳｉＧｅ層２を
形成した後にＢ、Ａｓ、Ｐ等を拡散によりＳｉＧｅ層２
内に導入して、ＳｉＧｅ層２が所定の導電型になるよう
にしても良い。また、Ｂ、Ａｓ、Ｐ以外にＧａ、Ｓｂ、
Ｓｎ、Ａｌ、Ｎ等を用いても良い。
解して、成長に必要なエネルギーを有する成長に寄与す
る種を生成し、これを結晶成長に利用しても良い。ま
た、ＳｉＧｅ層２を形成する際に、Ｂ、Ａｓ、Ｐ等の不
純物源となるＢ2 Ｈ6 、ＡｓＨ3 、ＰＨ3 等を原料と同
時に真空容器内に導入して、ＳｉＧｅ層２が所定の導電
型になるようにしても良いし、あるいはＳｉＧｅ層２を
形成した後にＢ、Ａｓ、Ｐ等を拡散によりＳｉＧｅ層２
内に導入して、ＳｉＧｅ層２が所定の導電型になるよう
にしても良い。また、Ｂ、Ａｓ、Ｐ以外にＧａ、Ｓｂ、
Ｓｎ、Ａｌ、Ｎ等を用いても良い。
【００５４】次にドーズ量５×１０17ｃｍ-2の条件で酸
素イオンをＳｉＧｅ層２の上から注入した後、１３００
℃のアニール処理を施して、良好な埋め込み絶縁層３を
ＳｉＧｅ層２内に形成する。
素イオンをＳｉＧｅ層２の上から注入した後、１３００
℃のアニール処理を施して、良好な埋め込み絶縁層３を
ＳｉＧｅ層２内に形成する。
【００５５】ＳｉＧｅ層２は埋め込み絶縁層３により上
下二つに分離される。以下、分離された上側のＳｉＧｅ
層２を上部ＳｉＧｅ層２、下側のＳｉＧｅ層２を下部Ｓ
ｉＧｅ層２という。
下二つに分離される。以下、分離された上側のＳｉＧｅ
層２を上部ＳｉＧｅ層２、下側のＳｉＧｅ層２を下部Ｓ
ｉＧｅ層２という。
【００５６】この工程時に、上部ＳｉＧｅ層２の膜厚が
薄くなるように、埋め込み絶縁層３をＳｉＧｅ層２の浅
い位置に形成する。また、上記アニール処理でＳｉＧｅ
層２内の転位等の欠陥が修復され、高品質なＳｉＧｅ層
２が形成される。
薄くなるように、埋め込み絶縁層３をＳｉＧｅ層２の浅
い位置に形成する。また、上記アニール処理でＳｉＧｅ
層２内の転位等の欠陥が修復され、高品質なＳｉＧｅ層
２が形成される。
【００５７】したがって、埋め込み絶縁層３上には、歪
み印加半導体層として、高品質で薄い上部ＳｉＧｅ層２
が形成されることになる。次に成長温度を５００℃に設
定してＣＶＤ法により上部ＳｉＧｅ層２上にシリコンを
成長させて厚さ３０ｎｍの歪みシリコン層４を形成す
る。この歪みシリコン層４の歪みは引っ張り歪みであ
る。
み印加半導体層として、高品質で薄い上部ＳｉＧｅ層２
が形成されることになる。次に成長温度を５００℃に設
定してＣＶＤ法により上部ＳｉＧｅ層２上にシリコンを
成長させて厚さ３０ｎｍの歪みシリコン層４を形成す
る。この歪みシリコン層４の歪みは引っ張り歪みであ
る。
【００５８】上部ＳｉＧｅ層２のＧｅ濃度は高いので、
歪みシリコン層４は、電子移動度の向上を図るのに十分
な大きさの引っ張り歪みを有したものとなる。さらに、
上部ＳｉＧｅ層２内の転位等の欠陥は低減されているの
で、高品質な歪みシリコン層４が形成される。
歪みシリコン層４は、電子移動度の向上を図るのに十分
な大きさの引っ張り歪みを有したものとなる。さらに、
上部ＳｉＧｅ層２内の転位等の欠陥は低減されているの
で、高品質な歪みシリコン層４が形成される。
【００５９】さらまた、本実施形態では、埋め込み絶縁
層３、上部ＳｉＧｅ層２および歪みシリコン層４により
ＳＯＩ構造（SiGe On Insulator 構造）が形成されてい
るが、上部ＳｉＧｅ層２の膜厚は薄いので、上記ＳＯＩ
構造による浮遊容量低減等の効果は十分に発揮される。
層３、上部ＳｉＧｅ層２および歪みシリコン層４により
ＳＯＩ構造（SiGe On Insulator 構造）が形成されてい
るが、上部ＳｉＧｅ層２の膜厚は薄いので、上記ＳＯＩ
構造による浮遊容量低減等の効果は十分に発揮される。
【００６０】したがって、本実施形態によれば、上記Ｓ
ＯＩ構造の利点およびチャネル層として歪みシリコン層
を用いた利点を有するＭＯＳＦＥＴを実現できるように
なる。
ＯＩ構造の利点およびチャネル層として歪みシリコン層
を用いた利点を有するＭＯＳＦＥＴを実現できるように
なる。
【００６１】また、ＭＯＳＦＥＴの短チャネル効果の抑
制または駆動電流の向上、あるいはこれらを同時に効果
的に図るためには、歪みシリコン層４の膜厚は２０ｎｍ
以下であることが望ましい。
制または駆動電流の向上、あるいはこれらを同時に効果
的に図るためには、歪みシリコン層４の膜厚は２０ｎｍ
以下であることが望ましい。
【００６２】次にトレンチ分離法により素子分離絶縁膜
５を形成する。なお、トレンチ分離法の代わりにＬＯＣ
ＯＳ分離法等の他の素子分離法を用いても良い。この素
子分離絶縁膜５により、ｎ型ＭＯＳＦＥＴの形成予定領
域と、これに隣り合う別のデバイス、例えば、ｐ型ＭＯ
ＳＦＥＴの形成予定領域とが分離される。
５を形成する。なお、トレンチ分離法の代わりにＬＯＣ
ＯＳ分離法等の他の素子分離法を用いても良い。この素
子分離絶縁膜５により、ｎ型ＭＯＳＦＥＴの形成予定領
域と、これに隣り合う別のデバイス、例えば、ｐ型ＭＯ
ＳＦＥＴの形成予定領域とが分離される。
【００６３】次に歪みシリコン層４の表面を熱酸化して
できるだけ薄いゲート酸化膜６を形成する。ゲート酸化
膜６の膜厚は１０ｎｍ程度以下であることが望ましい。
次にしきい値電圧調整用の不純物イオンをゲート酸化膜
６を介してチャネル領域に注入し、ｎ型チャネル領域を
形成する。
できるだけ薄いゲート酸化膜６を形成する。ゲート酸化
膜６の膜厚は１０ｎｍ程度以下であることが望ましい。
次にしきい値電圧調整用の不純物イオンをゲート酸化膜
６を介してチャネル領域に注入し、ｎ型チャネル領域を
形成する。
【００６４】次にゲート酸化膜６上にゲート電極７とな
る多結晶シリコン膜を減圧ＣＶＤ法により形成した後、
上記多結晶シリコン膜を反応性イオンエッチング（ＲＩ
Ｅ）等の異方性エッチングによりパターニングして、ゲ
ート電極７を形成する。このとき、ゲート酸化膜６も同
様にパターニングし、ゲート電極７下以外のゲート酸化
膜６を除去する。
る多結晶シリコン膜を減圧ＣＶＤ法により形成した後、
上記多結晶シリコン膜を反応性イオンエッチング（ＲＩ
Ｅ）等の異方性エッチングによりパターニングして、ゲ
ート電極７を形成する。このとき、ゲート酸化膜６も同
様にパターニングし、ゲート電極７下以外のゲート酸化
膜６を除去する。
【００６５】次にゲート電極７をマスクにして、ｎ型Ｍ
ＯＳＦＥＴ形成領域にリンイオン等のｎ型不純物イオン
を選択的に注入した後、８００℃程度のアニール処理を
施して、ｎ型ソース領域８、ｎ型ドレイン領域９を自己
整合的に形成する。
ＯＳＦＥＴ形成領域にリンイオン等のｎ型不純物イオン
を選択的に注入した後、８００℃程度のアニール処理を
施して、ｎ型ソース領域８、ｎ型ドレイン領域９を自己
整合的に形成する。
【００６６】次に全面にシリコン酸化膜またはシリコン
窒化膜などの層間絶縁膜１０をＣＶＤ法により形成した
後、この層間絶縁膜１０にゲート領域、ソース領域、ド
レイン領域に対するコンタクトホールを開口する。
窒化膜などの層間絶縁膜１０をＣＶＤ法により形成した
後、この層間絶縁膜１０にゲート領域、ソース領域、ド
レイン領域に対するコンタクトホールを開口する。
【００６７】最後に、全面にＡｌ膜等の導電膜を堆積し
た後、この導電膜をパターニングして、ソース電極１
１、ドレイン電極１２、ゲート引き出し電極（不図示）
を形成して、ｎ型ＭＯＳＦＥＴが完成する。
た後、この導電膜をパターニングして、ソース電極１
１、ドレイン電極１２、ゲート引き出し電極（不図示）
を形成して、ｎ型ＭＯＳＦＥＴが完成する。
【００６８】以上述べたように本実施形態によれば、Ｓ
ＯＩ構造による効果およびチャネル層として歪みシリコ
ン層を用いた効果を同時に得られるＭＯＳＦＥＴを実現
できるようになる。これにより、微細化を進めても期待
通りの素子特性を有するＭＯＳＦＥＴの実現が可能とな
る。
ＯＩ構造による効果およびチャネル層として歪みシリコ
ン層を用いた効果を同時に得られるＭＯＳＦＥＴを実現
できるようになる。これにより、微細化を進めても期待
通りの素子特性を有するＭＯＳＦＥＴの実現が可能とな
る。
【００６９】なお、本発明は上述した実施形態に限定さ
れるものではない。例えば、上記実施形態では、歪み印
加半導体層として、ＳｉＧｅ層を用いた場合について説
明したが、ＳｉＧｅ層の代わりに、ＳｉＣやＳｉＮ等の
ようにＳｉと他の元素との混晶層、ＺｎＳｅ層等の II-
VI族混晶層もしくはＧａＡｓやＩｎＰ等の III-V族混晶
層などの互いに格子定数の異なる材料からなる混晶層で
も良い。
れるものではない。例えば、上記実施形態では、歪み印
加半導体層として、ＳｉＧｅ層を用いた場合について説
明したが、ＳｉＧｅ層の代わりに、ＳｉＣやＳｉＮ等の
ようにＳｉと他の元素との混晶層、ＺｎＳｅ層等の II-
VI族混晶層もしくはＧａＡｓやＩｎＰ等の III-V族混晶
層などの互いに格子定数の異なる材料からなる混晶層で
も良い。
【００７０】また、上記実施形態では、ＭＯＳＦＥＴの
場合について説明したが、本発明はチャネル半導体層に
歪みを印加することが可能な構造の半導体素子を有する
半導体装置であれば適用できる。
場合について説明したが、本発明はチャネル半導体層に
歪みを印加することが可能な構造の半導体素子を有する
半導体装置であれば適用できる。
【００７１】例えば、ＭＯＳ構造を有するＣＭＯＳやＢ
ｉＣＭＯＳ等の半導体素子や、ＨＥＭＴ（High Elector
on Mobility Transistor）を有する半導体装置にも適用
できる。その他、本発明の要旨を逸脱しない範囲で、種
々変形して実施できる。
ｉＣＭＯＳ等の半導体素子や、ＨＥＭＴ（High Elector
on Mobility Transistor）を有する半導体装置にも適用
できる。その他、本発明の要旨を逸脱しない範囲で、種
々変形して実施できる。
【００７２】
【発明の効果】以上詳述したように本発明によれば、Ｓ
ＯＩ構造による効果を失わずに、高品質で十分な歪みを
有するチャネル半導体層を形成できる構造の半導体装置
を提供できるようになる。
ＯＩ構造による効果を失わずに、高品質で十分な歪みを
有するチャネル半導体層を形成できる構造の半導体装置
を提供できるようになる。
【図１】本発明をＳｉ系ＭＯＳＦＥＴに適用した場合の
プロセスフローを従来法のそれと比較して示す図
プロセスフローを従来法のそれと比較して示す図
【図２】本発明の一実施形態に係るｎ型ＭＯＳＦＥＴの
素子構造を示す断面図
素子構造を示す断面図
【図３】従来のＳＯＩ基板を用いたｎ型ＭＯＳＦＥＴの
素子構造を示す断面図
素子構造を示す断面図
１…シリコン基板
２…ＳｉＧｅ層（歪み印加半導体層）
３…埋め込み絶縁層
４…歪みシリコン層（チャネル半導体層）
５…素子分離絶縁膜
６…ゲート酸化膜
７…ゲート電極
８…ｎ型ソース領域
９…ｎ型ドレイン領域
１０…層間絶縁膜
１１…ソース電極
１２…ドレイン電極
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 29/778 Ｈ０１Ｌ 21/265 Ｊ
29/812
(72)発明者 手塚 勉
神奈川県川崎市幸区小向東芝町１番地
株式会社東芝研究開発センター内
(72)発明者 平岡 佳子
神奈川県川崎市幸区小向東芝町１番地
株式会社東芝研究開発センター内
(72)発明者 黒部 篤
神奈川県川崎市幸区小向東芝町１番地
株式会社東芝研究開発センター内
(56)参考文献 特開 平３−187269（ＪＰ，Ａ)
特開 平３−3366（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/786
H01L 21/265
H01L 21/336
H01L 21/338
H01L 27/12
H01L 29/778
H01L 29/812
Ｗｅｂ ｏｆ ＳＣＩＥＮＣＥ
Claims (8)
- 【請求項１】チャネルが誘起されるチャネル半導体層
と、 格子定数が前記チャネル半導体層のそれと異なり、前記
チャネル半導体層に歪みを印加する歪み印加半導体層
と、前記 歪み印加半導体層内に形成された絶縁層とを具備し
てなることを特徴とする半導体装置。 - 【請求項２】前記チャネル半導体層はシリコン層、前記
歪み印加半導体層はシリコンゲルマニウム層であること
を特徴とする請求項１に記載の半導体装置。 - 【請求項３】前記チャネル半導体層は、ＭＯＳＦＥＴの
チャネルが誘起される半導体層であることを特徴とする
請求項１に記載の半導体装置。 - 【請求項４】歪み印加半導体層を形成する工程と、 前記歪み印加半導体層内に絶縁層を形成する工程と、 前記歪み印加半導体層上にチャネル半導体層を形成する
工程と を有することを特徴とする半導体基板の製造方
法。 - 【請求項５】前記歪み印加半導体層内に絶縁層を形成す
る工程は、下部歪み印加半導体層と、前記下部歪み印加
半導体層上に形成された絶縁層と、前記絶縁層上に形成
された上部歪み印加半導体層とを備える構造を形成する
工程であることを特徴とする請求項４に記載の半導体基
板の製造方法。 - 【請求項６】前記歪み印加半導体層内に絶縁層を形成す
る工程は、前記歪み印加半導体層に酸素イオンを注入し
た後、アニール処理を行うことを特徴とする請求項４に
記載の半導体基板の製造方法。 - 【請求項７】前記チャネル半導体層はシリコン層、前記
歪み印加半導体層はシリコンゲルマ ニウム層であること
を特徴とする請求項４に記載の半導体基板の製造方法。 - 【請求項８】歪み印加半導体層内を形成する工程と、 前記歪み印加半導体層内に絶縁層を形成する工程と、 前記歪み印加半導体層上にチャネル半導体層を形成する
工程と、 前記チャネル半導体層をチャネル領域とする電界効果型
トランジスタを形成する工程と を有することを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13503796A JP3376211B2 (ja) | 1996-05-29 | 1996-05-29 | 半導体装置、半導体基板の製造方法及び半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13503796A JP3376211B2 (ja) | 1996-05-29 | 1996-05-29 | 半導体装置、半導体基板の製造方法及び半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09321307A JPH09321307A (ja) | 1997-12-12 |
| JP3376211B2 true JP3376211B2 (ja) | 2003-02-10 |
Family
ID=15142476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13503796A Expired - Fee Related JP3376211B2 (ja) | 1996-05-29 | 1996-05-29 | 半導体装置、半導体基板の製造方法及び半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3376211B2 (ja) |
Families Citing this family (45)
| Publication number | Priority date | Publication date | Assignee | Title |
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