JP5257401B2 - 歪シリコンsoi基板の製造方法 - Google Patents

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本発明は半導体装置用の基板、特に歪シリコンSOI基板の製造方法に関するものである。
シリコンMOSデバイスは、スケーリング則に従った微細化や動作電圧の低減を行う事により、高速化と低消費電力化を両立してきた。しかし、ゲート長が100nm以下の領域となると、上記の両立が困難となりつつある。この為に、SOI基板及び歪シリコンの導入が検討され、特にSOI基板上に歪シリコンを導入した基板が究極の基板と考えられ、研究が進められている。本基板を実用化するには、浮遊容量の影響を抑えるといったSOI基板構造の効果を発揮するために、埋め込み酸化膜からチャネル層である歪シリコン層までの距離を極力抑えることが必要である。そのためにはSOI構造の埋め込み酸化膜直上に歪Si層が直接堆積されることがもっとも望ましいが、現実には歪緩和したSiGe層を中間層として用いる事が一般的である。つまり歪シリコンSOI基板の優位性を完全に発揮するには、上述した埋め込み酸化膜からチャネル層である歪シリコンまでの距離を極力抑えるとともに、中間層であるSiGe層を完全に歪緩和させる必要がある。
第一の方法としてSOI基板とSiGeエピ技術のとの組み合わせが提供されている。例えば、既存のSOI基板上にSiGeエピ層を形成して歪緩和を起こし、歪緩和したSiGe膜上にSi膜を形成して歪Siとする方法が開示されている(例えば、特許文献1参照。)。この特許文献1に示される方法では、SOI基板上に歪緩和したSiGe層形成するために、数μm以上のSiGe層を形成しなければならないため、埋め込み酸化膜からチャネル層である歪シリコンまでの距離が長くなってしまうため、SOI基板構造の優位性を十分に発揮できない。第二の方法として酸素イオン注入分離法(SIMOX)により埋め込み酸化膜上に歪緩和SiGe層を形成する方法が開示されている(例えば、特許文献2参照。)。この特許文献2に示される方法では埋め込み酸化膜にGeが残留し、残留Geが原因と思われる埋め込み酸化膜の絶縁耐圧の劣化が生じ、半導体素子の特性に悪影響を及ぼす。
第三の方法としてSOI基板上にSiGe膜を形成し、その後に酸化雰囲気の熱処理によりGeを拡散させつつ歪緩和を行う方法が開示されている(例えば、特許文献3参照。)。この特許文献3に示される方法では熱処理温度、時間が不十分であるために、薄膜化してもSiGe層中のGe濃度に対応した歪緩和がSiGe層に発生しておらず、前述した歪シリコンSOI基板の優位性を発揮できない。第四の方法としてSOI基板上にSiGe膜を形成し、熱処理によってSiGe層を溶融し、その後にGeを拡散させつつSiGe層を固化させる事により歪緩和を行う方法が開示されている(例えば、特許文献4参照。)。この特許文献4に示される方法では、使用するSOI基板のSOI層厚さによって最終的な歪シリコンSOI基板の厚さが決定してしまうため、埋め込み酸化膜層から歪シリコン層までの厚さを低減するには、SOI層を超薄膜化したSOI基板を使用しなければならないという困難を伴う。第五の方法としてSOI基板上にSiGe膜を形成し、その後等方性ドライエッチにより、埋め込み酸化膜直上までメサ状にアイランド化させた後、酸化雰囲気の熱処理によりGeを拡散させつつ歪緩和を行う方法が開示されている(例えば、非特許文献1参照。)。この非特許文献1に示される方法では上記第三の方法で薄膜化しても不完全緩和だったSiGe層が、メサ状に分離してから熱処理を施すことによって完全緩和を達成している。しかしながら、あらかじめメサ分離した基板上に半導体素子を作製するのは容易ではない。
特開平7−169926号公報 特開平9−321307号公報 特開2000−243946号公報 特開2003−31495号公報
第50回応用物理学会関係連合講演会講演予稿集27a−ZV−6
上述の如く、従来の方法で作成された歪シリコンSOI基板では、中間層であるSiGe層の歪緩和が不十分である、あるいは埋め込み酸化膜から歪シリコン層までの距離を短縮できないという問題があった。
本発明では上記問題点を解決するためになされたもので、少なくとも埋め込み酸化膜から歪シリコン層までの距離が十分に短く、かつ中間層であるSiGe層が完全に歪緩和した半導体基板の製造方法を提供することある。
本発明はSOI基板上に設定した濃度のGeを含むSiGe層とシリコン薄膜とを順次エピタキシャル成長形成した後で、SOI基板の埋め込み酸化膜SOI層との界面に水素原子を注入し、続いて、450〜550℃で15分以上の低温熱処理を施し、その後、酸化雰囲気下でSiGe層中のGe濃度で決定されるSi−Ge2元系状態図における固相線以下の温度と時間で酸化熱処理を1回以上行ない、酸化熱処理の後でSiGe層中のGe濃度を計算し、次に酸化膜を除去した後にシリコン薄膜を形成する事を特徴とする半導体基板の製造方法である。上記水素原子注入条件は、加速電圧は上記酸化熱処理前の埋め込み酸化膜上のSOI層と上記エピタキシャル成長で形成したSiGe層及びシリコン薄膜の総厚さで選択し、注入量は1×1014〜1×1016atoms/cm2とする。この水素イオン注入によって界面滑りを促進させ、歪緩和SiGe層形成を達成する。注入する元素は水素以外に、ヘリウム、炭素、酸素でも同様の効果が得られる。また熱処理には少なくとも水素イオン注入後の、界面滑り促進のために、窒素雰囲気の下、450〜550℃で15分以上の低温熱処理を含む。また酸化熱処理の最高温度は、最終のSiGe膜中のGe濃度に応じて固相線より低い温度とし、酸化によりSiGe層の膜厚を薄膜化させつつ、固相拡散のみで歪緩和したSiGe層を形成する。また本発明の半導体基板の製造方法においては、酸化熱処理後に酸化膜に被われた状態で平坦化処理を行うか、あるいは酸化膜除去後に平坦化処理を行うことによって、SiGe層は歪緩和したまま薄膜化される。ここで平坦化処理とは、CMP加工、あるいは水素又は水素/HCl混合ガスでの熱処理である。
本願発明は埋め込み酸化膜から歪シリコン層までの距離が十分に短く、かつ中間層であるSiGe層が完全に歪緩和した半導体基板の製造方法を提供することができる。
本発明の製造方法により得られる歪シリコンSOI構造を示す図。 エピタキシャル成長工程後の本発明による半導体基板の模式図。 SiGe系の状態図。 膜厚とGe濃度を含む関係式を示す図。 図2の基板を酸化した後の構造を示す断面図。 単結晶シリコンウェーハに対するSiGe層中のSi−Siピークシフト量の水素イオン照射量依存性を示す図。
次に本発明を実施するための形態を図面に基づいて説明する。
(実施の形態1)
発明者等はSOI層上に形成されたSiGe層を薄膜化させつつ歪緩和に至る過程を、以下説明する。通例、SOI基板はシリコン基板上にシリコン酸化膜(埋め込み酸化膜)を介して単結晶シリコン層が形成されている。使用するSOI基板は貼り合わせ法によるものでもSIMOX法(Separation by Implanted Oxygen)によるものでも良い。SOI基板のSOI層(埋め込み酸化膜上の単結晶Si層)の厚みは任意であるが、5nm以上200nm以下が望ましい。なぜなら、5nm以下では膜厚制御が困難であるし、200nm以上では後の熱酸化工程で、酸化時間が長くなるので不利であるためである。本実施例では55nmを選択した。SOI基板上に設定したGeを含むSiGe層とシリコン薄膜とを順次エピタキシャル成長をする過程では、減圧CVD(Chemical Vapor Deposition)などの通常の半導体プロセスで用いられる方法を使用できる。特に方法は問わない。SiGe層の表面は、化学的安定性がSiに比べて乏しいためSiGe膜成長に連続してSi膜を成長させることが望ましい。エピタキシャル成長工程後の本発明による半導体基板の模式図を図2に示す。図2に示すSiGe層4の膜厚b、Ge濃度x0は以下のように設定することが望ましい。b=20nm〜400nm、x0<0.35。以下その理由を示す。なお、本実施例ではb=55nm,x0=0.15とした。SiGe層4の膜厚bに関しては後の水素イオン注入後の酸化熱処理において、薄すぎると酸化後の最終的なSiGe層膜厚が薄膜化しすぎるため、膜厚制御が困難になる。逆に厚すぎると最終的に得たい歪緩和SiGe層の膜厚が不必要に厚くなり、歪シリコンSOI基板構造の効果を発揮できないためである。
また、膜厚bはミスフィット転位を伴わない臨界膜厚以下の膜厚である必要がある。つまり、SOI層3上のSiGe層4は、下地のSOI層3に完全に格子定数が一致した歪SiGe層である必要がある。これは後の酸化工程で転位を伴わずに歪緩和したSiGe層を得るために必要不可欠である。つまり上記のSiGe層4の膜厚がbからスタートするためには、膜厚bがちょうど臨界膜厚値以下の値となるようにGe濃度x0を設定しなければならない。本実施例の場合のb=55nm,x0=0.15は十分に臨界膜厚以下である。
また、Ge濃度x0が0.35以上であると、酸化させてGe濃度を増大させる範囲を広げるには、温度を1000℃以下にせねばならず、長時間の酸化プロセスとなるばかりか、そもそものスタート地点のGe濃度が高いため、酸化・濃縮を行って歪緩和させるという本発明の利点にそぐわない。また、SiGe層4直上のSi層(エピタキシャル成長により形成したシリコン薄膜)5の膜厚cは、特に問わないが、概ね20nm以下であることが望ましい。これはSi層5自身に歪緩和が生じないようにするためである。しかしながら、SiGe層4の膜厚bが十分に臨界膜厚以下であれば、Si層5の膜厚cは50nm以下でも構わない。Si層5は後の酸化工程で表層のGeが蒸発しないために必要なものであるので、数nm以上堆積していれば、特に問題はない。本実施例ではc=30nmとした。
上記のように設定して、SOI基板上にSi/SiGeを堆積した後に、水素イオン注入を行う。加速電圧は上記酸化熱処理前の埋め込み酸化膜上のSOI層と上記エピタキシャル成長で形成したSiGe層及びシリコン薄膜の総厚さで選択する。注入量は1×1014〜1×1016atoms/cm2とした。本実施例の場合、加速電圧は8.4keVに設定した。注入後、低温アニールを行う。こうすることによって界面の滑りを促進させる。本実施例の場合は約500℃で30分アニール(100%窒素雰囲気中)を施した。続いて酸化工程に入る。酸化工程は全て熱酸化工程であり、必要に応じて酸素分圧を変更することが出来る。酸化工程は希望する最終的なSiGe層膜厚、Ge濃度に応じて本実施例では1回行う。これら複数の酸化はSiGe層中のGe濃度で決定される固相線以下の温度で全て行うことを特徴とする。原理を図3を用いて説明する。図3はSiGe系の状態図である。図の横軸はSiGeのSi含有率(%)、縦軸は温度(℃)を表す。図中に2本ある曲線のうち、上の曲線を液相線といい、これよりも高温側では完全に溶融し、液体状態である。下の曲線を固相線といい、これよりも低温側では固体状態である。二本の曲線に囲まれた領域では部分溶融状態になっている。1段目の酸化は800℃以上1200℃以下で行うことが望ましく、その範囲内でも可能であれば高温である程好ましい。一般に高温になるほどGeの拡散速度、Siの酸化速度は速くなる傾向にある。本実施例での酸化温度は1100℃とした。酸化工程終了後に得たいSiGe層膜厚をd,Ge濃度をxとすれば、図5に示すような構造となる。本実施例ではd=20nm,x=0.40に設定した。
800℃以上の熱酸化工程ではSi/SiGeエピタキシャル膜の酸化を行っても、Siのみが選択的に酸化され、Geが酸化されることはない。また、酸化が進行する表層のエピタキシャル層が酸化膜に被われてしまえば、Geは外方拡散することはなく、熱処理工程を経ても系のGe体積濃度は保存される。つまり酸化によってSi/SiGeが消費されるが、Geは消費されることはないので、Si/SiGe膜厚が減少するとともにGe濃度は上昇していく。酸化工程は図3で示すが如く、常に固相線よりも下の領域で固相拡散、酸化を繰り返しており、部分溶融状態にならないように、各温度での酸化工程終了後のGe濃度の計算をしなければならない。例えば1100℃での酸化の場合、図5における酸化工程終了後のGe濃度xは余裕を見て50%以上にならないように設定する。
上記の如く、系のGe体積濃度が保存されるという仮定に基づけば、図2、5に示す設定値の関係は図4のようになる。つまり酸化工程終了後のGe濃度xとSiGe層膜厚dは初期のSOI基板上のSiGeエピタキシャル膜のGe濃度x0、SiGe層膜厚bにのみ依存する。また、消費されるSi/SiGe膜厚の総量は、酸化工程終了後に狙うSiGe膜厚dを残す以外はすべて消費されると考え、初期SOI基板の埋め込み酸化膜上のすべての単結晶膜から差し引いたものになる。つまり、酸化工程後の酸化膜厚eは単純な熱酸化による体積膨張をふまえ、この消費膜厚を0.45で割ったものになる。
各温度、各酸素分圧下での酸化膜厚値算出は、公知であるDeal Grove等の式に従うものと考え、図5におけるSiGe膜厚dを算出できるように設定する。このように酸化工程終了後、図5に示すような完全に歪緩和したSiGe層6を得ることが出来る。ここまでの熱処理プロセスの経緯を図3に示す。図中の黒丸で示す位置が酸化工程前の状態、■点で示す位置が酸化工程が終了時点での状態である。本実施例の場合固相線をまたいで部分溶融状態に突入していない状況が分かる。酸化後の図5で示す酸化膜7は、一般に5%未満の濃度のHF溶液でエッチングを行い、しかる後に歪シリコン層となる単結晶Si層(シリコン薄膜)を一般的な半導体製造装置である減圧CVD等で成膜する。完成後の構造の断面図を図1に示す。ここでSiGe層上の単結晶Si層、即ち歪シリコン層8膜厚fは15〜20nmとするのが望ましい。なぜなら、薄すぎればデバイス活性領域として使用が難しくなり、厚ければ歪シリコン層そのものに欠陥が入り、歪が緩和してしまうからである。本実施例では15nmとした。
図1で示す歪シリコンSOI構造の、単結晶シリコンウェーハに対するSiGe層中のSi−Siピークシフト量の水素イオン照射量依存性を図6に示す。未照射ではラマンシフト量が少ないが、水素イオン照射量の増加とともに、シフト量が増大していくことが分かる。これは水素イオン照射によって、埋め込み酸化膜とSiGe層界面の界面滑りが促進されたことに他ならない。以上より、本発明により埋め込み酸化膜から歪シリコン層までの距離が十分に短く、かつ中間層であるSiGe層が完全に歪緩和した半導体基板の製造方法を提供することができる。
(実施の形態2)
実施の形態1における、1段目の酸化工程後、そこで終了せず、同じように2段目酸化を行って、更にGeを濃縮させ、SiGe層を薄膜化させても構わない。このような方法をとることによって、水素イオン注入の効果に加えて、SiGe層自身の緩和率を向上させることが出来た。
(実施の形態3)
実施の形態1あるいは実施の形態2において、酸化膜剥離後、あるいは剥離前にCMP工程を追加して、SiGe層を薄膜化しても良い。この場合、CMP工程による歪緩和の劣化はなく、単純に薄膜化できた。剥離前にCMP工程を追加する際には酸化膜毎研磨する形になるので、研磨レートに注意が必要である。
(実施の形態4)
実施の形態1あるいは実施の形態2において、酸化膜剥離後、水素、あるいは水素にHClを添加したガス気流中に当該ウェーハを置き、高温で処理することにより、SiGe層をエッチングすることによって薄膜化することができる。この場合も、SiGe層自身の歪緩和は変化しないまま、薄膜化できたので、実施の形態3と併せて有効である。
(実施の形態5)
実施の形態1あるいは実施の形態2において、酸化膜剥離後、単結晶シリコン層を再成膜した後、SiGe層の歪緩和が不十分である場合は、ここで水素イオン注入と低温アニールを、実施の形態1と同様な条件で行うことでも、埋め込み酸化膜とSiGe層界面の界面滑りに関して、実施の形態1と同様な挙動が見られた。
(実施の形態6)
実施の形態1において、イオン照射の時の注入元素は、水素のみならず、ヘリウムや炭素や酸素のような他の軽元素に置いても、埋め込み酸化膜とSiGe層の界面滑りに関して、水素の場合と同様な挙動が見られた。
1 Si基板
埋め込み酸化膜
3 SOI層
4 SiGe層
5 Si層(シリコン薄膜)
6 SiGe層
7 酸化膜
8 歪みシリコン層(シリコン薄膜)

Claims (7)

  1. SOI基板上に設定した濃度のGeを含むSiGe層とシリコン薄膜とを順次エピタキシャル成長形成した後、SOI基板の埋め込み酸化膜とSOI層との界面に水素原子を注入し、続いて、窒素雰囲気の下、450〜550℃で15分以上の低温熱処理を施し、その後、酸化雰囲気下でSiGe層中のGe濃度で決定されるSi−Ge2元系状態図における固相線以下の温度と時間で酸化熱処理を1回以上行ない、酸化熱処理の後でSiGe層中のGe濃度を計算し、次に酸化膜を除去した後にシリコン薄膜を形成する事を特徴とする歪シリコンSOI基板の製造方法。
  2. SOI基板上に設定した濃度のGeを含むSiGe層とシリコン薄膜とを順次エピタキシャル成長形成した後、SOI基板の埋め込み酸化膜とSOI層との界面に水素原子を注入し、続いて、窒素雰囲気の下、450〜550℃で15分以上の低温熱処理を施し、その後、酸化雰囲気下でSiGe層中のGe濃度で決定されるSi−Ge2元系状態図における固相線以下の温度と時間で酸化熱処理を複数回行ない、各温度での酸化熱処理の後でSiGe層中のGe濃度を計算し、全ての酸化熱処理をSiGe層中のGe濃度で決定されるSi−Ge2元系状態図における固相線以下の温度と時間で行い、次に酸化膜を除去した後にシリコン薄膜を形成する請求項1記載の製造方法。
  3. 各酸化熱処理の後で行われるSiGe層中のGe濃度の計算に、次の式(1)及び式(2)を用いる請求項1又は2記載の製造方法。
    Figure 0005257401
    但し、式(1)中、x 0 、bは、それぞれ前記酸化熱処理前のSiGe層中のGe濃度(原子%)、前記酸化熱処理前のSiGe層の膜厚を示し、x、dは、それぞれ前記酸化熱処理後のSiGe層中のGe濃度(原子%)、前記酸化熱処理後のSiGe層の膜厚を示す。
    Figure 0005257401
    但し、式(2)中、a、b、cは、それぞれ前記酸化熱処理前の前記SOI基板のSOI層の厚さ、前記酸化熱処理前のSiGe層の膜厚、前記酸化熱処理前のシリコン薄膜の膜厚を示し、d、eは、それぞれ前記酸化熱処理後のSiGe層の膜厚、前記酸化熱処理後に前記SiGe層上に形成される酸化膜の膜厚を示す。
  4. 前記水素原子注入条件は、加速電圧は前記酸化熱処理前の埋め込み酸化膜上のSOI層と前記エピタキシャル成長で形成したSiGe層及びシリコン薄膜の膜厚の総厚さで選択し、注入量は1×1014〜1×1016atoms/cm2とする請求項1又は2記載の製造方法。
  5. 注入する元素水素以外ヘリウム、炭素又は酸素とする請求項1,2又は4いずれか1項に記載の製造方法。
  6. 前記酸化熱処理後に平坦化処理を行なう請求項1ないし5いずれか1項に記載の製造方法。
  7. 前記酸化膜除去後に平坦化処理を行なう請求項1ないし5いずれか1項に記載の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102723341B (zh) * 2012-07-16 2015-09-16 西安电子科技大学 一种混合晶面应变Si垂直沟道BiCMOS集成器件及制备方法
FR3006806A1 (fr) * 2013-06-07 2014-12-12 St Microelectronics Sa Procede de formation de composants sur une couche de silicium-germanium
FR3064398B1 (fr) * 2017-03-21 2019-06-07 Soitec Structure de type semi-conducteur sur isolant, notamment pour un capteur d'image de type face avant, et procede de fabrication d'une telle structure

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5461243A (en) * 1993-10-29 1995-10-24 International Business Machines Corporation Substrate for tensilely strained semiconductor
JP3376211B2 (ja) * 1996-05-29 2003-02-10 株式会社東芝 半導体装置、半導体基板の製造方法及び半導体装置の製造方法
JP3884203B2 (ja) * 1998-12-24 2007-02-21 株式会社東芝 半導体装置の製造方法
JP3712599B2 (ja) * 2000-08-25 2005-11-02 株式会社東芝 半導体装置及び半導体基板
US6830976B2 (en) * 2001-03-02 2004-12-14 Amberwave Systems Corproation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6855436B2 (en) * 2003-05-30 2005-02-15 International Business Machines Corporation Formation of silicon-germanium-on-insulator (SGOI) by an integral high temperature SIMOX-Ge interdiffusion anneal
JP2003031495A (ja) * 2001-07-12 2003-01-31 Hitachi Ltd 半導体装置用基板の製造方法および半導体装置の製造方法
JP2003128494A (ja) * 2001-10-22 2003-05-08 Sharp Corp 半導体装置の製造方法及び半導体装置
US6841457B2 (en) * 2002-07-16 2005-01-11 International Business Machines Corporation Use of hydrogen implantation to improve material properties of silicon-germanium-on-insulator material made by thermal diffusion

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