JP2004281764A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP2004281764A JP2004281764A JP2003071955A JP2003071955A JP2004281764A JP 2004281764 A JP2004281764 A JP 2004281764A JP 2003071955 A JP2003071955 A JP 2003071955A JP 2003071955 A JP2003071955 A JP 2003071955A JP 2004281764 A JP2004281764 A JP 2004281764A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- silicon layer
- semiconductor device
- semiconductor
- single crystal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 105
- 238000000034 method Methods 0.000 title claims abstract description 42
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 25
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 51
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 51
- 239000010703 silicon Substances 0.000 claims abstract description 51
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims abstract description 41
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 230000008569 process Effects 0.000 claims abstract description 14
- 230000001737 promoting effect Effects 0.000 claims description 35
- 238000010438 heat treatment Methods 0.000 claims description 9
- 230000007547 defect Effects 0.000 claims description 6
- 229910052732 germanium Inorganic materials 0.000 claims description 6
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 6
- 230000005669 field effect Effects 0.000 claims description 5
- 238000001039 wet etching Methods 0.000 claims description 4
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 claims description 3
- 238000009835 boiling Methods 0.000 claims description 3
- 238000005229 chemical vapour deposition Methods 0.000 claims description 3
- 229910017604 nitric acid Inorganic materials 0.000 claims description 3
- 239000002184 metal Substances 0.000 claims description 2
- 230000003247 decreasing effect Effects 0.000 claims 1
- 238000007740 vapor deposition Methods 0.000 claims 1
- 239000013078 crystal Substances 0.000 description 18
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 15
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 14
- 239000010408 film Substances 0.000 description 10
- 239000012535 impurity Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 238000004943 liquid phase epitaxy Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000001451 molecular beam epitaxy Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 239000002994 raw material Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000000038 ultrahigh vacuum chemical vapour deposition Methods 0.000 description 2
- 238000000927 vapour-phase epitaxy Methods 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910018557 Si O Inorganic materials 0.000 description 1
- 229910008045 Si-Si Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910006411 Si—Si Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001803 electron scattering Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000008570 general process Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- -1 oxygen ions Chemical class 0.000 description 1
- SBIBMFFZSBJNJF-UHFFFAOYSA-N selenium;zinc Chemical compound [Se]=[Zn] SBIBMFFZSBJNJF-UHFFFAOYSA-N 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Inorganic materials [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/78654—Monocrystalline silicon transistors
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/938—Lattice strain control or utilization
Abstract
【課題】より簡易な工程により歪みシリコン層を有する半導体装置を形成する。
【解決手段】本発明の半導体装置の製造方法は、絶縁層１２と該絶縁層１２の上に設けられた単結晶シリコン層１４ａとを有する基板を準備する工程と、前記単結晶シリコン層１４ａの上に、該単結晶シリコン層１４ａとは格子定数が異なる歪み促進半導体層１６を形成する工程と、前記単結晶シリコン層１４ａの格子を前記歪み促進半導体層の格子に整合させることにより、歪みシリコン層１４を形成する工程と、前記歪み促進半導体層１６を除去する工程と、を含む。
【選択図】 図４
【解決手段】本発明の半導体装置の製造方法は、絶縁層１２と該絶縁層１２の上に設けられた単結晶シリコン層１４ａとを有する基板を準備する工程と、前記単結晶シリコン層１４ａの上に、該単結晶シリコン層１４ａとは格子定数が異なる歪み促進半導体層１６を形成する工程と、前記単結晶シリコン層１４ａの格子を前記歪み促進半導体層の格子に整合させることにより、歪みシリコン層１４を形成する工程と、前記歪み促進半導体層１６を除去する工程と、を含む。
【選択図】 図４
Description
【０００１】
【発明の属する技術分野】
本発明は、歪みシリコン層を有する半導体素子を備えた半導体装置およびその製造方法に関する。
【０００２】
【背景技術】
近年の半導体装置の微細化および高速化に伴い、高速かつ低消費電力の半導体装置（デバイス）を形成するための基板として、歪みシリコン層（ｓｔｒａｉｎｅｄ ｓｉｌｉｃｏｎ ｌａｙｅｒ）を有する基板が注目されている。歪みシリコン層は、たとえば、シリコン（Ｓｉ）とゲルマニウム（Ｇｅ）からなる層（ＳｉＧｅ層）をシリコン基板上に成長させ、その上にシリコン単結晶層を成長させることにより得られる。このような歪みシリコン層は、そのバンド構造が変化し、その結果、縮退が解けて電子散乱が抑制されるので、電子移動度を高めることが可能となる。
【０００３】
また、シリコン基板中に埋め込み酸化膜（Ｂｕｒｉｅｄ Ｏｘｉｄｅ）を有するＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板もまた、高速かつ低消費電力の半導体装置を形成するための基板として注目されており、実用化が進んでいる。そして、近年では、半導体装置のさらなる微細化および高速化の要請に応えるために、歪みシリコン層を含むＳＯＩ構造を形成する技術が提案されている（特許文献１参照）。
【０００４】
【特許文献１】
特開平９−３２１３０７号公報
【０００５】
【発明が解決しようとする課題】
上述したように歪みシリコン層を有するＳＯＩ基板を形成する場合、まず、ＳＯＩ基板の半導体層の上にシリコンゲルマニウム混晶層が形成される。ついで、シリコンゲルマニウム混晶層の上に単結晶シリコン層を形成することで、歪みシリコン層が得られる。この方法では、ＳＯＩ基板の半導体層とシリコンゲルマニウム混晶層との格子整合によりミスフィット転移や、貫通転移が発生したシリコンゲルマニウム層が形成されることがある。このような転移欠陥を含むシリコンゲルマニウム混晶層の上に歪みシリコン層を形成すると、歪みシリコン層中に欠陥が引き継がれてしまい、良好な電界効果型トランジスタを形成することができない。そのため、膜厚の大きいシリコンゲルマニウム混晶層を形成する必要があり、シリコンゲルマニウム混晶層の結晶成長に長時間を要することとなってしまう。
【０００６】
また、寄生容量の低減などのＳＯＩ基板の効果を得るためには、ＳＯＩ基板のＳＯＩ層の厚みは、電界効果型トランジスタのソース／ドレイン領域の拡散深さ以下である必要があるが、上述したような厚いシリコンゲルマニウム混晶層を形成した後に、歪みシリコン層を形成したのでは、ＳＯＩ基板の効果を享受できないという問題が生じる。また、酸素イオンを高濃度に注入する工程を用いた場合、歪みシリコン層に少なからずダメージを与えてしまうことがある。
【０００７】
本発明の目的は、より簡易な工程でダメージの少ない歪みシリコン層を含むＳＯＩ構造を有する半導体装置およびその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
（１）本発明の半導体装置の製造方法は、絶縁層と該絶縁層の上に設けられた単結晶シリコン層とを有する基板を準備する工程と、
前記単結晶シリコン層の上に、該単結晶シリコン層とは格子定数が異なる歪み促進半導体層を形成する工程と、
前記単結晶シリコン層の格子を前記歪み促進半導体層の格子に整合させることにより、歪みシリコン層を形成する工程と、
前記歪み促進半導体層を除去する工程と、を含む。
【０００９】
本発明の半導体装置の製造方法によれば、単結晶シリコン層の上に、歪み促進半導体層を形成した後に、単結晶シリコン層の格子が歪み促進半導体層の格子に整合するように格子緩和を促すことで、歪みシリコン層を形成することができる。すなわち、単結晶シリコン層の上に歪み促進半導体層を形成した後に、格子緩和を促す処理を行なうことで、歪み促進半導体層の格子定数と整合するように単結晶シリコン層が格子緩和され、歪みシリコン層が得られる。背景技術の欄において説明した技術では、厚い膜厚のシリコンゲルマニウム混晶層（歪み促進半導体層）の上に、シリコン層を形成し歪みシリコン層を得ている。しかし、本発明によれば、そのような膜厚の大きい歪み促進半導体層を形成する必要がなく、より簡易な工程で歪みシリコン層を有するＳＯＩ基板を形成することができる。さらに、薄膜の歪みシリコン層を得ることができるため、寄生容量の低減などのＳＯＩ基板特有の効果を発揮することができ、特性の良好な半導体装置を製造することができる。
【００１０】
本発明は、さらに、下記の態様をとることができる。
【００１１】
（Ａ）本発明の半導体装置の製造方法において、前記歪みシリコン層を形成する工程は、熱処理を施すことにより行なうことができる。
【００１２】
（Ｂ）本発明の半導体装置の製造方法において、前記単結晶シリコン層は、前記歪み促進半導体層の上に単結晶シリコン層を形成したときに欠陥を発生することなく該単結晶シリコン層を形成することができる膜厚より小さい膜厚を有することができる。この態様によれば、良好に格子緩和がされた歪みシリコン層を形成することができる。
【００１３】
（Ｃ）本発明の半導体装置の製造方法において、前記歪み促進半導体層としてゲルマニウムを含む層をエピタキシャル成長法により形成することができる。この態様によれば、良好な歪み促進半導体層を形成することができる。
【００１４】
（Ｄ）本発明の半導体装置の製造方法において、前記歪み促進半導体層の除去は、沸硝酸を用いたウェットエッチングにより行なわれることができる。この態様によれば、ドライエッチング等によりゲルマニウムを選択的にエッチングする場合と比して、プラズマなどによるダメージを与えることを防ぐことができる。
【００１５】
（Ｅ）本発明の半導体装置の製造方法において、前記歪み促進半導体層を形成する工程は、有機金属気相成長法、分子線成長法および超高真空気相成長法のいずれかの方法により行なわれることができる。
【００１６】
（Ｆ）本発明の半導体装置の製造方法において、前記熱処理は、昇温過程、定温過程、降温過程を経て行なわれることができる。
【００１７】
（２）本発明の半導体装置は、上述の半導体装置の製造方法により製造された半導体基板を含む。本発明の半導体装置によれば、歪みシリコン層をチャネル半導体層として用いる場合などに高速化が実現された半導体装置を提供することができる。
【００１８】
（３）本発明の半導体装置は、絶縁層と前記絶縁層の上に設けられた歪みシリコン層と、を含む半導体基板と、
前記半導体基板の上に設けられた電界効果型トランジスタと、を含む。本発明の半導体装置によれば、高速化および微細化が実現された半導体装置を提供することができる。
【００１９】
【発明の実施の形態】
１．半導体装置
本発明の実施の形態にかかる半導体装置について、図１を参照しながら説明する。
【００２０】
本実施の形態にかかる半導体装置は、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｉｌａｔｅ）構造を有し、ＭＯＳトランジスタ２０がＳＯＩ基板１００に形成されている。ＳＯＩ基板１００は、支持基板１０上に、絶縁層（酸化シリコン層）１２および歪みシリコン層１４が積層されて構成されている。歪みシリコン層１４は、格子緩和された層であり、その膜厚は、１〜１０ｎｍである。
【００２１】
歪みシリコン層１４には、ＭＯＳトランジスタ２０のゲート絶縁層２２およびゲート電極２４が形成されている。ゲート絶縁層２２およびゲート電極２４の側方には、サイドウォール絶縁層２６が設けられている。サイドウォール絶縁層２６の側方の半導体層１０ｃには、不純物層からなるソース・ドレイン領域２８が形成されている。そして、サイドウォール絶縁層２６の下方の半導体層には、イクステンション領域３０が設けられている。
【００２２】
２．半導体装置の製造方法
本発明の実施の形態にかかる半導体装置の製造方法について、図２〜４を参照しながら説明する。
【００２３】
（１）図２に示すように、支持基板１０の上に、絶縁層１２と半導体層とが積層されたＳＯＩ基板を準備する。半導体層としては、単結晶シリコン層１４ａを用いる。単結晶シリコン層１４ａの膜厚は、後述の工程で、単結晶シリコン層１４ａの上に形成される歪み促進半導体層１６を欠陥のない状態で形成できる膜厚であればよい。たとえば、歪み促進半導体層１６として、シリコンゲルマニウム混晶層を用いる場合、単結晶シリコン層１４ａの膜厚は、１〜１０ｎｍとすることができる。単結晶シリコン層１４ａの膜厚が１ｎｍより小さい場合、後に形成される歪みシリコン層をチャネル半導体層として用いる半導体素子の形成が困難となる。また、単結晶シリコン層１４ａの膜厚が１０ｎｍより大きい場合、後の工程にて単結晶シリコン層１４ａを歪み促進半導体層１６に無欠陥の状態で格子整合することができない。
【００２４】
ついで、単結晶シリコン層１４ａの上に、歪み促進半導体層１６をエピタキシャル成長法により形成する。歪み促進半導体層１６としては、単結晶シリコン層１４ａと格子定数が異なる半導体層を用いることができ、たとえば、ゲルマニウム層、シリコンゲルマニウム混晶層およびそれらの積層膜などを挙げることができる。
【００２５】
歪み促進半導体層１６の形成方法としては、▲１▼有機金属気相成長法（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ；ＭＯ−ＣＶＤ法）、▲２▼分子線成長法（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ；ＭＢＥ法）、▲３▼超高真空気相成長法（Ｕｌｔｒａ Ｈｉｇｈ ＶａｃｕｕｍＣｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；ＵＨＶ−ＣＶＤ法）あるいは▲４▼ＬＰＥ（Ｌｉｑｕｉｄ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）法等の液相成長法などによるエピタキシャル成長方法を例示することができる。
【００２６】
Ｓｉ原料としてはＳｉＨ４ 、Ｓｉ２ Ｈ６ 、Ｓｉ２ Ｈ４ Ｃｌ２ 等、Ｇｅ原料としてはＧｅＨ４ 、ＧｅＦ４ 、Ｇｅ２ Ｈ８ 等が適している。
【００２７】
（２）次に、単結晶シリコン層１４ａの格子緩和を促すために熱処理を施し、歪みシリコン層１４を得る。この単結晶シリコン層１４ａの格子緩和の様子を図３（Ａ），（Ｂ）を参照しながら説明する。歪み促進半導体層１６を構成するゲルマニウムの格子定数（５．６４Å）と単結晶シリコン薄膜の格子定数（５．４３Å）とは異なるため、単結晶シリコン層１４ａの上に歪み促進半導体層１６が堆積された後は、図３（Ａ）に示すように、単結晶シリコン層１４ａと歪み促進半導体層１６とで格子不整合が生じそれぞれの膜に応力が生じている。この後、熱処理を施すと、図３（Ｂ）に示すように、単結晶シリコン層１４ａのＳｉ−Ｓｉ結合あるいはＳｉ−Ｏ結合が切断され、図３（Ｂ）に示すように、歪み促進半導体層１６に格子整合した歪みシリコン層１４が形成される。この熱処理の温度は、１０００℃以上で行なわれ、処理時間は、単結晶シリコン層１４ａが格子整合され歪みシリコン層１４が得られるまで行なえばよく、単結晶シリコン層１４ａの膜厚により適宜変更される。また、熱処理は、昇温過程、定温過程、降温過程を経て行なわれ、この一連の加熱工程を複数回繰り返して行なってもよい。
【００２８】
（３）次に、図４に示すように、歪み促進半導体層１６を除去する。歪み促進半導体層１６の除去は、ウェットエッチング、ドライエッチングなどの一般的なエッチング技術により行なうことができる。中でも、沸硝酸によるウェットエッチングにより歪み歪み促進半導体層１６を除去することが好ましい。この場合は、ドライエッチングを行なう場合と比して半導体層１４に与えるダメージを少なくすることができるという利点がある。以上の工程により、歪みシリコン層１４を有するＳＯＩ基板１００を形成することができる。
【００２９】
（４）次に、図１に参照されるように、本実施の形態かかるＳＯＩ基板１００にＭＯＳトランジスタ２０を形成する。ＭＯＳトランジスタ２０の形成は、一般的なＭＯＳトランジスタ２０の形成プロセスにより行なうことができ、以下にその一例について説明する。
【００３０】
まず、ＭＯＳトランジスタ２０の形成領域を画定するために、公知の技術により素子分離（図示せず）を形成する。次に、素子分離により画定された歪みシリコン層１４の上にゲート絶縁層２２を形成する。ゲート絶縁層２２は、たとえば、熱酸化法により形成される。次に、しきい値電圧調整用の不純物イオンをゲート絶縁層２２を介してチャネル領域に注入し、チャネル領域を形成する。
【００３１】
次に、ゲート絶縁層２２上にゲート電極２４となる多結晶シリコン膜を減圧ＣＶＤ法により形成した後、上記多結晶シリコン膜を反応性イオンエッチング（ＲＩＥ）等の異方性エッチングによりパターニングして、ゲート電極２４を形成する。
【００３２】
次に、ゲート電極２４をマスクにして、所定の導電型の不純物イオンを選択的に注入した後、低濃度不純物層からなるイクステンション領域３０を自己整合的に形成する。この工程では、必要に応じて、アニール処理を施してもよい。
【００３３】
次に全面にシリコン酸化膜またはシリコン窒化膜などの絶縁層（図示せず）をＣＶＤ法により形成した後、絶縁層をエッチバックすることによりゲート絶縁層２２およびゲート電極２４の側面にサイドウォール絶縁層２６が形成される。ついで、サイドウォール絶縁層２６をマスクとして、所定の導電型の不純物イオンを注入することにより、ソース・ドレイン領域２８を自己整合的に形成する。このようにして、ＭＯＳトランジスタ２０が形成され、本実施の形態にかかる半導体装置が製造される。
【００３４】
本発明の半導体装置の製造方法によれば、単結晶シリコン層の上に、歪み促進半導体層を形成した後に、単結晶シリコン層の格子緩和を促すことで、歪みシリコン層を形成することができる。すなわち、単結晶シリコン層は、上方に形成された歪み促進半導体層の格子定数と整合するように格子緩和されることとなり、その結果、歪みシリコン層が得られる。背景技術の欄において説明した技術では、厚い膜厚のシリコンゲルマニウム混晶層（歪み促進半導体層）の上に、シリコン層を形成した後に格子緩和を促し歪みシリコン層を得ている。しかし、本発明によれば、そのような膜厚の大きい歪み促進半導体層を形成する必要がなく、より簡易な工程で、歪みシリコン層を有するＳＯＩ基板を形成することができる。さらに、薄膜の歪みシリコン層を得ることができるため、寄生容量の低減などのＳＯＩ基板特有の効果を発揮をすることができ、特性の良好な半導体装置を製造することができる。これにより、微細化を進めても期待通りの素子特性を有する電界効果型トランジスタの実現が可能となる。
【００３５】
なお、本発明は上述した実施の形態に限定されるものではない。例えば、上記実施の形態では、歪み促進半導体層として、シリコンゲルマニウム混晶層を用いた場合について説明したが、シリコンゲルマニウム混晶層の代わりに、ＳｉＣやＳｉＮ等のようにＳｉと他の元素との混晶層、ＺｎＳｅ層等の ＩＩ‐ＶＩ族混晶層もしくはＧａＡｓやＩｎＰ等の ＩＩＩ‐Ｖ族混晶層などの互いに格子定数の異なる材料からなる混晶層でも良い。
【００３６】
また、上記実施の形態では、ＭＯＳトランジスタを形成する場合について説明したが、歪みシリコン層をチャネル半導体層として有する半導体装置であれば適用できる。
【図面の簡単な説明】
【図１】本実施の形態にかかる半導体装置を模式的に示す断面図。
【図２】本実施の形態にかかる半導体装置の製造工程を示す断面図。
【図３】（Ａ），（Ｂ）は、単結晶シリコン層と歪み促進半導体層との格子整合の様子を示す図。
【図４】本実施の形態にかかる半導体装置の製造工程を示す断面図。
【符号の説明】
１０…支持基板、 １２…絶縁層、 １４…歪みシリコン層、 １４ａ…単結晶シリコン層、 １６…歪み促進半導体層、 ２０…ＭＯＳトランジスタ、 ２２…ゲート絶縁層、 ２４…ゲート電極、 ２６…サイドウォール絶縁層、 ２８…ソース・ドレイン領域、 ３０…イクステンション領域、 １００…ＳＯＩ基板
【発明の属する技術分野】
本発明は、歪みシリコン層を有する半導体素子を備えた半導体装置およびその製造方法に関する。
【０００２】
【背景技術】
近年の半導体装置の微細化および高速化に伴い、高速かつ低消費電力の半導体装置（デバイス）を形成するための基板として、歪みシリコン層（ｓｔｒａｉｎｅｄ ｓｉｌｉｃｏｎ ｌａｙｅｒ）を有する基板が注目されている。歪みシリコン層は、たとえば、シリコン（Ｓｉ）とゲルマニウム（Ｇｅ）からなる層（ＳｉＧｅ層）をシリコン基板上に成長させ、その上にシリコン単結晶層を成長させることにより得られる。このような歪みシリコン層は、そのバンド構造が変化し、その結果、縮退が解けて電子散乱が抑制されるので、電子移動度を高めることが可能となる。
【０００３】
また、シリコン基板中に埋め込み酸化膜（Ｂｕｒｉｅｄ Ｏｘｉｄｅ）を有するＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板もまた、高速かつ低消費電力の半導体装置を形成するための基板として注目されており、実用化が進んでいる。そして、近年では、半導体装置のさらなる微細化および高速化の要請に応えるために、歪みシリコン層を含むＳＯＩ構造を形成する技術が提案されている（特許文献１参照）。
【０００４】
【特許文献１】
特開平９−３２１３０７号公報
【０００５】
【発明が解決しようとする課題】
上述したように歪みシリコン層を有するＳＯＩ基板を形成する場合、まず、ＳＯＩ基板の半導体層の上にシリコンゲルマニウム混晶層が形成される。ついで、シリコンゲルマニウム混晶層の上に単結晶シリコン層を形成することで、歪みシリコン層が得られる。この方法では、ＳＯＩ基板の半導体層とシリコンゲルマニウム混晶層との格子整合によりミスフィット転移や、貫通転移が発生したシリコンゲルマニウム層が形成されることがある。このような転移欠陥を含むシリコンゲルマニウム混晶層の上に歪みシリコン層を形成すると、歪みシリコン層中に欠陥が引き継がれてしまい、良好な電界効果型トランジスタを形成することができない。そのため、膜厚の大きいシリコンゲルマニウム混晶層を形成する必要があり、シリコンゲルマニウム混晶層の結晶成長に長時間を要することとなってしまう。
【０００６】
また、寄生容量の低減などのＳＯＩ基板の効果を得るためには、ＳＯＩ基板のＳＯＩ層の厚みは、電界効果型トランジスタのソース／ドレイン領域の拡散深さ以下である必要があるが、上述したような厚いシリコンゲルマニウム混晶層を形成した後に、歪みシリコン層を形成したのでは、ＳＯＩ基板の効果を享受できないという問題が生じる。また、酸素イオンを高濃度に注入する工程を用いた場合、歪みシリコン層に少なからずダメージを与えてしまうことがある。
【０００７】
本発明の目的は、より簡易な工程でダメージの少ない歪みシリコン層を含むＳＯＩ構造を有する半導体装置およびその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
（１）本発明の半導体装置の製造方法は、絶縁層と該絶縁層の上に設けられた単結晶シリコン層とを有する基板を準備する工程と、
前記単結晶シリコン層の上に、該単結晶シリコン層とは格子定数が異なる歪み促進半導体層を形成する工程と、
前記単結晶シリコン層の格子を前記歪み促進半導体層の格子に整合させることにより、歪みシリコン層を形成する工程と、
前記歪み促進半導体層を除去する工程と、を含む。
【０００９】
本発明の半導体装置の製造方法によれば、単結晶シリコン層の上に、歪み促進半導体層を形成した後に、単結晶シリコン層の格子が歪み促進半導体層の格子に整合するように格子緩和を促すことで、歪みシリコン層を形成することができる。すなわち、単結晶シリコン層の上に歪み促進半導体層を形成した後に、格子緩和を促す処理を行なうことで、歪み促進半導体層の格子定数と整合するように単結晶シリコン層が格子緩和され、歪みシリコン層が得られる。背景技術の欄において説明した技術では、厚い膜厚のシリコンゲルマニウム混晶層（歪み促進半導体層）の上に、シリコン層を形成し歪みシリコン層を得ている。しかし、本発明によれば、そのような膜厚の大きい歪み促進半導体層を形成する必要がなく、より簡易な工程で歪みシリコン層を有するＳＯＩ基板を形成することができる。さらに、薄膜の歪みシリコン層を得ることができるため、寄生容量の低減などのＳＯＩ基板特有の効果を発揮することができ、特性の良好な半導体装置を製造することができる。
【００１０】
本発明は、さらに、下記の態様をとることができる。
【００１１】
（Ａ）本発明の半導体装置の製造方法において、前記歪みシリコン層を形成する工程は、熱処理を施すことにより行なうことができる。
【００１２】
（Ｂ）本発明の半導体装置の製造方法において、前記単結晶シリコン層は、前記歪み促進半導体層の上に単結晶シリコン層を形成したときに欠陥を発生することなく該単結晶シリコン層を形成することができる膜厚より小さい膜厚を有することができる。この態様によれば、良好に格子緩和がされた歪みシリコン層を形成することができる。
【００１３】
（Ｃ）本発明の半導体装置の製造方法において、前記歪み促進半導体層としてゲルマニウムを含む層をエピタキシャル成長法により形成することができる。この態様によれば、良好な歪み促進半導体層を形成することができる。
【００１４】
（Ｄ）本発明の半導体装置の製造方法において、前記歪み促進半導体層の除去は、沸硝酸を用いたウェットエッチングにより行なわれることができる。この態様によれば、ドライエッチング等によりゲルマニウムを選択的にエッチングする場合と比して、プラズマなどによるダメージを与えることを防ぐことができる。
【００１５】
（Ｅ）本発明の半導体装置の製造方法において、前記歪み促進半導体層を形成する工程は、有機金属気相成長法、分子線成長法および超高真空気相成長法のいずれかの方法により行なわれることができる。
【００１６】
（Ｆ）本発明の半導体装置の製造方法において、前記熱処理は、昇温過程、定温過程、降温過程を経て行なわれることができる。
【００１７】
（２）本発明の半導体装置は、上述の半導体装置の製造方法により製造された半導体基板を含む。本発明の半導体装置によれば、歪みシリコン層をチャネル半導体層として用いる場合などに高速化が実現された半導体装置を提供することができる。
【００１８】
（３）本発明の半導体装置は、絶縁層と前記絶縁層の上に設けられた歪みシリコン層と、を含む半導体基板と、
前記半導体基板の上に設けられた電界効果型トランジスタと、を含む。本発明の半導体装置によれば、高速化および微細化が実現された半導体装置を提供することができる。
【００１９】
【発明の実施の形態】
１．半導体装置
本発明の実施の形態にかかる半導体装置について、図１を参照しながら説明する。
【００２０】
本実施の形態にかかる半導体装置は、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｉｌａｔｅ）構造を有し、ＭＯＳトランジスタ２０がＳＯＩ基板１００に形成されている。ＳＯＩ基板１００は、支持基板１０上に、絶縁層（酸化シリコン層）１２および歪みシリコン層１４が積層されて構成されている。歪みシリコン層１４は、格子緩和された層であり、その膜厚は、１〜１０ｎｍである。
【００２１】
歪みシリコン層１４には、ＭＯＳトランジスタ２０のゲート絶縁層２２およびゲート電極２４が形成されている。ゲート絶縁層２２およびゲート電極２４の側方には、サイドウォール絶縁層２６が設けられている。サイドウォール絶縁層２６の側方の半導体層１０ｃには、不純物層からなるソース・ドレイン領域２８が形成されている。そして、サイドウォール絶縁層２６の下方の半導体層には、イクステンション領域３０が設けられている。
【００２２】
２．半導体装置の製造方法
本発明の実施の形態にかかる半導体装置の製造方法について、図２〜４を参照しながら説明する。
【００２３】
（１）図２に示すように、支持基板１０の上に、絶縁層１２と半導体層とが積層されたＳＯＩ基板を準備する。半導体層としては、単結晶シリコン層１４ａを用いる。単結晶シリコン層１４ａの膜厚は、後述の工程で、単結晶シリコン層１４ａの上に形成される歪み促進半導体層１６を欠陥のない状態で形成できる膜厚であればよい。たとえば、歪み促進半導体層１６として、シリコンゲルマニウム混晶層を用いる場合、単結晶シリコン層１４ａの膜厚は、１〜１０ｎｍとすることができる。単結晶シリコン層１４ａの膜厚が１ｎｍより小さい場合、後に形成される歪みシリコン層をチャネル半導体層として用いる半導体素子の形成が困難となる。また、単結晶シリコン層１４ａの膜厚が１０ｎｍより大きい場合、後の工程にて単結晶シリコン層１４ａを歪み促進半導体層１６に無欠陥の状態で格子整合することができない。
【００２４】
ついで、単結晶シリコン層１４ａの上に、歪み促進半導体層１６をエピタキシャル成長法により形成する。歪み促進半導体層１６としては、単結晶シリコン層１４ａと格子定数が異なる半導体層を用いることができ、たとえば、ゲルマニウム層、シリコンゲルマニウム混晶層およびそれらの積層膜などを挙げることができる。
【００２５】
歪み促進半導体層１６の形成方法としては、▲１▼有機金属気相成長法（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ；ＭＯ−ＣＶＤ法）、▲２▼分子線成長法（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ；ＭＢＥ法）、▲３▼超高真空気相成長法（Ｕｌｔｒａ Ｈｉｇｈ ＶａｃｕｕｍＣｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；ＵＨＶ−ＣＶＤ法）あるいは▲４▼ＬＰＥ（Ｌｉｑｕｉｄ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）法等の液相成長法などによるエピタキシャル成長方法を例示することができる。
【００２６】
Ｓｉ原料としてはＳｉＨ４ 、Ｓｉ２ Ｈ６ 、Ｓｉ２ Ｈ４ Ｃｌ２ 等、Ｇｅ原料としてはＧｅＨ４ 、ＧｅＦ４ 、Ｇｅ２ Ｈ８ 等が適している。
【００２７】
（２）次に、単結晶シリコン層１４ａの格子緩和を促すために熱処理を施し、歪みシリコン層１４を得る。この単結晶シリコン層１４ａの格子緩和の様子を図３（Ａ），（Ｂ）を参照しながら説明する。歪み促進半導体層１６を構成するゲルマニウムの格子定数（５．６４Å）と単結晶シリコン薄膜の格子定数（５．４３Å）とは異なるため、単結晶シリコン層１４ａの上に歪み促進半導体層１６が堆積された後は、図３（Ａ）に示すように、単結晶シリコン層１４ａと歪み促進半導体層１６とで格子不整合が生じそれぞれの膜に応力が生じている。この後、熱処理を施すと、図３（Ｂ）に示すように、単結晶シリコン層１４ａのＳｉ−Ｓｉ結合あるいはＳｉ−Ｏ結合が切断され、図３（Ｂ）に示すように、歪み促進半導体層１６に格子整合した歪みシリコン層１４が形成される。この熱処理の温度は、１０００℃以上で行なわれ、処理時間は、単結晶シリコン層１４ａが格子整合され歪みシリコン層１４が得られるまで行なえばよく、単結晶シリコン層１４ａの膜厚により適宜変更される。また、熱処理は、昇温過程、定温過程、降温過程を経て行なわれ、この一連の加熱工程を複数回繰り返して行なってもよい。
【００２８】
（３）次に、図４に示すように、歪み促進半導体層１６を除去する。歪み促進半導体層１６の除去は、ウェットエッチング、ドライエッチングなどの一般的なエッチング技術により行なうことができる。中でも、沸硝酸によるウェットエッチングにより歪み歪み促進半導体層１６を除去することが好ましい。この場合は、ドライエッチングを行なう場合と比して半導体層１４に与えるダメージを少なくすることができるという利点がある。以上の工程により、歪みシリコン層１４を有するＳＯＩ基板１００を形成することができる。
【００２９】
（４）次に、図１に参照されるように、本実施の形態かかるＳＯＩ基板１００にＭＯＳトランジスタ２０を形成する。ＭＯＳトランジスタ２０の形成は、一般的なＭＯＳトランジスタ２０の形成プロセスにより行なうことができ、以下にその一例について説明する。
【００３０】
まず、ＭＯＳトランジスタ２０の形成領域を画定するために、公知の技術により素子分離（図示せず）を形成する。次に、素子分離により画定された歪みシリコン層１４の上にゲート絶縁層２２を形成する。ゲート絶縁層２２は、たとえば、熱酸化法により形成される。次に、しきい値電圧調整用の不純物イオンをゲート絶縁層２２を介してチャネル領域に注入し、チャネル領域を形成する。
【００３１】
次に、ゲート絶縁層２２上にゲート電極２４となる多結晶シリコン膜を減圧ＣＶＤ法により形成した後、上記多結晶シリコン膜を反応性イオンエッチング（ＲＩＥ）等の異方性エッチングによりパターニングして、ゲート電極２４を形成する。
【００３２】
次に、ゲート電極２４をマスクにして、所定の導電型の不純物イオンを選択的に注入した後、低濃度不純物層からなるイクステンション領域３０を自己整合的に形成する。この工程では、必要に応じて、アニール処理を施してもよい。
【００３３】
次に全面にシリコン酸化膜またはシリコン窒化膜などの絶縁層（図示せず）をＣＶＤ法により形成した後、絶縁層をエッチバックすることによりゲート絶縁層２２およびゲート電極２４の側面にサイドウォール絶縁層２６が形成される。ついで、サイドウォール絶縁層２６をマスクとして、所定の導電型の不純物イオンを注入することにより、ソース・ドレイン領域２８を自己整合的に形成する。このようにして、ＭＯＳトランジスタ２０が形成され、本実施の形態にかかる半導体装置が製造される。
【００３４】
本発明の半導体装置の製造方法によれば、単結晶シリコン層の上に、歪み促進半導体層を形成した後に、単結晶シリコン層の格子緩和を促すことで、歪みシリコン層を形成することができる。すなわち、単結晶シリコン層は、上方に形成された歪み促進半導体層の格子定数と整合するように格子緩和されることとなり、その結果、歪みシリコン層が得られる。背景技術の欄において説明した技術では、厚い膜厚のシリコンゲルマニウム混晶層（歪み促進半導体層）の上に、シリコン層を形成した後に格子緩和を促し歪みシリコン層を得ている。しかし、本発明によれば、そのような膜厚の大きい歪み促進半導体層を形成する必要がなく、より簡易な工程で、歪みシリコン層を有するＳＯＩ基板を形成することができる。さらに、薄膜の歪みシリコン層を得ることができるため、寄生容量の低減などのＳＯＩ基板特有の効果を発揮をすることができ、特性の良好な半導体装置を製造することができる。これにより、微細化を進めても期待通りの素子特性を有する電界効果型トランジスタの実現が可能となる。
【００３５】
なお、本発明は上述した実施の形態に限定されるものではない。例えば、上記実施の形態では、歪み促進半導体層として、シリコンゲルマニウム混晶層を用いた場合について説明したが、シリコンゲルマニウム混晶層の代わりに、ＳｉＣやＳｉＮ等のようにＳｉと他の元素との混晶層、ＺｎＳｅ層等の ＩＩ‐ＶＩ族混晶層もしくはＧａＡｓやＩｎＰ等の ＩＩＩ‐Ｖ族混晶層などの互いに格子定数の異なる材料からなる混晶層でも良い。
【００３６】
また、上記実施の形態では、ＭＯＳトランジスタを形成する場合について説明したが、歪みシリコン層をチャネル半導体層として有する半導体装置であれば適用できる。
【図面の簡単な説明】
【図１】本実施の形態にかかる半導体装置を模式的に示す断面図。
【図２】本実施の形態にかかる半導体装置の製造工程を示す断面図。
【図３】（Ａ），（Ｂ）は、単結晶シリコン層と歪み促進半導体層との格子整合の様子を示す図。
【図４】本実施の形態にかかる半導体装置の製造工程を示す断面図。
【符号の説明】
１０…支持基板、 １２…絶縁層、 １４…歪みシリコン層、 １４ａ…単結晶シリコン層、 １６…歪み促進半導体層、 ２０…ＭＯＳトランジスタ、 ２２…ゲート絶縁層、 ２４…ゲート電極、 ２６…サイドウォール絶縁層、 ２８…ソース・ドレイン領域、 ３０…イクステンション領域、 １００…ＳＯＩ基板
Claims (9)
- 絶縁層と該絶縁層の上に設けられた単結晶シリコン層とを有する基板を準備する工程と、
前記単結晶シリコン層の上に、該単結晶シリコン層とは格子定数が異なる歪み促進半導体層を形成する工程と、
前記単結晶シリコン層の格子を前記歪み促進半導体層の格子に整合させることにより、歪みシリコン層を形成する工程と、
前記歪み促進半導体層を除去する工程と、を含む、半導体装置の製造方法。 - 請求項１において、
前記歪みシリコン層を形成する工程は、熱処理を施すことにより行なわれる、半導体装置の製造方法。 - 請求項１または２において、
前記単結晶シリコン層は、前記歪み促進半導体層の上に単結晶シリコン層を形成したときに欠陥を発生することなく該単結晶シリコン層を形成することができる膜厚より小さい膜厚を有する、半導体装置の製造方法。 - 請求項１〜３のいずれかにおいて、
前記歪み促進半導体層として、ゲルマニウムを含む層を形成する、半導体装置の製造方法。 - 請求項１〜４のいずれかにおいて、
前記歪み促進半導体層の除去は、沸硝酸を用いたウェットエッチングにより行なわれる、半導体装置の製造方法。 - 請求項１〜５のいずれかにおいて、
前記歪み促進半導体層を形成する工程は、有機金属気相成長法、分子線成長法および超高真空気相成長法のいずれかの方法により行なわれる、半導体装置の製造方法。 - 請求項２〜６のいずれかにおいて、
前記熱処理は、昇温過程、定温過程、降温過程を経て行なわれる、半導体装置の製造方法。 - 請求項１〜７のいずれかに記載の半導体装置の製造方法により製造された半導体基板を含む、半導体装置。
- 絶縁層と該絶縁層の上に設けられた歪みシリコン層と、を含む半導体基板と、
前記半導体基板に設けられた電界効果型トランジスタと、を含む、半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003071955A JP2004281764A (ja) | 2003-03-17 | 2003-03-17 | 半導体装置およびその製造方法 |
| US10/775,146 US7109096B2 (en) | 2003-03-17 | 2004-02-11 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003071955A JP2004281764A (ja) | 2003-03-17 | 2003-03-17 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004281764A true JP2004281764A (ja) | 2004-10-07 |
Family
ID=33288267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003071955A Withdrawn JP2004281764A (ja) | 2003-03-17 | 2003-03-17 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7109096B2 (ja) |
| JP (1) | JP2004281764A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005112097A1 (ja) * | 2004-05-13 | 2005-11-24 | Fujitsu Limited | 半導体装置およびその製造方法、半導体基板およびその製造方法 |
| JP4751825B2 (ja) * | 2004-05-13 | 2011-08-17 | 富士通セミコンダクター株式会社 | 半導体装置およびその製造方法、半導体基板およびその製造方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10318284A1 (de) * | 2003-04-22 | 2004-11-25 | Forschungszentrum Jülich GmbH | Verfahren zur Herstellung einer verspannten Schicht auf einem Substrat und Schichtstruktur |
| US7569499B2 (en) * | 2006-03-28 | 2009-08-04 | Texas Instruments Incorporated | Semiconductor device made by multiple anneal of stress inducing layer |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5413679A (en) * | 1993-06-30 | 1995-05-09 | The United States Of America As Represented By The Secretary Of The Navy | Method of producing a silicon membrane using a silicon alloy etch stop layer |
| JP3376211B2 (ja) | 1996-05-29 | 2003-02-10 | 株式会社東芝 | 半導体装置、半導体基板の製造方法及び半導体装置の製造方法 |
| US6200866B1 (en) * | 1998-02-23 | 2001-03-13 | Sharp Laboratories Of America, Inc. | Use of silicon germanium and other alloys as the replacement gate for the fabrication of MOSFET |
| JP4258034B2 (ja) * | 1998-05-27 | 2009-04-30 | ソニー株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP2000203023A (ja) * | 1999-01-19 | 2000-07-25 | Ricoh Co Ltd | 静電型アクチュエ―タ及びその製造方法並びにインクジェットヘッド |
| JP2001284558A (ja) * | 2000-03-31 | 2001-10-12 | Fujitsu Ltd | 積層半導体基板及びその製造方法並びに半導体装置 |
| US6603156B2 (en) * | 2001-03-31 | 2003-08-05 | International Business Machines Corporation | Strained silicon on insulator structures |
| US20020168802A1 (en) * | 2001-05-14 | 2002-11-14 | Hsu Sheng Teng | SiGe/SOI CMOS and method of making the same |
| JP2003031495A (ja) * | 2001-07-12 | 2003-01-31 | Hitachi Ltd | 半導体装置用基板の製造方法および半導体装置の製造方法 |
| US20030077882A1 (en) * | 2001-07-26 | 2003-04-24 | Taiwan Semiconductor Manfacturing Company | Method of forming strained-silicon wafer for mobility-enhanced MOSFET device |
| US6624478B2 (en) * | 2002-01-30 | 2003-09-23 | International Business Machines Corporation | High mobility transistors in SOI and method for forming |
| JP2003282932A (ja) | 2002-03-27 | 2003-10-03 | Seiko Epson Corp | 半導体装置とその製造方法 |
| US6902991B2 (en) * | 2002-10-24 | 2005-06-07 | Advanced Micro Devices, Inc. | Semiconductor device having a thick strained silicon layer and method of its formation |
| US6946373B2 (en) * | 2002-11-20 | 2005-09-20 | International Business Machines Corporation | Relaxed, low-defect SGOI for strained Si CMOS applications |
| US6774015B1 (en) * | 2002-12-19 | 2004-08-10 | International Business Machines Corporation | Strained silicon-on-insulator (SSOI) and method to form the same |
-
2003
- 2003-03-17 JP JP2003071955A patent/JP2004281764A/ja not_active Withdrawn
-
2004
- 2004-02-11 US US10/775,146 patent/US7109096B2/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005112097A1 (ja) * | 2004-05-13 | 2005-11-24 | Fujitsu Limited | 半導体装置およびその製造方法、半導体基板およびその製造方法 |
| US7910415B2 (en) | 2004-05-13 | 2011-03-22 | Fujitsu Semiconductor Limited | Semiconductor device and method of manufacturing the same, and semiconductor substrate and method of manufacturing the same |
| JP4751825B2 (ja) * | 2004-05-13 | 2011-08-17 | 富士通セミコンダクター株式会社 | 半導体装置およびその製造方法、半導体基板およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20040217393A1 (en) | 2004-11-04 |
| US7109096B2 (en) | 2006-09-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5063594B2 (ja) | 転位欠陥密度の低い格子不整合半導体構造およびこれに関連するデバイス製造方法 | |
| US9812530B2 (en) | High germanium content silicon germanium fins | |
| US7439110B2 (en) | Strained HOT (hybrid orientation technology) MOSFETs | |
| US7468538B2 (en) | Strained silicon on a SiGe on SOI substrate | |
| US8216893B2 (en) | Stress enhanced transistor devices and methods of making | |
| JP5065676B2 (ja) | 基板上に歪層を製造する方法及び層構造 | |
| US8084329B2 (en) | Transistor devices and methods of making | |
| JP2009105427A (ja) | 半導体基板の製造方法 | |
| JP2002237590A (ja) | Ｍｏｓ型電界効果トランジスタ | |
| JPH09321307A (ja) | 半導体装置 | |
| JP2001257351A (ja) | 半導体装置及びその製造方法 | |
| JP2020202391A (ja) | 異なる歪み状態を有するフィン構造を含む半導体構造を作製するための方法及び関連する半導体構造 | |
| JP2003347399A (ja) | 半導体基板の製造方法 | |
| US9748098B2 (en) | Controlled confined lateral III-V epitaxy | |
| JP2016063222A (ja) | 異なる歪み状態を有するトランジスタチャネルを含んだ半導体構造を製造するための方法、及び関連する半導体構造 | |
| US7416957B2 (en) | Method for forming a strained Si-channel in a MOSFET structure | |
| US20170263495A1 (en) | Co-manufacturing method of zones with different uniaxial stresses | |
| US20050217566A1 (en) | Method for producing one or more monocrystalline layers, each with a different lattice structure, on one plane of a series of layers | |
| JP3951134B2 (ja) | 半導体装置およびその製造方法 | |
| US20170179127A1 (en) | Semiconductor structure having silicon germanium fins and method of fabricating same | |
| JP2004281764A (ja) | 半導体装置およびその製造方法 | |
| JP2004055943A (ja) | 半導体装置とその製造方法 | |
| US10559662B2 (en) | Hybrid aspect ratio trapping | |
| KR100609367B1 (ko) | Ｓｏｉ 기판의 제조방법 | |
| JP2004356644A (ja) | 半導体基板の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20051221 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060217 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060405 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060605 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061213 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070207 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20070228 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20070330 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20091013 |