JP3951134B2 - 半導体装置およびその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 127
- 238000004519 manufacturing process Methods 0.000 title claims description 44
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 72
- 229910052710 silicon Inorganic materials 0.000 claims description 72
- 239000010703 silicon Substances 0.000 claims description 72
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 55
- 238000000034 method Methods 0.000 claims description 52
- 230000001737 promoting effect Effects 0.000 claims description 43
- 239000000758 substrate Substances 0.000 claims description 40
- 230000008569 process Effects 0.000 claims description 20
- 238000010438 heat treatment Methods 0.000 claims description 13
- 238000005229 chemical vapour deposition Methods 0.000 claims description 5
- 230000007547 defect Effects 0.000 claims description 5
- 230000005669 field effect Effects 0.000 claims description 5
- 229910052732 germanium Inorganic materials 0.000 claims description 5
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 5
- 238000001039 wet etching Methods 0.000 claims description 4
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 claims description 3
- 238000009835 boiling Methods 0.000 claims description 3
- 239000002184 metal Substances 0.000 claims description 3
- 229910017604 nitric acid Inorganic materials 0.000 claims description 3
- 238000007740 vapor deposition Methods 0.000 claims description 3
- 239000013078 crystal Substances 0.000 description 27
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 23
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 22
- 239000010408 film Substances 0.000 description 21
- 230000000694 effects Effects 0.000 description 8
- 239000012535 impurity Substances 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000004943 liquid phase epitaxy Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- -1 oxygen ions Chemical class 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 239000002994 raw material Substances 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910018557 Si O Inorganic materials 0.000 description 1
- 229910008045 Si-Si Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910006411 Si—Si Inorganic materials 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000005234 chemical deposition Methods 0.000 description 1
- 230000007850 degeneration Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001803 electron scattering Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 239000007791 liquid phase Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- SBIBMFFZSBJNJF-UHFFFAOYSA-N selenium;zinc Chemical compound [Se]=[Zn] SBIBMFFZSBJNJF-UHFFFAOYSA-N 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Inorganic materials [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 230000000638 stimulation Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000000038 ultrahigh vacuum chemical vapour deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02373—Group 14 semiconducting materials
- H01L21/02381—Silicon, silicon germanium, germanium
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
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Description
本発明は、歪みシリコン層を有する半導体素子を備えた半導体装置およびその製造方法に関する。
近年の半導体装置の微細化および高速化に伴い、高速かつ低消費電力の半導体装置（デバイス）を形成するための基板として、歪みシリコン層(ｓｔｒａｉｎｅｄ ｓｉｌｉｃｏｎ ｌａｙｅｒ)を有する基板が注目されている。歪みシリコン層は、たとえば、シリコン（Ｓｉ）とゲルマニウム（Ｇｅ）からなる層（ＳｉＧｅ層）をシリコン基板上に成長させ、その上にシリコン単結晶層を成長させることにより得られる。このような歪みシリコン層は、そのバンド構造が変化し、その結果、縮退が解けて電子散乱が抑制されるので、電子移動度を高めることが可能となる。
また、シリコン基板中に埋め込み酸化膜（Ｂｕｒｉｅｄ Ｏｘｉｄｅ）を有するＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板もまた、高速かつ低消費電力の半導体装置を形成するための基板として注目されており、実用化が進んでいる。そして、近年では、半導体装置のさらなる微細化および高速化の要請に応えるために、歪みシリコン層を含むＳＯＩ構造を形成する技術が提案されている（特許文献１参照）。
特開平９−３２１３０７号公報
上述したように歪みシリコン層を有するＳＯＩ基板を形成する場合、まず、ＳＯＩ基板の半導体層の上にシリコンゲルマニウム混晶層が形成される。ついで、シリコンゲルマニウム混晶層の上に単結晶シリコン層を形成することで、歪みシリコン層が得られる。この方法では、ＳＯＩ基板の半導体層とシリコンゲルマニウム混晶層との格子整合によりミスフィット転移や、貫通転移が発生したシリコンゲルマニウム層が形成されることがある。このような転移欠陥を含むシリコンゲルマニウム混晶層の上に歪みシリコン層を形成すると、歪みシリコン層中に欠陥が引き継がれてしまい、良好な電界効果型トランジスタを形成することができない。そのため、膜厚の大きいシリコンゲルマニウム混晶層を形成する必要があり、シリコンゲルマニウム混晶層の結晶成長に長時間を要することとなってしまう。
また、寄生容量の低減などのＳＯＩ基板の効果を得るためには、ＳＯＩ基板のＳＯＩ層の厚みは、電界効果型トランジスタのソース／ドレイン領域の拡散深さ以下である必要があるが、上述したような厚いシリコンゲルマニウム混晶層を形成した後に、歪みシリコン層を形成したのでは、ＳＯＩ基板の効果を享受できないという問題が生じる。
さらに、ＳＯＩ基板の効果を得るために、膜厚の厚く良好な結晶状態のシリコンゲルマニウム混晶層を形成した後に、酸素イオンを高濃度に注入し熱処理を行い、シリコンゲルマニウム混晶層の間に、埋め込み絶縁層を形成する技術がある。この技術によれば、膜厚の厚いシリコンゲルマニウム混晶層が埋め込み絶縁層により分離されることで、シリコンゲルマニウム混晶層の膜厚を薄くすることができ、ＳＯＩ基板の効果を得ることができる。しかし、酸素イオンを高濃度に注入する工程を用いることにより、シリコンゲルマニウム混晶層に少なからずダメージを与えてしまうことがあり、その結果、良好な歪みシリコン層を形成することができないことがある。
本発明の目的は、より簡易な工程でダメージの少ない歪みシリコン層を含むＳＯＩ構造を有する半導体装置およびその製造方法を提供することにある。
（１）本発明の半導体装置の製造方法は、絶縁層と該絶縁層の上に設けられた単結晶シリコン層とを有する基板を準備する工程と、
前記単結晶シリコン層の上の所定の領域に該単結晶シリコン層とは格子定数が異なる歪み促進半導体層を形成する工程と、
前記単結晶シリコン層の格子を前記歪み促進半導体層の格子に整合させることにより、歪みシリコン層を形成する工程と、
前記歪み促進半導体層を除去する工程と、を含む。
前記単結晶シリコン層の上の所定の領域に該単結晶シリコン層とは格子定数が異なる歪み促進半導体層を形成する工程と、
前記単結晶シリコン層の格子を前記歪み促進半導体層の格子に整合させることにより、歪みシリコン層を形成する工程と、
前記歪み促進半導体層を除去する工程と、を含む。
本発明の半導体装置の製造方法によれば、単結晶シリコン層の所定の領域にのみ歪み促進半導体層が形成される。そのため、所定の領域にのみ歪みシリコン層を形成することができる。つまり、本発明の半導体装置の製造方法によれば、膜厚の厚いシリコンゲルマニウム混晶層を形成する工程や、ＳＯＩ基板の効果を得るために膜厚の厚いシリコンゲルマニウム混晶層を分離する埋め込み絶縁層を形成する工程を行なうことなく、良好な歪みシリコン層を形成することができる。その結果、性能の向上した半導体装置を製造することができる。
（２）本発明の半導体装置の製造方法は、絶縁層と該絶縁層の上に設けられた所定のパターンの単結晶シリコン層とを有する基板を準備する工程と、
前記単結晶シリコン層の上に該単結晶シリコン層とは格子定数が異なる歪み促進半導体層を形成する工程と、
前記単結晶シリコン層の格子を前記歪み促進半導体層の格子に整合させることにより、歪みシリコン層を形成する工程と、
前記歪み促進半導体層を除去する工程と、を含む。
前記単結晶シリコン層の上に該単結晶シリコン層とは格子定数が異なる歪み促進半導体層を形成する工程と、
前記単結晶シリコン層の格子を前記歪み促進半導体層の格子に整合させることにより、歪みシリコン層を形成する工程と、
前記歪み促進半導体層を除去する工程と、を含む。
本発明の半導体装置の製造方法によれば、単結晶シリコン層の上に歪み促進半導体層を形成し、格子緩和を促すことで、歪みシリコン層を有する基板を製造することができる。つまり、本発明の半導体装置の製造方法によれば、膜厚の厚いシリコンゲルマニウム混晶層を形成する工程や、ＳＯＩ基板の効果を得るために膜厚の厚いシリコンゲルマニウム混晶層を分離する埋め込み絶縁層を形成する工程を行なうことなく、良好な歪みシリコン層を形成することができる。
また、所定のパターンの単結晶シリコン層を有するＳＯＩ基板を用いているため、基板の全面におよぶ歪みシリコン層を形成する場合と比して、より均一に歪みが生じた歪みシリコン層を形成することができる。さらに、複数の半導体素子が混載された半導体装置において、より高い性能が要求される半導体素子の領域にのみ歪みシリコン層を形成したい場合などに、所定のパターンを有する歪みシリコン層を好適に用いることができる。
本発明は、下記の態様をとることができる。
（Ａ）本発明の半導体装置の製造方法において、前記歪みシリコン層を形成する工程は、熱処理を施すことにより行なわれることができる。
（Ｂ）本発明の半導体装置の製造方法において、前記単結晶シリコン層は、前記歪み促進半導体層の上に単結晶シリコン層を形成したときに欠陥を発生することなく該単結晶シリコン層を形成することができる膜厚より小さい膜厚を有することができる。
（Ｃ）本発明の半導体装置の製造方法において、前記歪み促進半導体層として、ゲルマニウムを含む層を形成することができる。
（Ｄ）本発明の半導体装置の製造方法において、前記歪み促進半導体層の除去は、沸硝酸を用いたウェットエッチングにより行なわれることができる。
（Ｅ）本発明の半導体装置の製造方法において、前記歪み促進半導体層を形成する工程は、有機金属気相成長法、分子線成長法および超高真空気相成長法のいずれかの方法により行なわれることができる。
（Ｆ）本発明の半導体装置の製造方法において、前記熱処理は、昇温過程、定温過程、降温過程を経て行なわれることができる。
（３）本発明の半導体装置は、上述の半導体装置の製造方法により製造された歪みシリコン層を活性領域として有する電界効果型トランジスタを含む。
１．半導体装置
１．１ 第１の実施の形態
まず、第１の実施の形態の半導体装置の製造方法によって得られる半導体装置について図１を参照しながら説明する。
１．１ 第１の実施の形態
まず、第１の実施の形態の半導体装置の製造方法によって得られる半導体装置について図１を参照しながら説明する。
図１に示すように、第１の実施の形態の半導体装置は、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｉｌａｔｏｒ）構造を有し、ＭＯＳトランジスタ２０がＳＯＩ基板１００に形成されている。ＳＯＩ基板１００は、支持基板１０上に、絶縁層（酸化シリコン層）１２が形成され、絶縁層１２の上に、所定のパターンを有する歪みシリコン層１４が形成されて構成されている。このように、歪みシリコン層１４が所定のパターンを有することで、実質的には素子分離の役割も果すことができる。歪みシリコン層１４は、格子緩和された層であり、その膜厚は、１〜１０ｎｍである。
歪みシリコン層１４の上には、ＭＯＳトランジスタ２０のゲート絶縁層２２およびゲート電極２４が形成されている。ゲート絶縁層２２およびゲート電極２４の側方には、サイドウォール絶縁層２６が設けられている。サイドウォール絶縁層２６の側方の歪みシリコン層１４には、不純物層からなるソース・ドレイン領域２８が形成されている。そして、サイドウォール絶縁層２６の下方の歪みシリコン層１４には、エクステンション領域３０が設けられている。
１．２ 第２の実施の形態
次に、図２を参照しながら、第２の実施の形態にかかる半導体装置について説明する。第２の実施の形態にかかる半導体装置は、第１の実施の形態と、歪みシリコン層１４のパターンが異なる例であり、第１の実施の形態と同様の部材については、同じ符号を付し、その詳細な説明を省略する。
次に、図２を参照しながら、第２の実施の形態にかかる半導体装置について説明する。第２の実施の形態にかかる半導体装置は、第１の実施の形態と、歪みシリコン層１４のパターンが異なる例であり、第１の実施の形態と同様の部材については、同じ符号を付し、その詳細な説明を省略する。
図２に示すように、第２の実施の形態にかかる半導体装置は、ＳＯＩ構造を有しＭＯＳトランジスタ２０がＳＯＩ基板１００に形成されている。ＳＯＩ基板１００は、支持基板１０上に、絶縁層（酸化シリコン層）１２が形成され、絶縁層１２の上に、単結晶シリコン層１４ａと歪みシリコン層１４とが混在し、それぞれで同一の平面を形成するように構成されている。
歪みシリコン層１４の上には、ＭＯＳトランジスタ２０のゲート絶縁層２２およびゲート電極２４が形成されている。すなわち、ＭＯＳトランジスタ２０の活性領域（チャネル領域）に該当する箇所にのみ歪みシリコン層１４が設けられている。ゲート絶縁層２２およびゲート電極２４の側方には、サイドウォール絶縁層２６が設けられている。サイドウォール絶縁層２６の側方の単結晶シリコン層１４ａには、不純物層からなるソース・ドレイン領域２８が形成されている。そして、サイドウォール絶縁層２６の下方の単結晶シリコン層１４ａには、エクステンション領域３０が設けられている。
２．半導体装置の製造方法
２．１ 第１の実施の形態
まず、第１の実施の形態にかかる半導体装置の製造方法について、図３〜６を参照しながら説明する。
２．１ 第１の実施の形態
まず、第１の実施の形態にかかる半導体装置の製造方法について、図３〜６を参照しながら説明する。
（１）図３に示すように、支持基板１０の上に、絶縁層１２と半導体層とが積層されたＳＯＩ基板１００を準備する。半導体層としては、単結晶シリコン層１４ａを用いる。単結晶シリコン層１４ａの膜厚は、後述の工程で、単結晶シリコン層１４ａの上に形成される歪み促進半導体層１６を欠陥のない状態で形成できる膜厚であればよい。たとえば、歪み促進半導体層１６として、シリコンゲルマニウム混晶層を用いる場合、単結晶シリコン層１４ａの膜厚は、１〜１０ｎｍとすることができる。単結晶シリコン層１４ａの膜厚が１ｎｍより小さい場合、後に形成される歪みシリコン層をチャネル半導体層として用いる半導体素子の形成が困難となる。また、単結晶シリコン層１４ａの膜厚が１０ｎｍより大きい場合、後の工程にて単結晶シリコン層１４ａを歪み促進半導体層１６に無欠陥の状態で格子整合することができない。
次に、単結晶シリコン層１４ａの上に、所定のパターンを有するマスク層Ｍ１、たとえば、窒化膜、を形成する。マスク層Ｍ１は、半導体素子（ＭＯＳトランジスタ２０）を形成したい領域を覆うように形成されている。ついで、マスク層をマスクとして、単結晶シリコン層１４ａをエッチングすることにより、所定のパターンを有する単結晶シリコン層１４ｂを形成することができる。また、このようにＭＯＳトランジスタ２０が形成される領域のみに単結晶シリコン層１４ｂを残存させることで、素子分離を兼ねることができる。
（２）次に、図４に示すように、単結晶シリコン層１４ａの上に、歪み促進半導体層１６をエピタキシャル成長法により形成する。歪み促進半導体層１６としては、単結晶シリコン層１４ａと格子定数が異なる半導体層を用いることができ、たとえば、ゲルマニウム層、シリコンゲルマニウム混晶層およびそれらの積層膜などを挙げることができる。
歪み促進半導体層１６の形成方法としては、有機金属気相成長法（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；ＭＯ−ＣＶＤ法）、分子線成長法（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ；ＭＢＥ法）、超高真空気相成長法（Ｕｌｔｒａ Ｈｉｇｈ Ｖａｃｕｕｍ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；ＵＨＶ−ＣＶＤ法）あるいはＬＰＥ（Ｌｉｑｕｉｄ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）法等の液相成長法などによるエピタキシャル成長方法を例示することができる。
Ｓｉ原料としてはＳｉＨ4 、Ｓｉ2 Ｈ6 、Ｓｉ2 Ｈ4 Ｃｌ2 等、Ｇｅ原料としてはＧｅＨ4 、ＧｅＦ4 、Ｇｅ2 Ｈ8 等が適している。
（３）次に、単結晶シリコン層１４ｂの格子緩和を促すために熱処理を施し、歪みシリコン層１４を得る。この単結晶シリコン層１４ｂの格子緩和の様子を図５（Ａ），（Ｂ）を参照しながら説明する。歪み促進半導体層１６を構成するゲルマニウムの格子定数（５．６４Å）と単結晶シリコン薄膜の格子定数（５．４３Å）とは異なるため、単結晶シリコン層１４ｂの上に歪み促進半導体層１６が堆積された後は、図５（Ａ）に示すように、単結晶シリコン層１４ｂと歪み促進半導体層１６とで格子不整合が生じそれぞれの膜に応力が生じている。この後、熱処理を施すと、図５（Ｂ）に示すように、単結晶シリコン層１４ｂと絶縁膜１２との境界におけるＳｉ−Ｓｉ結合あるいはＳｉ−Ｏ結合がすべるようにして切断され、図５（Ｂ）に示すように、歪み促進半導体層１６に格子整合した歪みシリコン層１４が形成される。この熱処理の温度は、１０００℃以上で行なわれ、処理時間は、単結晶シリコン層１４ｂが格子整合され歪みシリコン層１４が得られるまで行なえばよく、単結晶シリコン層１４ｂの膜厚により適宜変更される。また、熱処理は、昇温過程、定温過程、降温過程を経て行なわれ、この一連の加熱工程を複数回繰り返して行なってもよい。
また、この熱処理を行なう前に、少なくとも単結晶シリコン層１４ｂの露出している端面を覆うように、保護膜（図示せず）を形成することが好ましい。保護膜としては、酸化シリコン膜などの絶縁膜を用いることができ、たとえば、ＣＶＤ法などにより形成することができる。このように、保護膜を形成することで、後の熱処理時に、単結晶シリコン層１４ｂの端面が酸化されることを防ぐことができる。
（３）次に、図６に示すように、歪み促進半導体層１６を除去する。歪み促進半導体層１６の除去は、ウェットエッチング、ドライエッチングなどの一般的なエッチング技術により行なうことができる。中でも、沸硝酸によるウェットエッチングにより歪み促進半導体層１６を除去することが好ましい。この場合は、ドライエッチングを行なう場合と比して歪みシリコン層１４に与えるダメージを少なくすることができるという利点がある。以上の工程により、所定のパターンを有する歪みシリコン層１４を有するＳＯＩ基板１００を形成することができる。
（４）次に、図１に参照されるように、本実施の形態かかるＳＯＩ基板１００にＭＯＳトランジスタ２０を形成する。ＭＯＳトランジスタ２０の形成は、一般的なＭＯＳトランジスタ２０の形成プロセスにより行なうことができ、以下にその一例について説明する。
まず、歪みシリコン層１４の上にゲート絶縁層２２を形成する。ゲート絶縁層２２は、たとえば、熱酸化法により形成される。次に、しきい値電圧調整用の不純物イオンをゲート絶縁層２２を介してチャネル領域に注入し、チャネル領域を形成する。
次に、ゲート絶縁層２２上にゲート電極２４となる多結晶シリコン膜を減圧ＣＶＤ法により形成した後、上記多結晶シリコン膜を反応性イオンエッチング（ＲＩＥ）等の異方性エッチングによりパターニングして、ゲート電極２４を形成する。
次に、ゲート電極２４をマスクにして、所定の導電型の不純物イオンを選択的に注入した後、低濃度不純物層からなるエクステンション領域３０を自己整合的に形成する。この工程では、必要に応じて、アニール処理を施してもよい。
次に、全面にシリコン酸化膜またはシリコン窒化膜などの絶縁層（図示せず）をＣＶＤ法により形成した後、絶縁層をエッチバックすることによりゲート絶縁層２２およびゲート電極２４の側面にサイドウォール絶縁層２６が形成される。ついで、サイドウォール絶縁層２６をマスクとして、所定の導電型の不純物イオンを注入することにより、ソース・ドレイン領域２８を自己整合的に形成する。このようにして、ＭＯＳトランジスタ２０が形成され、第１の実施の形態にかかる半導体装置が製造される。
第１の実施の形態にかかる半導体装置の製造方法によれば、単結晶シリコン層の上に、歪み促進半導体層を形成した後に、単結晶シリコン層の格子緩和を促すことで、歪みシリコン層を形成することができる。すなわち、単結晶シリコン層は、上方に形成された歪み促進半導体層の格子定数と整合するように格子緩和されることとなり、その結果、歪みシリコン層が得られる。背景技術の欄において説明した技術では、厚い膜厚のシリコンゲルマニウム混晶層（歪み促進半導体層）の上に、シリコン層を形成した後に格子緩和を促し歪みシリコン層を得ている。しかし、本発明によれば、そのような膜厚の大きい歪み促進半導体層を形成する必要がなく、より簡易な工程で、歪みシリコン層を有するＳＯＩ基板を形成することができる。さらに、薄膜の歪みシリコン層を得ることができるため、寄生容量の低減などのＳＯＩ基板特有の効果を発揮することができ、特性の良好な半導体装置を製造することができる。これにより、微細化を進めても期待通りの素子特性を有する電界効果型トランジスタの実現が可能となる。
また、第１の実施の形態においては、所定のパターンを有する単結晶シリコン層１４ｂを用いることで、半導体素子（ＭＯＳトランジスタ２０）の形成領域のみに歪みシリコン層１４を形成することができる。このように、所定の領域にのみ歪みシリコン層１４を形成することは、基板の全面に歪みシリコン層を形成する場合と比して、限られた領域のみであるため、均一に歪んだ状態の歪みシリコン層１４を形成しやすい。そのため、良好な素子特性を有する半導体装置を製造することができる。
２．２ 第２の実施の形態
次に、第２の実施の形態にかかる半導体装置の製造方法について図７〜図９を参照しながら説明する。第２の実施の形態にかかる半導体装置の製造方法では、所定のパターンを有する歪みシリコン層の形成方法が第１の実施の形態にかかる半導体装置の製造方法と異なる例である。第１の実施の形態にかかる半導体装置の製造方法と同様に行なうことができる工程については、その詳細な説明を省略する。
次に、第２の実施の形態にかかる半導体装置の製造方法について図７〜図９を参照しながら説明する。第２の実施の形態にかかる半導体装置の製造方法では、所定のパターンを有する歪みシリコン層の形成方法が第１の実施の形態にかかる半導体装置の製造方法と異なる例である。第１の実施の形態にかかる半導体装置の製造方法と同様に行なうことができる工程については、その詳細な説明を省略する。
（１）まず、図２に示すように、第１の実施の形態と同様にして、支持基板１０の上に、絶縁層１２と半導体層とが積層されたＳＯＩ基板１００を準備する。半導体層としては、単結晶シリコン層１４ａを用いる。ついで、図７に示すように、単結晶シリコン層１４ａの所定の領域に開口を有するマスク層Ｍ２を形成する。マスク層Ｍ２としては、半導体素子の活性領域（ＭＯＳトランジスタ２０のチャネル領域）の上方に開口を有するもの形成することができる。マスク層Ｍ２は、一般的なリソグラフィおよびエッチング技術により形成することができ、その材質としては、たとえば、酸化シリコン層を用いることができる。
（２）次に、図８に示すように、マスク層Ｍ２に覆われていない単結晶シリコン層１４ａの上に歪み促進半導体層１６をエピタキシャル成長法により形成する。歪み促進半導体層１６の形成方法は、第１の実施の形態と同様に行なうことができる。
（３）次に、第１の実施の形態の工程（２）と同様にして、熱処理を施し、図９に示すように、歪みシリコン層１４を得ることができる。この熱処理は、第１の実施の形態と同様にして行なうことができる。
（４）次に、第１の実施の形態の工程（３）に示した例に従いＭＯＳトランジスタ２０を形成することができる。このとき、歪みシリコン層１４の上にゲート絶縁層およびゲート電極を形成し、歪みシリコン層１４がチャネル領域となるＭＯＳトランジスタ２０を形成することができる。
第２の実施の形態の半導体装置の製造方法によれば、第１の実施の形態と同様の効果を有し、簡易な工程で、良好な歪みシリコン層１４を形成することができ、素子特性の向上した半導体装置を製造することができる。
また、第２の実施の形態の製造方法では、単結晶シリコン層１４ａの上に、マスク層Ｍ２を形成しマスク層Ｍ２に覆われていない領域にのみ、歪み促進半導体層１６を形成することで、所定の限られた領域に歪みシリコン層１４を形成することができる。そのため、複数の半導体素子が混載された基板において、一の半導体素子の特性のみを向上させたい場合においては、本実施の形態の製造方法により、他の半導体素子との作り分けを行なうことができる。さらに、基板の全面におよぶ歪みシリコン層を形成する場合と比して、所定の領域にのみ歪みシリコン層１４を形成する場合の方が、より均一に歪みが生じた歪みシリコン層１４を形成することができる。その結果、より特性の向上した半導体装置を製造することができる。
なお、本発明は上述した実施の形態に限定されるものではない。たとえば、上記実施の形態では、歪み促進半導体層として、シリコンゲルマニウム混晶層を用いた場合について説明したが、シリコンゲルマニウム混晶層の代わりに、ＳｉＣやＳｉＮ等のようにＳｉと他の元素との混晶層、ＺｎＳｅ層等のＩＩ‐ＶＩ族混晶層もしくはＧａＡｓやＩｎＰ等の ＩＩＩ‐Ｖ族混晶層などの互いに格子定数の異なる材料からなる混晶層でも良い。
また、上記実施の形態では、ＭＯＳトランジスタを形成する場合について説明したが、歪みシリコン層をチャネル半導体層として有する半導体装置であれば適用できる。
また、第２の実施の形態の半導体装置の製造方法では、半導体素子の活性領域（ＭＯＳトランジスタ２０のチャネル領域）にのみ、歪みシリコン層１４を形成する例について説明したが、第１の実施の形態と同様にして、半導体素子の形成領域の全体に歪みシリコン層１４を形成してもよい。
１０…基板、 １２…絶縁層、 １４ａ，ｂ…単結晶シリコン層、 １４…歪みシリコン層、 １６…歪み促進半導体層、 ２０…ＭＯＳトランジスタ、 ２２…ゲート絶縁層、 ２４…ゲート電極、 ２６…サイドウォール絶縁層、 ２８…ソース・ドレイン領域、 ３０…エクステンション領域
Claims (7)
- 絶縁層と該絶縁層の上に設けられた単結晶シリコン層とを有する基板を準備する工程と、
前記単結晶シリコン層の上の所定の領域に単結晶シリコン層とは格子定数が異なる歪み促進半導体層を形成する工程と、
前記単結晶シリコン層を熱処理することにより、歪みシリコン層を形成する工程と、
前記歪み促進半導体層を除去する工程と、
を含み、
前記歪み促進半導体層を形成する工程は、前記単結晶シリコン層の上に所定のパターンを有するマスク層を形成した後に行なわれる、半導体装置の製造方法。 - 請求項１において、
前記単結晶シリコン層は、前記単結晶シリコン層の上に前記歪み促進半導体層を形成したときに欠陥を発生することなく該歪み促進半導体層を形成することができる膜厚より小さい膜厚を有する、半導体装置の製造方法。 - 請求項１または請求項２のいずれかにおいて、
前記歪み促進半導体層として、ゲルマニウムを含む層を形成する、半導体装置の製造方法。 - 請求項１ないし請求項３のいずれかにおいて、
前記歪み促進半導体層の除去は、沸硝酸を用いたウェットエッチングにより行なわれる、半導体装置の製造方法。 - 請求項１ないし請求項４のいずれかにおいて、
前記歪み促進半導体層を形成する工程は、有機金属気相成長法、分子線成長法および超高真空気相成長法のいずれかの方法により行なわれる、半導体装置の製造方法。 - 請求項１ないし請求項５のいずれかにおいて、
前記熱処理は、昇温過程、定温過程、降温過程を経て行なわれる、半導体装置の製造方法。 - 請求項１ないし請求項６のいずれかに記載の半導体装置の製造方法により製造された歪みシリコン層を活性領域として有する電界効果型トランジスタを含む、半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003279171A JP3951134B2 (ja) | 2003-07-24 | 2003-07-24 | 半導体装置およびその製造方法 |
| US10/885,717 US20050032340A1 (en) | 2003-07-24 | 2004-07-08 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003279171A JP3951134B2 (ja) | 2003-07-24 | 2003-07-24 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005045115A JP2005045115A (ja) | 2005-02-17 |
| JP3951134B2 true JP3951134B2 (ja) | 2007-08-01 |
Family
ID=34113765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003279171A Expired - Fee Related JP3951134B2 (ja) | 2003-07-24 | 2003-07-24 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20050032340A1 (ja) |
| JP (1) | JP3951134B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7045836B2 (en) * | 2003-07-31 | 2006-05-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor structure having a strained region and a method of fabricating same |
| US7495267B2 (en) | 2003-09-08 | 2009-02-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor structure having a strained region and a method of fabricating same |
| WO2005112129A1 (ja) | 2004-05-13 | 2005-11-24 | Fujitsu Limited | 半導体装置およびその製造方法、半導体基板の製造方法 |
| JP4751825B2 (ja) * | 2004-05-13 | 2011-08-17 | 富士通セミコンダクター株式会社 | 半導体装置およびその製造方法、半導体基板およびその製造方法 |
| US7632724B2 (en) * | 2007-02-12 | 2009-12-15 | International Business Machines Corporation | Stressed SOI FET having tensile and compressive device regions |
| US9601594B2 (en) * | 2011-11-14 | 2017-03-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device with enhanced strain |
| CN105826396A (zh) * | 2016-05-31 | 2016-08-03 | 京东方科技集团股份有限公司 | 薄膜晶体管、显示基板及显示装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5413679A (en) * | 1993-06-30 | 1995-05-09 | The United States Of America As Represented By The Secretary Of The Navy | Method of producing a silicon membrane using a silicon alloy etch stop layer |
| JP2003031495A (ja) * | 2001-07-12 | 2003-01-31 | Hitachi Ltd | 半導体装置用基板の製造方法および半導体装置の製造方法 |
| US6624478B2 (en) * | 2002-01-30 | 2003-09-23 | International Business Machines Corporation | High mobility transistors in SOI and method for forming |
| US6902991B2 (en) * | 2002-10-24 | 2005-06-07 | Advanced Micro Devices, Inc. | Semiconductor device having a thick strained silicon layer and method of its formation |
-
2003
- 2003-07-24 JP JP2003279171A patent/JP3951134B2/ja not_active Expired - Fee Related
-
2004
- 2004-07-08 US US10/885,717 patent/US20050032340A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20050032340A1 (en) | 2005-02-10 |
| JP2005045115A (ja) | 2005-02-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060405 |
|
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|
| A521 | Request for written amendment filed |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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