JP4751825B2 - 半導体装置およびその製造方法、半導体基板およびその製造方法 - Google Patents

Description

本発明は、歪みが誘起された半導体層を備えた半導体基板およびその製造方法、その半導体基板を用いた半導体装置およびその製造方法に関する。

半導体装置は最小加工寸法の微細化により、高速動作、低消費電力化、高集積化等の高性能化が図られてきた。最近、さらなる高速動作のためＳｉＧｅを用いて、Ｓｉ膜とＳｉＧｅ膜とのヘテロ構造や、ＳｉＧｅ膜自体の特性を利用して、トランジスタのチャネル部のキャリア移動度を向上させる検討が進められている。

ｎ型ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ、ｎ−ＭＯＳ）トランジスタでは、ＳｉＧｅ膜とその上に（００１）面方向にエピタキシャル成長させたＳｉ膜を有するヘテロ構造形成し、ＳｉＧｅ膜がＳｉ膜よりも格子定数が大きいことを利用して、ＳｉＧｅ膜からＳｉ膜に引っ張り応力を印加して、Ｓｉ膜に引っ張り歪み（ｔｅｎｓｉｌｅ ｓｔｒａｉｎ）を誘起することが提案されている。このような引っ張り歪みが誘起されたＳｉ膜は歪み方向の電子移動度が向上し、チャネルとして用いることによりｎ−ＭＯＳトランジスタの高性能化を図れることが知られている。

また、ｐ型ＭＯＳ（ｐ−ＭＯＳ）トランジスタでは、２０〜３０％のＧｅ濃度を有するＳｉＧｅ基板や、Ｓｉ基板表面の一部にＳｉＧｅからなるソースおよびドレイン領域を形成し、その両領域からＳｉ膜のチャネルに圧縮歪を印加することが提案されている。このような構造により、Ｓｉ膜のホール移動度が向上し、ｐ−ＭＯＳを高性能化できることが知られている。

さらにトランジスタの高性能化のため、トランジスタの寄生容量や短チャネル効果を抑制するための薄膜のＳｉ膜を備えたＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）技術と、上記歪み技術を融合した技術した基板、いわゆる歪みＳｉ Ｏｎ Ｉｎｓｕｌａｔｏｒ基板（歪みＳＯＩ基板）が提案されている。

薄膜Ｓｉ膜に歪みを誘起したＳＯＩ基板を形成する手法としては、Ｓｉ基板上にＳｉＧｅ膜を成長させ、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）プロセスを用いて、酸素イオン注入および高温熱処理により、Ｓｉ基板とＳｉＧｅ膜との界面に埋め込み酸化膜を形成する。次いで、ＳｉＧｅ膜上にＳｉ膜を形成し、Ｓｉ膜に引っ張り歪みを誘起する手法が挙げられる（非特許文献１および２参照。）。

また、他の手法としては、Ｓｉ基板上にエピタキシャル成長により厚膜のＳｉＧｅ膜を成長させ、熱処理によりＳｉＧｅ膜の歪みを緩和させ、その上にＳｉ膜形成して、ＳｉＧｅ膜によりＳｉ膜に引っ張り歪みを誘起し歪みＳｉ膜を形成する。次いで、歪みＳｉ膜の下側のＳｉＧｅ膜の所定の深さに水素イオンを注入する。次いで、別途用意した、熱酸化膜が表面に形成されたＳｉ基板（Ｓｉ基板／熱酸化膜）を、歪みＳｉ膜を形成した基板に貼り合わせ、水素イオンが注入された領域から劈開によりＳｉＧｅ膜／歪みＳｉ膜を剥離し、ＳｉＧｅ膜を除去して歪みＳｉ膜を露出し、Ｓｉ基板／熱酸化膜／歪みＳｉ膜の歪みＳＯＩ基板を形成する手法が挙げられる（非特許文献３および４参照。）。
S. Fukatsu et al., Appl. Phy. Lett. 72, pp. 3485 (1998) T. Tezuka et al., Jpn. J. Appl. Phy. 40, pp. 2866 (2001) K. Rim et al., IEEE IEDM Tech Dig., pp. 49 (2003) C. Maleville et al., Ultra-Thin SOI and Strained Silicon-on-Insulator, Fabrication, Metrology, and Defects (SEMI Standard Technical Education Program, SEMICON West 2003, San Francisco, July 15, 2003, USA)

しかし、非特許文献３および４の手法では、ＳｉＧｅ膜の表面は歪みＳｉ膜を円滑に結晶成長させるために平滑化する必要がある。また、ＳｉＧｅ膜の劈開面には凹凸が形成されているため、ＣＭＰ（化学的機械研磨）法による平坦化が必要となり、その下側に形成されている歪みＳｉ膜の厚さは最大で２０ｎｍ程度である。２０ｎｍ程度の歪みＳｉ膜の表面の平坦化と膜厚の均一化を両立することはＣＭＰ法では極めて困難であり、歩留まりが極めて低いという問題がある。さらに、その結果として歪みＳＯＩ基板の製造コストが極めて高いという問題がある。

そこで、本発明は上記の課題を解決した新規かつ有用な半導体基板およびその製造方法、半導体装置およびその製造方法を提供することを概括課題とする。

本発明のより具体的な目的は、高品質な歪みＳｉ膜を有する半導体基板、およびその半導体基板を簡便に製造する半導体基板の製造方法を提供することである。

また、本発明のより具体的な他の目的は、高速動作が可能な半導体装置およびその製造方法を提供することである。

本発明の一観点によれば、基板と、前記基板上に形成された絶縁膜と、前記絶縁膜上に、基板面に平行な方向に歪みが誘起された第１の半導体層と、前記第１の半導体層に形成されたソースおよびドレイン領域と、前記第１の半導体層上にゲート絶縁膜およびゲート電極からなるゲート積層体とを備える半導体装置の製造方法であって、第１の半導体層上にエピタキシャル成長により第２の半導体層を形成する工程と、前記第２の半導体層を加熱する工程と、前記第２の半導体層を除去する工程と、を備え、前記第２の半導体層は、面内方向の格子定数が前記第１の半導体層と異なり、前記第２の半導体層を加熱する工程は、第２の半導体層の表面にエネルギー線を照射して第１の半導体層に歪みを誘起することを特徴とする半導体装置の製造方法が提供される。

本発明によれば、第１の半導体層上に歪みを誘起させる第２の半導体層を形成する。次いで、第２の半導体層の表面にエネルギー線を照射して加熱することにより、第２の半導体層に生じていた歪みを緩和させる。この際、第２の半導体層と第１の半導体層との面内方向の格子定数が異なるので、第２の半導体層から第１の半導体層に応力が印加され、第１の半導体層に歪みを誘起される。その結果、歪みが誘起された第１の半導体層の電子移動度あるいは正孔移動度を向上することができる。また、第１の半導体層に歪みが誘起された後に第２の半導体層を除去するので、第２の半導体層を構成する元素の原子が第１の半導体層に拡散し残留することを防止できる。その結果、高品質の、歪みが誘起された第１の半導体層を有する半導体装置を実現できる。

本発明の他の観点によれば、基板と、前記基板上に形成された絶縁膜と、前記絶縁膜上に形成された第１の半導体層と、前記第１の半導体層の第１の領域に形成されたｎ型ＭＯＳトランジスタと、前記第１の半導体層の第２の領域の上に形成された第２の半導体層と、該第２の半導体層に形成されたｐ型ＭＯＳトランジスタと、を備える半導体装置の製造方法であって、第１の半導体層上にエピタキシャル成長により第２の半導体層を形成する工程と、前記第１の領域の第２の半導体層を加熱する工程と、前記第１の領域の第２の半導体層を除去する工程と、を備え、前記第２の半導体層は、面内方向の格子定数が歪みが誘起されていない状態の第１の半導体層よりも大きく、前記第２の半導体層を加熱する工程は、第２の半導体層の表面にエネルギー線を照射して第１の半導体層に引っ張り歪みを誘起することを特徴とする半導体装置の製造方法が提供される。

本発明によれば、第１の半導体層上に面内方向の格子定数が第１の半導体層よりも大きい第２の半導体層を形成し、その第２の半導体層の第１の領域にエネルギー線を照射することで、第２の半導体層から引っ張り応力が第１の半導体層に印加され、引っ張り歪みが誘起される。その結果、第１の半導体層の第１の領域をチャネル層とするｎ型ＭＯＳトランジスタの動作速度を向上することができる。また、第１の半導体層の第２の領域の上に形成された第２の半導体層は、第１の半導体層上にエピタキシャル成長した際に圧縮歪みが誘起されている。その結果、第２の半導体層の第２の領域をチャネル層とするｐ型ＭＯＳトランジスタの動作速度を向上することができる。

エネルギー線の照射時間は１ｎ秒以上１０ｍ秒以下の範囲に設定してもよく、エネルギー線の照射は、レーザ光をパルス状に照射してもよい。短時間の加熱により、第２の半導体層を構成する原子が第１の半導体層に拡散することを抑制あるいは防止できる。

また、エネルギー線は、紫外線、可視光線、および赤外線からなる群から選択される。また、エネルギー線は、紫外線のレーザ光であってもよい。紫外線のレーザ光は、第２の半導体層の最表面にしか侵入せず、そのエネルギーが最表面において熱に変換されて深さ方向に伝導することにより、第２の半導体層の過度の加熱を回避する。その結果、第２の半導体層を構成する原子が第１の半導体層に拡散することを抑制あるいは防止できる。

前記第２の半導体層は複数の層を有する積層体からなり、前記積層体は、第１の半導体層に接する層が、第１の半導体層の面内方向の格子定数と差違が大きな格子定数を有し、当該積層体の積層方向に、前記差違が次第に小さい層から形成されてもよい。積層体の第１の半導体層に接する層が、第１の半導体層の面内方向の格子定数と差違が大きな格子定数を有することにより、いっそう大きな応力を第１の半導体層に印加できる。それと共に、積層体の積層方向に、格子定数の差違が次第に小さい層を積層することにより、厚さを確保すると共に積層体中の欠陥の発生を抑制する。その結果、結晶性の良好な厚い積層体を形成することで、積層体の第１の半導体層に接する層を支持して、第１の半導体層に応力を印加することができる。

本発明のその他の観点によれば、基板と、前記基板上に形成された絶縁膜と、前記絶縁膜上に、基板面に平行な方向に歪みが誘起されたＳｉ膜と、前記Ｓｉ膜上に形成されたＧｅ膜と、前記Ｇｅ膜に形成されたソースおよびドレイン領域と、前記Ｇｅ膜上にゲート絶縁膜およびゲート電極からなるゲート積層体とを備える半導体装置の製造方法であって、Ｓｉ膜上にエピタキシャル成長により第２の半導体層を形成する工程と、前記第２の半導体層にエネルギー線を照射し前記Ｓｉ膜に歪みを誘起する工程と、前記第２の半導体層を除去する工程と、前記歪みが誘起されたＳｉ膜上にエピタキシャル成長によりＧｅ膜を形成する工程と、を備え、前記第２の半導体層は、面内方向の格子定数がＳｉ膜よりも大きいことを特徴とする半導体装置の製造方法が提供される。

本発明によれば、Ｓｉ膜には引っ張り歪みが誘起されているので、Ｇｅ膜の格子定数に近接し、結晶性の良好なＧｅ膜を形成できる。ＧｅはＳｉよりも電子移動度および正孔移動度が大きいので、Ｇｅ膜をチャネル層とすることで、高速動作が可能なトランジスタを形成することができる。

本発明のその他の観点によれば、基板と、前記基板上に形成された絶縁膜と、前記絶縁膜上に形成され、基板面に平行な方向に引っ張り歪みを有する第１の領域と、第２の領域とを有する第１の半導体層と、前記第１の領域に形成されたソースおよびドレイン領域と、該第１の領域の第１の半導体層上にゲート絶縁膜およびゲート電極からなるｎ型ＭＯＳトランジスタと、前記第２の領域の第１の半導体層上に形成され、基板面に平行な方向に圧縮歪みを有する第２の半導体層と、該第２の半導体層に形成されたソースおよびドレイン領域と、該第２の半導体層上にゲート絶縁膜およびゲート電極からなるｐ型ＭＯＳトランジスタと、を備え、前記第２の半導体層は、面内方向の格子定数が第１の半導体層よりも大きいことを特徴とする半導体装置が提供される。

本発明によれば、引っ張り歪みが誘起され電子移動度が高い第１の半導体層にｎ型ＭＯＳトランジスタのチャネルが形成されており、圧縮歪みが誘起された正孔移動度の高い第２の半導体層にｐ型ＭＯＳトランジスタのチャネルが形成されているので、ｎ型ＭＯＳトランジスタおよびｐ型ＭＯＳトランジスタの高速動作が可能な半導体装置が実現できる。

本発明によれば、Ｇｅ含有量の深さ方向の移動平均の最大値が３×１０¹⁸原子／ｃｍ^-3以下に抑制されることにより、引っ張り歪みが誘起されたＳｉ膜をチャネルに使用した場合に、電子移動度が向上すると共に、界面準位の増加が抑制され、キャリア移動度の低下を防止できる。また、Ｓｉ膜が酸化雰囲気に曝された場合にＧｅ原子が酸化し気化して歪みＳｉ膜の結晶性が劣化するがそのような劣化を抑制でき、高品質の引っ張り歪みが誘起されたＳｉ膜を提供できる。なお、Ｇｅ含有量の深さ方向の移動平均の計算方法については実施例において説明する。

本発明によれば、引っ張り歪みが誘起されたＳｉ膜の表面の極浅い領域のみにＧｅ原子が含まれているので、半導体装置の高速動作を図るために半導体装置の垂直方向の寸法を縮小する手法を適用する場合に、従来の歪みＳｉを有するＳＯＩ基板よりも、Ｇｅ原子が与える上述した界面準位の形成抑制および結晶性の劣化等の悪影響の程度を低減できる。

本発明のその他の観点によれば、基板と、前記基板上に形成された絶縁膜と、前記絶縁膜上に、基板面に平行な方向に歪みが誘起された第１の半導体層とを備える半導体基板の製造方法であって、第１の半導体層上にエピタキシャル成長により第２の半導体層を形成する工程と、前記第２の半導体層を加熱する工程と、前記第２の半導体層を除去する工程と、を備え、前記第２の半導体層は、面内方向の格子定数が前記半導体層と異なり、前記第２の半導体層を加熱する工程は、第２の半導体層の表面にエネルギー線を照射して第１の半導体層に歪みを誘起することを特徴とする半導体基板の製造方法が提供される。

本発明によれば、第１の半導体層上に歪みを誘起させる第２の半導体層を形成し、第２の半導体層にエネルギー線を照射して加熱することにより第１の半導体層に歪みを誘起して、電子移動度あるいは正孔移動度を向上することができる。また、第２の半導体層を除去するので、第２の半導体層を構成する元素の原子が第１の半導体層に拡散し残留することを防止できる。その結果、歪みが誘起された高品質の第１の半導体層を有する半導体基板を実現できる。

本発明の第１の実施の形態に係る半導体基板の断面図である。 第１の実施の形態に係る半導体基板の製造工程（その１）を示す図である。 第１の実施の形態に係る半導体基板の製造工程（その２）を示す図である。 第１の実施の形態に係る半導体基板の製造工程（その３）を示す図である。 第１の実施の形態に係る半導体基板の製造工程（その４）を示す図である。 第１の実施の形態に係る半導体基板の製造工程（その５）を示す図である。 歪みＳｉ膜のラマンシフトと照射エネルギー量との関係を示す図である。 レーザ照射の照射エネルギー量とＳｉＧｅ膜の厚さとの関係を示す図である。 レーザ照射後のシリコン酸化膜／Ｓｉ膜／ＳｉＧｅ膜の積層体の深さプロファイルを示す図である。 第１の実施の形態の実施例１に係る半導体基板の歪みＳｉ膜中のＧｅ含有量の深さプロファイルを示す図である。 比較例１に係る半導体基板のＳｉ膜中のＧｅ含有量の深さプロファイルを示す図である。 比較例２に係る半導体基板の歪みＳｉ膜中のＧｅ含有量の深さプロファイルを示す図である。 本発明の第２の実施の形態に係る半導体基板の断面図である。 第２の実施の形態に係る半導体基板の製造工程の一部（その１）を示す図である。 第２の実施の形態に係る半導体基板の製造工程の一部（その２）を示す図である。 図１４の工程の半導体基板の平面図である。 本発明の第３の実施の形態に係る半導体基板の製造工程（その１）を示す図である。 第３の実施の形態に係る半導体基板の製造工程（その２）を示す図である。 本発明の第４の実施の形態に係る半導体基板の断面図である。 本発明の第５の実施の形態に係る半導体基板の断面図である。 第５の実施の形態に係る半導体基板の製造工程（その１）を示す図である。 第５の実施の形態に係る半導体基板の製造工程（その２）を示す図である。 第５の実施の形態に係る半導体基板の製造工程（その３）を示す図である。 本発明の第６の実施の形態に係る半導体装置の断面図である。 第６の実施の形態に係る半導体装置の製造工程（その１）を示す図である。 第６の実施の形態に係る半導体装置の製造工程（その２）を示す図である。 第６の実施の形態に係る半導体装置の製造工程（その３）を示す図である。

以下、図面に基づいて本発明の実施の形態を説明する。

（第１の実施の形態）
本発明の第１の実施の形態は、引っ張り歪みが結晶格子に誘起された歪みＳｉ膜を備えた半導体基板およびその製造方法に関するものである。

図１は、本発明の第１の実施の形態に係る半導体基板の断面図である。図１を参照するに、半導体基板１０は、単結晶シリコン基板１１と、その上にシリコン酸化膜１２、および単結晶シリコン基板１１の基板面に平行な方向（以下、「面内方向」と称する。）に引っ張り歪みが誘起された歪みＳｉ膜１３ｂが積層された構成を有する。歪みＳｉ膜１３ｂは、ダイヤモンド結晶構造を有し、その表面が（００１）面であり、膜厚方向が［００１］方向である。歪みＳｉ膜１３ｂは、引っ張り歪みが面内方向に、圧縮歪みが厚さ方向に誘起されている。歪みＳｉ膜１３ｂは、面内方向に引っ張り歪みが誘起されていることで、面内方向の電子移動度が向上する。したがって、この半導体基板を用いて歪みＳｉ膜１３ｂの面内方向にチャネルを有するｎ型ＭＯＳトランジスタを形成することで動作速度を向上することが可能となる。また、後ほど実施例１において具体的に説明するが、歪みＳｉ膜１３ｂは、その膜中に含まれるＧｅ含有量が、従来のＳＯＩ基板の引っ張り歪みが誘起された歪みＳｉ膜中のＧｅ含有量と比べて極めて少ない。歪みＳｉ膜１３ｂのＧｅ含有量は、歪みＳｉ膜１３ｂの深さ方向（膜厚方向）について、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ、ＳＩＭＳ）による測定では、深さ方向のＧｅ含有量の移動平均の最大値が３×１０¹⁸原子／ｃｍ^-3以下に抑制されることが好ましい。これは、従来の貼り合わせ法により形成された歪みＳｉ膜のＧｅ含有量の移動平均の最大値よりも小さい。歪みＳｉ膜１３ｂ中のＧｅ含有量を低減することで、歪みＳｉ膜１３ｂをチャネルに使用した場合に界面準位の増加が抑制され、キャリア移動度の低下を防止することができる。また、深さ方向のＧｅ含有量の移動平均の最大値が３×１０¹⁸原子／ｃｍ^-3を超えると、歪みＳｉ膜１３ｂは、酸化雰囲気に曝された場合、Ｇｅ原子が酸化し気化して、歪みＳｉ膜１３ｂの結晶性が劣化し易くなる。歪みＳｉ膜１３ｂの結晶性が劣化すると電子移動度が低下してしまう。また、歪みＳｉ膜１３ｂ中のＧｅ含有量は、界面準位の形成抑制と結晶性の劣化の回避の点で少ないほど好ましい。なお、ＳＩＭＳの検出限界の点で、Ｇｅ含有量は２〜４×１０¹⁷原子／ｃｍ^-3以上となる。ここで、移動平均については後の実施例において説明する。

また、歪みＳｉ膜１３ｂには、次に説明する製造方法により極表層のみにＧｅ原子が侵入する。より具体的には、後ほど図１０で示すようにＳＩＭＳの測定によれば、Ｇｅ原子は歪みＳｉ膜１３ｂの表面から３ｎｍ以下の深さの範囲のみに侵入している。Ｇｅ原子の侵入深さは、Ｇｅ含有量が２×１０¹⁸原子／ｃｍ^-3以下となる歪みＳｉ膜１３ｂの表面からの深さとする。実施例１において説明するように、歪みＳｉ膜１３ｂのＧｅ原子の侵入深さは、従来の歪みＳｉを有するＳＯＩ基板よりも極めて小さい。これにより、歪みＳｉ膜１３ｂに含まれるＧｅ原子量の全体量が抑制され、上述した界面準位の形成抑制および結晶性の劣化の回避を図ることができる。

また、半導体装置の高速動作を図るために半導体装置の垂直方向の寸法を縮小する手法を適用する場合も、歪みＳｉ膜１３ｂの表面に近い領域のみにチャネルや浅い接合領域が形成されるようになる。このような場合に半導体基板１０は、歪みＳｉ膜１３ｂの表面の極浅い領域のみにＧｅ原子が含まれているので、従来の歪みＳｉを有するＳＯＩ基板よりもＧｅ原子が与える上述した界面準位の形成抑制および結晶性の劣化等の悪影響の程度を低減できる。また、イオン注入による不純物イオンの拡散も抑制されるので、不純物イオンのプロファイル制御が容易になる。

図２〜図６は、第１の実施の形態に係る半導体基板の製造工程を示す図である。

最初に、図２の工程では、（００１）面を有する単結晶シリコン基板１１の表面の自然酸化膜（不図示）をフッ酸により除去後、分子エピタキシ法や、ＣＶＤ（化学気相成長）法、例えば、超高真空ＣＶＤ法、水素還元法、熱分解法、ＭＯＣＶＤ（有機金属ＣＶＤ）法等を用いてエピタキシャル成長によりＳｉ膜１３ａ（例えば厚さ１００ｎｍ）を形成する。Ｓｉ膜１３ａは（００１）面を有する単結晶膜となる。

図２の工程ではさらに、単結晶シリコン基板１１を６００℃程度に加熱しながら酸素イオンを注入し、さらに１３００℃の高温アニール処理により、単結晶シリコン基板１１とＳｉ膜１３ａとの間にシリコン酸化膜１２（埋め込み酸化膜）を形成し、表面に厚さ２０ｎｍ程度のＳｉ膜１３ａを残しＳＯＩ基板１５を形成する。Ｓｉ膜１３ａの厚さは、半導体基板に形成される半導体装置の種類に応じて選択される。

なお、ＳＯＩ基板１５は、上述したＳＩＭＯＸ法の他、貼り合わせ法やその他の公知の方法を用いてもよい。また、単結晶シリコン基板に限定されず、サファイア（Ａｌ₂Ｏ₃）基板、シリコン・カーバイド（ＳｉＣ）基板等を用いてもよい。

次いで、図３の工程では、Ｓｉ膜１３ａの表面に分子エピタキシ法やＣＶＤ法（例えば、超高真空ＣＶＤ法、水素還元法、熱分解法、ＭＯＣＶＤ法等）を用いて厚さ４０ｎｍのＳｉＧｅ膜１４ａをエピタキシャル成長により形成する。ＳｉＧｅ膜１４ａは（００１）面が基板面と平行になるように成長し、Ｓｉ膜１３ａとヘテロ構造を形成する。ＳｉＧｅ膜１４ａは、Ｓｉ膜１３ａとの界面がＳｉ膜１３ａとほぼコヒーレントであり（Ｓｉ膜１３ａとほぼ同じ格子定数を有する。）、上方にいくにしたがってＳｉＧｅ膜１４ａの本来の格子定数に変化する。したがって、ＳｉＧｅ膜１４ａには圧縮歪みが生じ（歪みＳｉＧｅ膜）、特に、Ｓｉ膜との界面の圧縮歪みが大きくなる。

ＳｉＧｅ膜１４ａは、具体的には、例えば超高真空ＣＶＤ法により、圧力１０^-4Ｐａ、ＳｉのソースガスとしてＳｉ₂Ｈ₆（流量２ｓｃｃｍ）、ＧｅのソースガスとしてＧｅＨ₄（流量４ｓｃｃｍ）を用い、基板温度を５５０℃設定して、３分間成膜する。

ＳｉＧｅ膜１４ａは、厚さが５ｎｍ〜６０ｎｍの範囲に設定され、１０ｎｍ〜４０ｎｍであることが好ましい。ＳｉＧｅ膜１４ａはこのような厚さでは膜中に欠陥が生じる場合があるが、最終的に除去されるので歪みＳＯＩ基板の品質に影響を与えることはない。ＳｉＧｅ膜１４ａの組成は、Ｇｅ濃度をｘ原子％と表すと、Ｇｅ濃度ｘが１０原子％〜４０原子％の範囲に設定されることが好ましい。Ｇｅ濃度ｘが１０原子％より低いとＳｉ膜１３ａに引っ張り応力が十分に印加されず、４０原子％より高いとＳｉ膜１３ａとの界面で転位が生じ易くなり、Ｓｉ膜１３ａに誘起される引っ張り歪みが不均一になる。さらに、ＳｉＧｅ膜１４ａは、結晶性が良好なＳｉＧｅ膜１４ａを形成し易い点で、Ｇｅ濃度ｘが１５原子％〜３０原子％の範囲に設定されることが好ましい。以下、ＳｉＧｅ膜の組成を、Ｇｅ濃度をｘ原子％としてＳｉ_100-xＧｅ_xと表す。

なお、ＳｉＧｅ膜１４ａとＳｉ膜１３ａとの厚さの比は適宜選択されるが、ＳｉＧｅ膜１４ａからの引っ張り応力が十分にＳｉ膜１３ａに印加される点で、ＳｉＧｅ膜１４ａ／Ｓｉ膜１３ａ＝０．２〜３０の範囲に設定することが好ましい。

また、ＳｉＧｅ膜１４ａを形成する際の基板温度は４５０℃〜７５０℃の範囲に設定することが好ましい。基板温度が４５０℃よりも低いと、ＳｉＧｅ膜１４ａの組成によってはＳｉとＧｅの組成比が変わりＳｉ膜１３ａとの界面で転位が生じ易くなる。そうすると次の工程でのＳｉ膜１３ａに誘起する引っ張り歪み量が低下する。７５０℃よりも高いと、既に不純物が注入されている場合は、不純物の拡散が生じ、不純物プロファイルのくずれが生じる。なお、ＳｉＧｅ膜１４ａを形成する前にＳｉ膜１３ａ表面の酸化膜をフッ酸により除去してもよい。

次いで、図４の工程では、エネルギー線、例えばＸｅＣｌエキシマレーザ（波長３０８ｎｍ、照射エネルギー２８０ｍＪ／ｃｍ²）を用いてＳｉＧｅ膜１４ａの表面にレーザ光を照射する。このレーザ光照射によって、ＳｉＧｅ膜１４ａの圧縮歪みが緩和することで、Ｓｉ膜１３ａに引っ張り応力が印加される。Ｓｉ膜１３ａはその下地のシリコン酸化膜１２と弱く結合しているので、レーザ光照射による熱が伝導して加熱され、さらにＳｉ膜１３ａから引っ張り応力が印加されるので結合が切れる。その結果、Ｓｉ膜１３ａに引っ張り歪みがＳｉ膜１３ａの厚さ方向の全体に亘って誘起される。このようにして、図５に示すように、格子緩和されたＳｉＧｅ膜１４ｂと、引っ張り歪みが誘起された歪みＳｉ膜１３ｂが形成される。

レーザ光照射に用いるレーザ光源は特に限定されず、ＣＯ₂や、ＣＯ、Ｈｅ−Ｎｅ、アルゴンイオン、エキシマ等のガスレーザ、Ｎｄ：ＹＡＧやルビー等の固体レーザが挙げられ、パルスレーザ発振あるいは連続レーザ発振のいずれのレーザ光源を用いることができる。レーザ光は、ガルバノスキャナやポリゴンミラー等を用いて所定の照射位置だけを照射してもよく、基板全体に一度に照射してもよい。連続レーザ発振のレーザ光源を用いる場合は照射位置、照射時間および照射エネルギー量を制御するために、ガルバノスキャナやポリゴンミラー等を用いてスキャンしてもよい。

照射時間は、１０ｍ秒以下に設定されることが好ましい。照射時間はシリコン酸化膜全体が加熱されることを回避する点で短い程好ましいが、１ｎ秒以上であることが好ましく、実用の点で１０ｎ秒以上であることがさらに好ましい。

レーザ光の波長は、高照射エネルギー密度の点で可視光（波長４００ｎｍ〜７６０ｎｍ）よりも短い方が好ましく、ＳｉＧｅ膜１４ａの最表面において光から熱に変換され易くなる点で、１５０ｎｍ〜４００ｎｍの範囲に設定されることがさらに好ましい。このような短波長の光はＳｉＧｅ膜１４ａ中の到達深さが浅くなり、Ｇｅ原子のＳｉ膜１３ａへの拡散をいっそう防止する。このようなレーザ光源としては、ＸｅＣｌエキシマレーザ（波長３０８ｎｍ）、ＫｒＦエキシマレーザ（波長２４８ｎｍ）、ＡｒＦエキシマレーザ（波長１９３ｎｍ）、Ｆ₂エキシマレーザ（波長１５７ｎｍ）等が挙げられる。

照射エネルギー量は、ＳｉＧｅ膜１４ａの圧縮歪みが緩和され、Ｓｉ膜１３ａがシリコン酸化膜との結合を切って圧縮歪み誘起される温度になるように選択され、ＳｉＧｅ膜１４ａおよびＳｉ膜１３ａの厚さに応じて適宜選択される。また、照射エネルギーは、照射エネルギー密度との関係で、一カ所に複数のパルスを照射して制御してもよい。

レーザ光の照射は、面照射、スポット照射のいずれでもよいが、被照射面全体を一時に照射することが好ましい。Ｓｉ膜１３ａに均一に歪みを誘起することができる。

なお、本工程では、レーザ光の照射以外にもフラッシュランプによる照射、電子線照射を用いてもよい。フラッシュランプを用いる場合は、例えば、１フラッシュの照射時間は数マイクロ秒、照射エネルギー量１００ｍＪ／ｃｍ²に設定する。フラッシュアンプとしては、例えばキセノンフラッシュランプやタングステンハロゲンランプ等が挙げられる。また、電子線を用いる場合は、加速電圧を５ｋｅＶ〜１０ｋｅＶ、照射線量を１０μＡ程度、照射時間を５ｎ秒〜１０ｎ秒程度に設定する。

次いで、図６の工程では、図５の構造体のＳｉＧｅ膜１４ｂをウエットエッチングにより除去する。具体的には、フッ酸、過酸化水素水、および酢酸の混合液（エッチング液）を用いて、例えば液温２５℃に設定し、図５の構造体の表面にスプレー式エッチング法により塗布してＳｉＧｅ膜１４ｂのみを溶解して除去する。次いで、露出した歪みＳｉ膜１３ｂの表面を純水等により洗浄・リンスして乾燥する。かかるエッチング液はＳｉに対するエッチング速度よりもＳｉＧｅに対するエッチング速度が大きく、エッチング選択性を有するので、ＳｉＧｅ膜１４ｂと歪みＳｉ膜１３ｂとの界面でエッチングを制御良く停止することができる。したがって、ＳｉＧｅ膜１４ｂの残留が回避されるので、歪みＳｉ膜１３ｂの表面のＧｅ原子の残留が抑制される。また、歪みＳｉ膜１３ｂ表面を浸食しないので平滑な歪みＳｉ膜１３ｂの表面が得られる。なお、ＳｉＧｅ膜１４ｂの除去は浸漬法、スピンコート法、噴流式エッチング法等を用いてもよい。また、ＳｉＧｅ膜１４ｂの除去の際に歪みＳｉ膜１３ｂの表面を０．１ｎｍ〜３ｎｍの膜厚の範囲でオーバーエッチングしてもよい。このようにすることで、Ｇｅ原子が拡散した歪みＳｉ膜の極表層を除去することで、Ｇｅ含有量がいっそう少ない歪みＳｉ膜が得られる。特に、オーバーエッチングは、この半導体基板の製造方法ではＧｅ原子の歪みＳｉ膜１３ｂへの拡散が極表層のみに抑制されているので有効である。歪みＳｉ膜１３ｂのオーバーエッチングは、ＳｉＧｅ膜１４ｂの除去の際に行ってもよく、ＳｉＧｅ膜１４ｂの除去の後に別途行ってもよい。以上により、図６に示す引っ張り歪みが誘起された歪みＳｉ膜１３ｂを有する半導体基板１０が形成される。

次に第１の実施の形態の実施例について説明する。

最初に先の図４の工程におけるＳｉＧｅ膜の表面に照射するレーザ光の照射エネルギー量と、Ｓｉ膜に誘起される歪みとの関係を求めた。

図７は、歪みＳｉ膜のラマンシフトと照射エネルギー量との関係を示す図である。図７は、歪みＳｉ膜は、ＳｉＧｅ膜として、Ｓｉ₈₀Ｇｅ₂₀膜、Ｓｉ₇₅Ｇｅ₂₅膜（数値はその元素の原子濃度を示す。）を用い、０Ｊ／ｃｍ²（レーザ照射を行わない場合）〜２８０ｍＪ／ｃｍ²まで照射エネルギー量を異ならせて歪みを誘起したものである。なお、ＸｅＣｌレーザ（波長３０８ｎｍ）を用い、レーザ照射は４０ｎ秒のパルスを１００Ｈｚで複数回照射し、照射エネルギー量はその総照射エネルギー量を示す。また、Ｓｉ膜、ＳｉＧｅ膜の厚さを各々２０ｎｍ、４０ｎｍとし、ＳｉＧｅ膜は、超高真空ＣＶＤ法により、上記条件により形成されたものである。図７は、このような歪みＳｉ膜をラマン分光測定器を用いて、歪みＳｉ膜の５２０ｃｍ^-1付近のピークの変化を測定したものである。このピークが低波数側にシフトするラマンシフトが生ずるとＳｉ膜に引っ張り歪みが誘起されていることを示す。

図７を参照するに、レーザ照射を行わない場合（０ｍＪ／ｃｍ²）と比較して、２００〜２８０ｍＪ／ｃｍ²をＳｉＧｅ膜に照射した場合、Ｓｉ膜のラマンシフトは低波数側に変化することが観察され、Ｓｉ膜に引っ張り歪みが誘起されたことが分かる。また引っ張り歪みの大きさは、Ｓｉ₇₅Ｇｅ₂₅膜を用いた場合はＳｉ₈₀Ｇｅ₂₀膜を用いた場合よりもラマンシフト値が小さいことから、より大きな引っ張り歪みがＳｉ膜に誘起されていることが分かる。すなわち、Ｇｅ濃度がより高いＳｉＧｅ膜を用いることでより大きな引っ張り歪みをＳｉ膜に誘起できることが分かる。これは、Ｇｅ濃度が高い方がＳｉＧｅ膜の格子定数が大きいことによる。なお、レーザ照射を行わない場合のＳｉ膜のラマンシフト値がＳｉ₈₀Ｇｅ₂₀膜とＳｉ₇₅Ｇｅ₂₅膜を用いた場合で異なるのは、Ｓｉ膜上にそれぞれのＳｉＧｅ膜を形成する際にＳｉＧｅ膜から受けた引っ張り歪みが残留しているためと推察される。

図８は、レーザ照射の照射エネルギー量とＳｉＧｅ膜の厚さとの関係を示す図である。図８は、各々の厚さを有するＳｉＧｅ膜によりＳｉ膜に歪みが誘起される最小の照射エネルギー量を示したものである。ＳｉＧｅ膜としてＳｉ₈₀Ｇｅ₂₀を用いて、厚さを３０ｎｍ、４０ｎｍ、５０ｎｍ、６０ｎｍ、８０ｎｍ、１００ｎｍとし、超高真空ＣＶＤ法により本実施の形態の上記の条件により形成し、レーザは図７と同様のものを用いた。また、Ｓｉ膜の厚さを２０ｎｍとした。なお、Ｓｉ膜の歪みの形成は、ＳｉＧｅ膜のラマンシフトをラマン分光測定器により測定し、ＳｉＧｅ膜が緩和した場合をＳｉ膜に歪みが形成されたとした。

図８を参照するに、ＳｉＧｅ膜の厚さが３０ｎｍ〜６０ｎｍの範囲では、照射エネルギー量が約３００ｍＪ／ｃｍ²〜約４００ｍＪ／ｃｍ²の範囲で、Ｓｉ膜に歪みを誘起することができた。一方、ＳｉＧｅ膜の厚さが８０ｎｍ、１００ｎｍでは、適度な照射エネルギー量でＳｉ膜に歪みを誘起することができなかった。これらのことから、ＳｉＧｅ膜の厚さは３０ｎｍ〜６０ｎｍの範囲であることが好ましいことが分かる。なお、ＳｉＧｅ膜の厚さが３０ｎｍ未満でもＳｉ膜に歪みを誘起することは可能であることが十分に期待される。

図９は、レーザ照射の前後のシリコン酸化膜／Ｓｉ膜／ＳｉＧｅ膜の積層体の深さプロファイルを示す図である。図９は、先の図５に示すシリコン酸化膜／Ｓｉ膜／ＳｉＧｅ膜の積層体の表面からＡｒイオンにより表面をエッチングしながら、ＳＩＭＳを用いてＳｉおよびＧｅの定量分析を行ったものである。Ｓｉ膜の厚さを２０ｎｍとし、ＳｉＧｅ膜は厚さ４０ｎｍのＳｉ₈₃Ｇｅ₁₇膜を用い、超高真空ＣＶＤ法により上記条件により形成されたものである。また、レーザ照射前のプロファイルを実線で、レーザ照射後のプロファイルを破線で示す。

図９を参照するに、レーザ照射後のプロファイルは、レーザ照射前のプロファイルに重なっており、レーザ照射によるＳｉＧｅ膜およびＳｉ膜の加熱によりＧｅ原子の拡散が生じていないことが分かる。したがって、レーザ照射のような短時間の加熱により、従来のアニール等では避けられなかったＳｉ膜にＧｅ原子が拡散しＳｉ膜をチャネルに使用した場合に生じる界面準位の増加によるキャリア移動度の低下を防止することができる。

なお、図９では、Ｓｉ膜とＳｉＧｅ膜との界面のＧｅ濃度が数ｎｍ程度に亘って変化しているが、これは、ＳＩＭＳの分析の際の深さ分解能や試料の傾き等の影響によるものと考えられる。仮にＳｉＧｅ膜を形成した際のＳｉ膜へのＧｅ原子の拡散が生じていても、上述した図６の工程により除去されるので、歪みＳｉ膜に残留することはない。

次に、本実施の形態の実施例１に係る半導体基板を以下のようにして形成した。半導体基板は、シリコン基板、シリコン酸化膜、および歪みＳｉ膜からなる。

最初に、上述した方法でシリコン基板、シリコン酸化膜、およびＳｉ膜（厚さ１５ｎｍ）の積層体を形成した。次いで、Ｓｉ膜上に、超高真空ＣＶＤ法により、圧力１０^-4Ｐａ、ＳｉのソースガスとしてＳｉ₂Ｈ₆（流量２ｓｃｃｍ）、ＧｅのソースガスとしてＧｅＨ₄（流量４ｓｃｃｍ）を用い、基板温度を５５０℃設定して、３分間成膜した。このようにして、Ｓｉ膜上に厚さ３０ｎｍのＳｉ₈₀Ｇｅ₂₀膜を成長させた。

次いで、Ｓｉ₈₀Ｇｅ₂₀膜の表面にエキシマレーザ（波長３０８ｎｍ）を用いて、２４０ｍＪ／ｃｍ²のエネルギー密度でパルス時間幅が４０ｎ秒のレーザパルスを１ショット照射し、Ｓｉ膜に引っ張り歪みを形成した。

次いで、歪みＳｉ膜上の₈₀Ｇｅ₂₀膜をフッ酸、過酸化水素水、および酢酸を混合したエッチング液（液温２５℃）を用いて除去し、歪みＳｉ膜を有する半導体基板を形成した。なお、この歪みＳｉ膜のラマン分光測定器による測定で得られたピーク位置が５１６ｃｍ^-1となり、ラマンシフトが４ｃｍ^-1であった。これにより歪みＳｉ膜に１ＧＰａ程度の引っ張り応力が誘起されていることを確認した。

このようにして得られた実施例１に係る半導体基板の歪みＳｉ膜中のＧｅ含有量をＳＩＭＳにより深さプロファイルを測定した。また、比較のためエキシマレーザを照射しない以外は実施例１に係る半導体基板と同様の工程で比較例１の半導体基板を形成した。そして、比較例１の半導体基板のＳｉ膜についてもＳＩＭＳにより深さプロファイルを測定した。

図１０は、第１の実施の形態の実施例１に係る半導体基板の歪みＳｉ膜中のＧｅ含有量の深さプロファイルを示す図である。図１１は、比較例１に係る半導体基板のＳｉ膜中のＧｅ含有量の深さプロファイルを示す図である。なお、図１０および図１１中の細い実線で接続された点はＧｅ含有量の実測値を示し、太い実線はＧｅ含有量の実測値の深さ方向の移動平均を示している。また、図１０および図１１中、Ｇｅ含有量が約２．１×１０¹⁷原子／ｃｍ^-3で実線状となっているのは、実測値の点が連続しているためである。Ｇｅ含有量の深さ方向の移動平均は、Ｇｅ含有量の実測値を米国Ｓｙｎｅｒｇｙ Ｓｏｆｔｗａｒｅ社製の商品名ＫａｌｅｉｄａＧｒａｐｈ（日本語版ｖｅｒ３．５２）のソフトウェアを用いて、そのスムージング機能を使用して求めたものである。また、Ｇｅ含有量の絶対値は標準試料により校正した。なお、後の図１２においてもＳＩＭＳ測定、移動平均方法、および校正方法は同様にして行った。

図１０および図１１を参照するに、実施例１と比較例１を比較するとＧｅ含有量はＳｉ膜の表面から２５ｎｍの深さまでの全体に亘って略同等であることが分かる。このことから、実施例１に係る半導体基板の歪みＳｉ膜にエキシマレーザをＳｉ₈₀Ｇｅ₂₀膜に照射したことによるＧｅ原子の深さ方向への拡散が生じていないこと、および各々の深さにおいてＧｅ原子含有量を増加させる拡散の両方が生じていないことが分かる。したがって、エキシマレーザの照射によりＳｉ₈₀Ｇｅ₂₀膜の圧縮歪みを緩和させて、Ｇｅ原子をＳｉ膜中に拡散させることなくＳｉ膜に引っ張り歪みを形成できることが確認できた。

次に、本発明によらない比較例２の半導体基板についてＳＩＭＳによる深さプロファイルを測定した。比較例２の半導体基板は、Ｓｏｉｔｅｃ社製の歪みＳｉ膜を有するＳＯＩ基板であり、その構成は実施例１に係る半導体基板と同様である。比較例２の半導体基板は背景技術の欄で説明した非特許文献３または４記載の方法で形成されたものである。

図１２は、比較例２に係る半導体基板の歪みＳｉ膜中のＧｅ含有量の深さプロファイルを示す図である。図１２中の細い実線はＧｅ含有量の実測値を示し、太い実線はＧｅ含有量の深さ方向の移動平均を示している。

図１２を参照するに、比較例２の歪みＳｉ膜中Ｇｅ含有量はその最大値が７×１０¹⁸原子／ｃｍ^-3であるのに対して、図１０に示す実施例１の歪みＳｉ膜中のＧｅ含有量はその最大値が１．６×１０¹⁸原子／ｃｍ^-3である。したがって、実施例１は比較例２よりもＧｅ含有量の最大値が７５％も低減されており、Ｇｅ含有量が低く抑制されていることが分かる。

ここで、各々の図で太い実線で示すように、Ｇｅ含有量の深さ方向の移動平均の最大値は、比較例２では４．１×１０¹⁸原子／ｃｍ^-3程度であるのに対して、実施例１では、９×１０¹⁷原子／ｃｍ^-3となっている。したがって、実施例１は比較例２よりもＧｅ含有量が１／４に低く抑制されていることが分かる。このことから、実施例１は、比較例２の貼り合わせによる従来の歪みＳｉ膜を有するＳＯＩ基板よりも歪みＳｉ膜中のＧｅ含有量が極めて少ないので、歪みＳｉ膜をチャネルとした場合の界面準位の形成を回避でき、さらに、酸素雰囲気に曝露されても膜質の劣化を回避できる。

また、図１０および図１２に示すように、Ｇｅ含有量の実測値が２×１０¹⁸原子／ｃｍ^-3以下となる深さは、比較例２では４ｎｍであるのに対して、実施例１では２ｎｍ未満である。すなわち、実施例１は比較例２よりも極浅い領域のみにＧｅ原子が侵入していることが分かる。したがって、歪みＳｉ膜のチャネルや浅い接合領域を形成して半導体装置とする場合に、動作速度の向上のために垂直方向の寸法を縮小する手法が用いられる。実施例１の半導体基板は、このような場合に、Ｇｅ原子が歪みＳｉ膜の極浅い領域のみに侵入しているので、チャネルや浅い接合領域が浅い領域に形成されてもＧｅ原子が与える悪影響の程度を比較例２よりも抑制できる。

なお、２×１０¹⁸原子／ｃｍ^-3を境界とした理由の一つとして、これよりも低含有量とするとＳＩＭＳの装置等に起因して実測値に含まれる測定誤差による影響が増加し、個々の実測値のばらつきが増加するからである。

また、ＳＩＭＳによる深さプロファイルは、Ｐｈｙｓｉｃａｌ Ｅｌｅｃｔｒｏｎｉｃｓ社のＡＤＥＰＴ１０１０を用いて、一次照射イオンに２０ｋＶに加速したＣｓ（セシウム）を使用し、１８０μｍ×２８８μｍの大きさの検出領域について、その表面にＣｓをスパッタしながら深さプロファイルを測定した。

本実施の形態によれば、ＳｉＧｅ膜１４ａをエネルギー線の短時間の加熱によりＳｉ膜１３ａに歪みを誘起するので、ＳｉＧｅ膜１４ａからのＧｅ原子の歪みＳｉ膜１３ｂへの拡散が抑制される。したがって、歪みＳｉ膜１３ａ中に残留するＧｅ原子を大幅に低減することができる。その結果、Ｇｅ含有量の極めて少ない、高品質の歪みＳｉ膜１３ｂを有する半導体基板１０を実現できる。

また、本実施の形態によれば、レーザ光、フラッシュランプ、電子線等のエネルギー線を用いた照射による容易な加熱方法を用いているので、半導体基板１０を簡便に製造することができる。

なお、上述したＳｉＧｅ膜１４ａの代わりにＳｉＧｅよりも格子定数の大きな材料、例えばＡｌＡｓ、ＧａＡｓ、ＩｎＰを用いてもよい。また、上述したＳｉＧｅ膜１４ａの代わりに、Ｓｉとほぼ同様の格子定数を有するＧａＰやＡｌＰ等のIII−Ｖ族の化合物を構成する元素の一部を共有結合半径の大きな元素に置換した組成の膜を用いてもよい。これらのＳｉＧｅよりも格子定数の大きな材料を用いることでＳｉＧｅ膜と同様の効果が得られる。例えば、ＧａＰのＰの一部をＡｓに置換したＧａＰＡｓ膜や、ＧａＰのＧａの一部をＩｎに置換したＧａＩｎＰ膜や、ＡｌＰのＡｌの一部をＩｎに置換したＡｌＩｎＰ膜を用いてもよい。

また、上述したＳｉＧｅ膜１４ａの代わりにＳｉよりも格子定数が小さい膜をＳｉ膜１３ａの上に成長させ、上述した加熱方法でＳｉ膜１３ａに圧縮応力を印加して、Ｓｉ膜１３ａに圧縮歪みを誘起することができる。圧縮歪みが誘起されたＳｉ膜は、歪みが誘起されていないＳｉ膜よりも正孔移動度が高く、かかる圧縮歪みＳｉ膜をｐ型ＭＯＳトランジスタのチャネル層に用いることで、動作速度を向上することができる。このようなＳｉ膜に圧縮応力を印加する膜としては、Ｓｉ膜のＳｉの一部をＣで置換したＳｉＣ膜、Ｓｉとほぼ同様の格子定数を有するＧａＰやＡｌＰ等のIII−Ｖ族の化合物を構成する元素の一部を共有結合半径の小さな元素に置換した組成の膜を用いてもよく、例えば、ＧａＰのＰの一部をＮに置換したＧａＰＮ膜や、ＧａＰのＧａの一部をＡｌに置換したＧａＡｌＰ膜や、ＡｌＰのＰの一部をＮに置換したＡｌＰＮ膜を用いてもよい。また、Ｓｉ膜に圧縮応力を印加する膜として、Ｃ膜、ＢＮ膜、ＢＰ膜、ＺｎＳ膜も用いることが可能であると期待される。

（第２の実施の形態）
次に、第２の実施の形態に係る半導体基板およびその製造方法について説明する。第２の実施の形態に係る半導体基板は、第１の実施の形態に係る半導体基板の変形例である。

図１３は、本発明の第２の実施の形態に係る半導体基板の断面図である。図１３を参照するに、半導体基板６０は、単結晶シリコン基板１１と、その上にシリコン酸化膜１２、シリコン酸化膜１２上に複数の領域に離隔して設けられた歪みＳｉ膜１３ｂ−１が積層された構成を有する。歪みＳｉ膜１３ｂ−１は、面内方向に引っ張り歪みが誘起されており、第１の実施の形態の歪みＳｉ膜１３ｂと同様である。歪みＳｉ膜１３ｂ−１は、シリコン酸化膜１２を露出する溝６１により互いに離隔され、一枚の基板上に多数の歪みＳｉ膜１３ｂ−１が形成されている。歪みＳｉ膜１３ｂ−１は互いに溝６１により分離されているので、後述するように、互いの歪みが形成される際に干渉することがなく、歪み量の面内方向の均一性が良好になる。したがって、本実施の形態によれば、歪みＳｉ膜１３ｂ−１の電子移動度が向上すると共に、より均一になる。

なお、溝６１により離隔された互いに離隔された歪みＳｉ膜１３ｂ−１の一つの大きさは、歪みＳｉ膜１３ｂ−１に形成する半導体装置の１チップの大きさとしてもよく、あるいは、複数の機能部を有する半導体装置の一つの機能部の大きさとしてもよく、あるいは、単体素子の大きさとしてもよい。

図１４および図１５は、第２の実施の形態に係る半導体基板の製造工程の一部を示す図、図１６は図１４の工程の半導体基板の平面図である。

最初に、第１の実施の形態の図２および図３の工程と同様にして、単結晶シリコン基板１１上にシリコン酸化膜１２、Ｓｉ膜１３ａ、およびＳｉＧｅ膜１４ａを積層する。

次いで、図１４の工程では、ＳｉＧｅ膜１４ａおよびＳｉ膜１３ａを貫通しシリコン酸化膜１２を露出する溝６１を形成する。具体的には、図１６に合わせて示すように、溝６１を基板面に縦横に形成して、ＳｉＧｅ膜１４ａおよびＳｉ膜１３ａを複数の領域に分割し、Ｓｉ膜１３ａ−１およびＳｉＧｅ膜１４ａ−１からなる積層体６２を形成する。溝６１の形成は、例えば、フォトリソグラフィ法およびＲＩＥ法により行う。なお、図１４の断面図は図１６に示すＡ−Ａ断面図である。

図１５の工程ではさらに、ＳｉＧｅ膜１４ａ−１の表面にエネルギー線を照射する。エネルギー線の照射は、先の図４と同様にして行う。これにより、先の図４の工程と同様の作用により、ＳｉＧｅ膜１４ａ−１の圧縮歪みが緩和してＳｉ膜１３ａ−１に引っ張り歪みが誘起され、図１５に示す引っ張り歪みが誘起されたＳｉ膜１３ｂ−１が形成される。Ｓｉ膜１３ｂ−１およびＳｉＧｅ膜１４ｂ−１の積層体６２ｂが溝６１によって分離され、各々膜１３ｂ−１、１４ｂ−１の端部が開放されているので、ＳｉＧｅ膜１４ｂ−１の圧縮歪みの緩和およびＳｉ膜１３ｂ−１の引っ張り歪みの誘起が円滑になる。その結果、Ｓｉ膜１３ｂ−１の引っ張り歪みの面内方向の均一性が良好となり、電子移動度の均一性が良好になる。また、図１４のＳｉＧｅ膜１４ａ−１の圧縮歪みが緩和した量の略総てがＳｉ膜１３ｂ−１の引っ張り歪み量となるので、第１の実施の形態と比較してより大きな歪み量の引っ張り歪みが歪みＳｉ膜１３ｂ−１に誘起される。また、エネルギー線の照射の際に、溝６１の底面に露出するシリコン酸化膜１２の表面にエネルギー線が照射されるので、シリコン酸化膜１２の温度が上昇して、図１４に示すＳｉ膜１３ａ−１とシリコン酸化膜１２との結合が切断され易くなり、Ｓｉ膜１３ｂ−１により大きな引っ張り歪みが形成され易くなる。

なお、エネルギー線の照射を図１４および図１６に示す各々の積層体６２ａ毎に行ってもよい。各々の積層体６２ａの面積は、基板１１全体の面積よりも小さく、このような小面積の範囲には均一なエネルギー密度のエネルギー線をより形成し易い。その結果、各々の積層体６２ａのＳｉ膜１３ｂ−１の引っ張り歪み量もいっそう均一になる。また、エネルギー線を積層体６２ａよりも広い範囲に照射することがより効果的である。

また、溝６１により画成された積層体６２ａの面内方向の大きさは適宜選択されるが、メモリーチップやＬＳＩ等の半導体装置と同等の大きさとしてもよく、半導体装置の略整数倍の大きさとしてもよい。これにより、半導体装置の製造工程において、半導体基板６０に半導体装置を形成した後に、個々の半導体装置に切断するダイシング工程が容易になる。

次いで、図示は省略するが、先の図６の工程と同様にしてＳｉＧｅ膜１３ｂ−１を除去する。以上により図１３に示す、面内方向に互いに分離された歪みＳｉ膜１３ｂ−１を有する半導体基板６０が形成される。

なお、この製造方法では、図１４の工程で、Ｓｉ膜１３ａ−１とＳｉＧｅ膜１４ａ−１の積層体に溝６１を形成したが、図示を省略するがＳｉ膜１３ａ−１を形成した後に図１４の工程と同様にして溝を形成し、次いでＳｉ膜１３ａ−１上にＳｉＧｅ膜を形成してもよい。

本実施の形態によれば、第１の実施の形態に係る半導体基板の製造方法と同様の効果に加え、歪みＳｉ膜１３ｂ−１の全体に亘って引っ張り歪み量が均一になるので、いっそう高品質の歪みＳｉ膜１３ｂ−１が得られる。

（第３の実施の形態）
本発明の第３の実施の形態は、引っ張り歪みが結晶格子に誘起された歪みＳｉ膜を備えた半導体基板およびその製造方法に関するものであり、単層のＳｉＧｅ膜の代わりに組成の異なる複数のＳｉＧｅ膜を用いた以外は、第１の実施の形態と同様である。

図１７および図１８は、本発明の第３の実施の形態に係る半導体基板の製造工程を示す図である。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。

最初に、図１７の工程では、単結晶シリコン基板１１、シリコン酸化膜１２、およびＳｉ膜１３ａの積層体を、第１の実施の形態の図２の工程と同様にして形成する。

図１７の工程ではさらに、Ｓｉ膜１３ａの上に、Ｇｅ濃度を異ならせた複数のＳｉＧｅ膜１４ａ−１〜１４ａ−３からなる積層体を形成する。ＳｉＧｅ膜１４ａ−１〜１４ａ−３の形成は、第１の実施の形態の図３の工程と同様にして行う。

ＳｉＧｅ膜１４ａ−１〜１４ａ−３の組成は、Ｓｉ膜１３ａ側から積層方向にいくに従ってＧｅ濃度が減少するように設定する。例えば、図１７に示すように、Ｓｉ膜１３ａ側からＳｉ₆₀Ｇｅ₄₀膜１４ａ−１（厚さ５ｎｍ）、Ｓｉ₈₀Ｇｅ₂₀膜１４ａ−２（厚さ２０ｎｍ）、Ｓｉ₉₀Ｇｅ₁₀膜１４ａ−３（厚さ２０ｎｍ）とする。ＳｉＧｅ膜１４ａ−１〜１４ａ−３の積層体をこのように構成することで、Ｓｉ膜１３ａとの界面では、Ｇｅ濃度が高いＳｉ₆₀Ｇｅ₄₀膜１４ａ−１によりＳｉ膜１３ａにいっそう大きな引っ張り歪みを誘起することができる。それと共に、積層体の積層方向に、格子定数がＳｉ₆₀Ｇｅ₄₀膜１４ａ−１よりも小さいＳｉ₈₀Ｇｅ₂₀膜１４ａ−２、Ｓｉ₉₀Ｇｅ₁₀膜１４ａ−３を順次積層することにより、積層体中の欠陥の発生を抑制して厚さを確保し結晶性の良好な積層体を形成することで、Ｓｉ₆₀Ｇｅ₄₀膜１４ａ−１を支持し、安定してＳｉ膜１３ａに引っ張り歪みを誘起することができる。

また、ＳｉＧｅ膜１４ａ−１〜１４ａ−３の積層体の表面に配置されたＧｅ濃度の低いＳｉ₉₀Ｇｅ₁₀膜１４ａ−３は、レーザ光の波長が短い程吸光度が高く、レーザ光の光エネルギーを効率良く熱に変換することができる。すなわち、ＳｉＧｅ膜１４ａ−１〜１４ａ−３の積層体は、Ｓｉ膜１３ａ側ではより大きな歪みを誘起する組成を選択し、積層体の表面側ではレーザ光の吸光度が高くなる組成を選択してもよい。なお、ＳｉＧｅ膜１４ａ−１〜１４ａ−３の積層体は３層に限定されず、２層であってもよく、４層以上でもよい。さらに、ＳｉＧｅ膜１４ａ−１〜１４ａ−３の積層体は連続的にＧｅ濃度が変化する組成傾斜膜としてもよい。

図１７の工程ではさらに、図４の工程と同様にしてＳｉＧｅ膜１４ａ−１〜１４ａ−３の積層体の表面にレーザ光を照射する。これによりＳｉ膜１３ａに引っ張り歪みが誘起され、図１８に示す歪みＳｉ膜１３ｃが形成される。なお、図示を省略しているが、ＳｉＧｅ膜１４ａ−１〜１４ａ−３の積層体は、レーザ照射により圧縮歪みが緩和した状態になる。

次いで図１８の工程では、図６の工程と同様にして、図１７に示すＳｉＧｅ膜１４ａ−１〜１４ａ−３の積層体を除去する。以上により、引っ張り歪みが誘起されたＳｉ膜１３ｃを有する半導体基板２０を形成することができる。

本実施の形態によれば、Ｓｉ膜上の形成するＳｉＧｅ膜をＳｉ膜の界面から離れるにしたがって次第にＧｅ含有量の少ない組成のＳｉＧｅ膜を順次積層する。これにより、ＳｉＧｅ膜の積層体中の欠陥の発生を抑制して、厚さを確保すると共に結晶性の良好な積層体を形成することで、Ｓｉ₆₀Ｇｅ₄₀膜１４ａ−１を支持し、安定してＳｉ膜１３ａに引っ張り歪みを誘起することができる。したがって、第１の実施の形態で形成された半導体基板よりもいっそう大きな引っ張り歪みが誘起されたＳｉ膜１３ｃを有する半導体基板２０を形成することができる。

（第４の実施の形態）
次に本発明の第４の実施の形態に係る半導体基板およびその製造方法について説明する。第４の実施の形態に係る半導体基板は、第３の実施の形態に係る半導体基板の歪みＳｉ膜の表面にＧｅ膜を形成した半導体基板である。

図１９は、本発明の第４の実施の形態に係る半導体基板の断面図である。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。

図１９を参照するに、半導体基板２５は、単結晶シリコン基板１１、シリコン酸化膜１２、および歪みＳｉ膜１３ｃからなる半導体基板２０と、歪みＳｉ膜１３ｃの表面に形成されたＧｅ膜２６から構成される。半導体基板２０は、図１８に示す第３の実施の形態の半導体基板と同様の構成からなり、同様の方法で形成されたものである。

Ｇｅ膜２６は、ＣＶＤ法（超高真空ＣＶＤ法、水素還元法、熱分解法、ＭＯＣＶＤ法）等により歪みＳｉ膜１３ｃ上に形成される。Ｇｅ結晶はＳｉ結晶よりも格子定数が約４．２％大きいが、歪みＳｉ膜１３ｃが第３の実施の形態に高Ｇｅ濃度のＳｉＧｅ膜により引っ張り歪みを生じているため、Ｇｅ膜２６は界面において転位が抑制され、コヒーレントな界面を形成しエピタキシャル成長する。具体的には、Ｇｅ膜２６は、圧力１０^-4Ｐａ、ＧｅのソースガスとしてＧｅＨ₄（流量７ｓｃｃｍ）、キャリアガスとしてＨ₂（流量１ｓｃｃｍ）を用い、基板温度を３５０℃に設定して、３０分間成膜する。また、Ｇｅ膜２６の厚さは１ｎｍ〜１０ｎｍの範囲に設定する。

このようにＧｅ膜２６を有する半導体基板２５は、Ｇｅ膜２６中の正孔および電子の移動度がＳｉ膜中よりも数倍大きいので、Ｇｅ膜２６をチャネル層として用いることで、高速のトランジスタを形成することができる。

また、半導体基板２５は通常のＳｉ膜の上にＧｅ膜を形成する場合よりも良質のＧｅ膜２６を形成することができる。さらに、歪みＳｉ膜１３ｃは、Ｇｅ膜２６をエピタキシャル成長できる程度の厚さ、例えば１ｎｍ〜５ｎｍあればよく、薄膜化が図れるので、いっそう良質の歪みＳｉ膜１３ｃを用いることができ、その結果、良質のＧｅ膜２６を形成することができる。

なお、本実施の形態に係る半導体基板２５は、第３の実施の形態の半導体基板の単結晶シリコン基板１１、シリコン酸化膜１２、および歪みＳｉ膜１３ｃからなる半導体基板２０を用いて形成したが、その代わりに、第１または第２の実施の形態に係る半導体基板を用いてその歪みＳｉ膜上にＧｅ膜を形成してもよい。

（第５の実施の形態）
次に第５の実施の形態に係る半導体基板およびその製造方法について説明する。

図２０は、本発明の第５の実施の形態に係る半導体基板の断面図である。図２０を参照するに、半導体基板３０は、シリコン酸化膜１２上に、引っ張り歪みが結晶格子の基板面に平行な方向に誘起されたＳｉ膜１３ｂからなる第１領域３１と、圧縮歪みが結晶格子の基板面に平行な方向に誘起されたＳｉＧｅ膜１４ａからなる第２領域３２からなる。第１領域３１のＳｉ膜１３ｂは上述した第１〜第３の実施の形態と同様の歪みＳｉ膜である。第２領域３２のＳｉＧｅ膜１４ａはセン亜鉛鉱型結晶構造を有し、基板面に平行に（００１）面が形成され、であり、膜厚方向が［００１］方向になっている。ＳｉＧｅ膜１４ａには、引っ張り歪みが膜厚方向に誘起されている。また、ＳｉＧｅ膜１４ａには、圧縮歪みが基板面に平行な方向、すなわち、正孔の走行方向に誘起されているので、正孔移動度が向上する。

図２１〜図２３は、本発明の第５の実施の形態に係る半導体基板の製造工程を示す図である。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。

最初に図２１の工程では、単結晶シリコン基板１１／シリコン酸化膜１２／Ｓｉ膜１３ａの積層体を第１の実施の形態の図２の工程と同様にして形成する。

図２１の工程ではさらに、Ｓｉ膜１３ａの上に、図３の工程と同様にしてＳｉＧｅ膜１４ａを形成する。ＳｉＧｅ膜１４ａは上述したように、Ｓｉ膜１３ａの上にエピタキシャル成長しているので、圧縮歪みが誘起されている。

図２１の工程ではさらに、次の工程でＳｉ膜１３ａに引っ張り歪みを誘起させる第１領域３１のＳｉＧｅ膜１４ａの上にレジスト膜（不図示、厚さ１００ｎｍ）をフォトリソグラフィ法により選択的に形成し、さらにシリコン酸化膜３３をスパッタ法、ＣＶＤ法等により形成する。シリコン酸化膜３３は、次の工程でシリコン酸化膜３３表面が加熱される場合は厚さが約５０ｎｍに設定される。次いで、レジスト膜上のシリコン酸化膜３３と共にレジスト膜をリフトオフする。なお、第１領域３１と第２領域３２の境界部に下側のシリコン酸化膜１２に達する溝部３４を設けてもよい。具体的には、図示を省略するが、フォトリソグラフィ法により選択的にレジスト膜を形成し、ＲＩＥ法などのドライエッチングにより溝部３４を形成する。このような溝部３４を設けることにより、第１領域３１のＳｉ膜１３ａと第２の領域のＳｉ膜１３ａを不連続にすることで、次の工程で第１領域３１のＳｉ膜１３ａだけに引っ張り歪みを均一に誘起することができる。

図２２の工程では、図２１の構造体の表面にレーザ照射を行う。レーザ照射は、第１の実施の形態の図４の工程と同様に行う。このレーザ照射により第１領域３１のＳｉＧｅ膜１４ａによりＳｉ膜１３ａに引っ張り応力が印加されてＳｉ膜１３ａに引っ張り歪みが誘起される。第２領域３２のＳｉＧｅ膜１４ａにはレーザ照射による熱がシリコン酸化膜３３により光の干渉作用により内部に進入するパワーが半減するので、圧縮歪みが誘起されたままになる。なお、図４の工程において説明した他のエネルギー線の照射による加熱方法を用いてもよい。

なお、シリコン酸化膜３３を形成せずに、第１領域３１のＳｉＧｅ膜１４ａにのみレーザ照射を選択的に行ってもよい。選択的にレーザ照射を行う方法としては、上述した、ガルバノスキャナやポリゴンミラー等を用いる方法や、レーザ光源と照射光学系との間に所定のレーザ光の光束の広がりを照射する領域に合わせて制限するマスクを設けてもよい。

図２３の工程では、第１領域３１のＳｉＧｅ膜１４ａ（レーザ照射により歪みが緩和されている。）を第１の実施の形態の図６の工程と同様にして除去し、次いで、第２領域３２のシリコン酸化膜３３をエッチング（化学処理法）により除去する。以上により、シリコン酸化膜１２上に、引っ張り歪みが誘起されたＳｉ膜１３ｂからなる第１領域３１と、圧縮歪みが誘起されたＳｉＧｅ膜１４ａからなる第２領域３２を備えた歪み半導体基板３０が形成される。

本実施の形態によれば、簡便な方法で、電子移動度の高い歪みＳｉ膜１３ｂと正孔移動度の高い歪みＳｉＧｅ膜１４ａを有する半導体基板を製造することができる。また、電子移動度の高いＳｉ膜とこのような半導体基板を一つの基板上に設けることができるので、次に説明するように高速動作のＣＭＯＳ（相補型ＭＯＳ）トランジスタを容易に形成できる。

（第６の実施の形態）
本発明の第６の実施の形態は、第５の実施の形態において説明した、引っ張り歪みが結晶格子に誘起されたＳｉ膜と、圧縮歪みが結晶格子に誘起されたＳｉＧｅ膜を備えた半導体基板に、ＣＭＯＳトランジスタを形成した半導体装置に関するものである。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。

図２４は、本発明の第６の実施の形態に係る半導体装置の断面図である。本実施の形態の半導体装置４０は、図２３に示す第５の実施の形態に係る半導体基板３０に、第１領域３１に形成されたｎ型ＭＯＳトランジスタ４１と、第２領域３２に形成されたｐ型ＭＯＳトランジスタ４２から構成され、ｎ型ＭＯＳトランジスタ４１とｐ型ＭＯＳトランジスタ４２との間には素子分離部４３が形成されている。

ｎ型ＭＯＳトランジスタ４１は、第１領域３１の歪みＳｉ膜１３ｂにｎ型の不純物が拡散されたソース領域４４ａおよびドレイン領域４４ｂが形成され、ソース領域４４ａとドレイン領域４４ｂとの間の歪みＳｉ膜１３ｂ上にゲート絶縁膜４５、ゲート電極４６が堆積されたゲート積層体４８が形成され、その両側に側壁絶縁膜４９が形成されている。ゲート絶縁膜４５の下側の歪みＳｉ膜１３ｂには、チャネル（不図示）が形成されている。歪みＳｉ膜１３ｂには引っ張り歪みが誘起されているので、歪みが誘起されていないＳｉ膜と比較して電子移動度が大きく、ｎ型ＭＯＳトランジスタ４１の高速動作が可能となる。

一方、ｐ型ＭＯＳトランジスタ４２は、第２領域の圧縮歪みが誘起されたＳｉＧｅ膜１４ａ（以下「歪みＳｉＧｅ膜１４ａ」と称する。）にｐ型の不純物が拡散されたソース領域５０ａおよびドレイン領域５０ｂが形成され、ｎ型ＭＯＳトランジスタ４１と同様に、ゲート絶縁膜４５とゲート電極４６からなるゲート積層体４８および側壁絶縁膜４９が形成され、ゲート絶縁膜４５の下側の歪みＳｉＧｅ膜１４ａにはチャネルが形成されている。歪みＳｉＧｅ膜１４ａには圧縮歪みが誘起されているので、Ｓｉ膜や歪みが誘起されていないＳｉＧｅ膜と比較して正孔移動度が大きく、ｐ型ＭＯＳトランジスタ４２の高速動作が可能となる。

次に、第６の実施の形態に係る半導体装置の製造方法を説明する。

図２５〜図２７は、第６の実施の形態に係る半導体装置の製造工程を示す図である。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。

最初に、図２５の工程では、第５の実施の形態と同様にして、表面に歪みＳｉ膜１３ｂ（第１領域）と歪みＳｉＧｅ膜１４ａ（第２領域）を有する半導体基板３０を形成する。なお、半導体基板３０には、第１領域と第２領域との境界部に溝部４３が形成されている。次いで、溝部４３に絶縁材料、例えばシリコン酸化膜あるいはシリコン窒化膜を充填し、素子分離部４３を形成する。

図２５の工程ではさらに、歪みＳｉ膜１３ｂ、素子分離部４３、および歪みＳｉＧｅ膜１４ａの表面に、熱酸化法、ＣＶＤ法、スパッタ法等によりゲート絶縁膜４５（例えば、シリコン酸化膜、シリコン酸窒化膜、金属酸化膜等、厚さ１ｎｍ〜３ｎｍ）を形成し、さらに次の工程でゲート電極となるポリシリコン膜４６ａ（厚さ１００ｎｍ）を形成する。

次いで、図２６の工程では、ポリシリコン膜４６ａの表面にレジスト膜を形成し、ゲートとなる領域のみが残るようにパターニングし、レジスト膜をマスクとして、ＲＩＥ法等によりポリシリコン膜４６ａ、ゲート絶縁膜４５をエッチングし、歪みＳｉ膜１３ｂ、歪みＳｉＧｅ膜１４ａの表面を露出し、ゲート絶縁膜４５とゲート電極４６からなるゲート積層体４８を形成する。

図２６の工程ではさらに、レジスト膜およびゲート積層体４８をマスクとして、歪みＳｉ膜１３ｂ、歪みＳｉＧｅ膜１４ａに各々ｎ型不純物、ｐ型不純物を注入し、エクステンション領域５２、５３を形成する。次いで、酸素プラズマ等を用いたアッシングによりレジスト膜を除去する。

次いで、図２７の工程では、図２６の構造体の表面にシリコン酸化膜（厚さ２００ｎｍ）を形成し、エッチバックしてゲート積層体４８の両側壁に側壁絶縁膜４９を形成する。

図２７の工程ではさらに、側壁絶縁膜４９およびゲート電極４６をマスクとして、歪みＳｉ膜１３ｂ、歪みＳｉＧｅ膜１４ａに各々ｎ型不純物、ｐ型不純物を注入し、活性化を行い、ソース領域４４ａ、５０ａおよびドレイン領域４４ｂ、５０ｂを形成し、ｎ型ＭＯＳトランジスタ４１およびｐ型ＭＯＳトランジスタ４２が形成される。

次いで、図示は省略するが、公知の方法によりシリサイド化を行い、層間絶縁膜や、コンタクト等の垂直配線や配線層等を形成する。以上により本実施の形態の半導体装置４０が完成する。

本実施の形態によれば、ｎ型ＭＯＳトランジスタ４１のチャネルが、引っ張り歪みが誘起された電子移動度の高い歪みＳｉ膜１３ｂに形成されるので、ｎ型ＭＯＳトランジスタ４１は高速動作が可能である。また、ｐ型ＭＯＳトランジスタ４２は、圧縮歪みが誘起された正孔移動度の高い歪みＳｉＧｅ膜１４ａに形成されるので、高速動作が可能である。

さらに、ｎ型ＭＯＳトランジスタ４１の歪みＳｉ膜１３ｂにはＧｅ原子含有量が極めて低減されているので、チャネルに界面準位が形成されることを抑制し、電子移動度の低下を防止できる。また、シリサイド化されたソース領域４４ａおよびドレイン領域４４ｂの表面のＧｅ原子の影響によるシート抵抗の増加のおそれもない。また、レジスト膜を除去するためのアッシング等の酸素プラズマに歪みＳｉ膜１３ｂが曝されても、歪みＳｉ膜１３ｂ中のＧｅ原子含有量が極めて低減されているので、Ｇｅ原子の酸化および気化が抑制され、歪みＳｉ膜１３ｂの膜質の劣化を抑制できる。

なお、図示を省略するが、第４の実施の形態に係る半導体基板に本実施の形態のｎ型ＭＯＳトランジスタを同様の方法により形成してもよい。例えば、第４の実施の形態に係る半導体基板のＧｅ膜をチャネル層として用いるｎ型ＭＯＳトランジスタを本実施の形態と同様の方法で形成してもよい。このｎ型ＭＯＳトランジスタは、本実施の形態のｎ型ＭＯＳトランジスタと同様に、高速動作が可能となる。なお、第４の実施の形態の半導体基板のＧｅ膜をチャネル層として用いるｐ型ＭＯＳトランジスタを形成してもよい。

以上本発明の好ましい実施の形態について詳述したが、本発明は係る特定の実施の形態に限定されるものではなく、特許請求の範囲に記載された本発明の範囲内において、種々の変形・変更が可能である。

以上詳述したところから明らかなように、本発明によれば、高品質な歪みＳｉ膜を有する半導体基板、および半導体基板を簡便に製造する半導体基板の製造方法を提供できる。また、本発明によれば、高速動作が可能な半導体装置およびその製造方法を提供できる。

Claims (10)

1. 基板と、
   前記基板上に形成された絶縁膜と、
   前記絶縁膜上に、基板面に平行な方向に歪みが誘起された第１の半導体層と、
   前記第１の半導体層に形成されたソースおよびドレイン領域と、
   前記第１の半導体層上にゲート絶縁膜およびゲート電極からなるゲート積層体とを備える半導体装置の製造方法であって、
   第１の半導体層上にエピタキシャル成長により第２の半導体層を形成する工程と、
   前記第２の半導体層を加熱する工程と、
   前記第２の半導体層を除去する工程と、を備え、
   前記第２の半導体層は、面内方向の格子定数が前記第１の半導体層と異なり、
   前記第２の半導体層を加熱する工程は、第２の半導体層の表面にエネルギー線を照射して第１の半導体層に歪みを誘起することを特徴とする半導体装置の製造方法。
2. 基板と、
   前記基板上に形成された絶縁膜と、
   前記絶縁膜上に形成された第１の半導体層と、
   前記第１の半導体層の第１の領域に形成されたｎ型ＭＯＳトランジスタと、
   前記第１の半導体層の第２の領域の上に形成された第２の半導体層と、該第２の半導体層に形成されたｐ型ＭＯＳトランジスタと、を備える半導体装置の製造方法であって、
   第１の半導体層上にエピタキシャル成長により第２の半導体層を形成する工程と、
   前記第１の領域の第２の半導体層を加熱する工程と、
   前記第１の領域の第２の半導体層を除去する工程と、を備え、
   前記第２の半導体層は、面内方向の格子定数が歪みが誘起されていない状態の第１の半導体層よりも大きく、
   前記第２の半導体層を加熱する工程は、第２の半導体層の表面にエネルギー線を照射して第１の半導体層に引っ張り歪みを誘起することを特徴とする半導体装置の製造方法。
3. 前記エネルギー線の照射時間は１ｎ秒以上１０ｍ秒以下の範囲に設定することを特徴とする請求項１または２記載の半導体装置の製造方法。
4. 前記第２の半導体層は複数の層を有する積層体からなり、
   前記積層体は、
   第１の半導体層に接する層が、第１の半導体層の面内方向の格子定数と差違が大きな格子定数を有し、当該積層体の積層方向に沿って、前記差違が次第に小さくなる層から形成されていることを特徴とする請求項１または２記載の半導体装置の製造方法。
5. 前記第２の半導体層は複数の層を有する積層体からなり、
   前記積層体は、
   当該積層体の表面の層が第１の半導体層に接する層よりもエネルギー線の吸収率が高い材料からなることを特徴とする請求項１または２記載の半導体装置の製造方法。
6. 基板と、
   前記基板上に形成された絶縁膜と、
   前記絶縁膜上に、基板面に平行な方向に歪みが誘起されたＳｉ膜と、
   前記Ｓｉ膜上に形成されたＧｅ膜と、
   前記Ｇｅ膜に形成されたソースおよびドレイン領域と、
   前記Ｇｅ膜上にゲート絶縁膜およびゲート電極からなるゲート積層体とを備える半導体装置の製造方法であって、
   Ｓｉ膜上にエピタキシャル成長により第２の半導体層を形成する工程と、
   前記第２の半導体層にエネルギー線を照射しＳｉ膜に歪みを誘起する工程と、
   前記第２の半導体層を除去する工程と、
   前記歪みが誘起されたＳｉ膜上にエピタキシャル成長によりＧｅ膜を形成する工程と、を備え、
   前記第２の半導体層は、面内方向の格子定数がＳｉ膜よりも大きいことを特徴とする半導体装置の製造方法。
7. 基板と、
   前記基板上に形成された絶縁膜と、
   前記絶縁膜上に形成され、基板面に平行な方向に引っ張り歪みを有する第１の領域と、第２の領域とを有する第１の半導体層と、
   前記第１の領域に形成されたソースおよびドレイン領域と、該第１の領域の第１の半導体層上にゲート絶縁膜およびゲート電極からなるｎ型ＭＯＳトランジスタと、
   前記第２の領域の第１の半導体層上に形成され、基板面に平行な方向に圧縮歪みを有する第２の半導体層と、該第２の半導体層に形成されたソースおよびドレイン領域と、該第２の半導体層上にゲート絶縁膜およびゲート電極からなるｐ型ＭＯＳトランジスタと、を備え、
   前記第２の半導体層は、面内方向の格子定数が歪みが誘起されていない状態の第１の半導体層よりも大きいことを特徴とする半導体装置。
8. 基板と、
   前記基板上に形成された絶縁膜と、
   前記絶縁膜上に、基板面に平行な方向に歪みが誘起された第１の半導体層とを備える半導体基板の製造方法であって、
   第１の半導体層上にエピタキシャル成長により第２の半導体層を形成する工程と、
   前記第２の半導体層を加熱する工程と、
   前記第２の半導体層を除去する工程と、を備え、
   前記第２の半導体層は、面内方向の格子定数が前記第１の半導体層と異なり、
   前記第２の半導体層を加熱する工程は、第２の半導体層の表面にエネルギー線を照射して第１の半導体層に歪みを誘起することを特徴とする半導体基板の製造方法。
9. 基板と、
   前記基板上に形成された絶縁膜と、
   前記絶縁膜上に、基板面に平行な方向に歪みが誘起されたＳｉ膜と、
   前記Ｓｉ膜上に形成されたＧｅ膜と、を備える半導体基板の製造方法であって、
   Ｓｉ膜上にエピタキシャル成長により第２の半導体層を形成する工程と、
   前記第２の半導体層の加熱する工程と、
   前記第２の半導体層を除去する工程と、
   前記歪みが誘起されたＳｉ膜上にエピタキシャル成長によりＧｅ膜を形成する工程と、を備え、
   前記第２の半導体層は、面内方向の格子定数が歪みが誘起されていない状態のＳｉ膜よりも大きく、
   前記第２の半導体層を加熱する工程は、第２の半導体層の表面にエネルギー線を照射してＳｉ膜に歪みを誘起することを特徴とする半導体基板の製造方法。
10. 基板と、
    前記基板上に形成された絶縁膜と、
    前記絶縁膜上に形成され、基板面に平行な方向に引っ張り歪みが誘起された第１の領域を有する第１の半導体層と、
    前記第１の半導体層の第２の領域の上に形成された第２の半導体層とを備える半導体基板の製造方法であって、
    第１の半導体層上にエピタキシャル成長により第２の半導体層を形成する工程と、
    前記第１の領域の第２の半導体層を加熱する工程と、
    前記第１の領域の第２の半導体層を除去する工程と、を備え、
    前記第２の半導体層は、面内方向の格子定数が歪みが誘起されていない状態の第１の半導体層よりも大きく、
    前記第２の半導体層を加熱する工程は、第２の半導体層の表面にエネルギー線を照射して第１の半導体層に引っ張り歪みを誘起することを特徴とする半導体基板の製造方法。

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