JP2003282932A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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Abstract
(57)【要約】
【課題】 欠陥が少なく、結晶性のよい格子緩和したゲ
ルマニウム膜及びシリコンゲルマニウム膜を、絶縁体基
板、或いは絶縁膜上に形成された単結晶シリコン膜上に
成長させる方法を提供する。 【解決手段】 絶縁性基板或いは絶縁膜上の単結晶シリ
コン薄膜に、シリコンゲルマニウム混晶膜又はゲルマニ
ウム膜或いはその多層単結晶膜を、エピタキシャル成長
させる工程と、その後或いはその途中工程において熱処
理によって格子緩和を促す工程と、を有することを特徴
とする半導体装置の製造方法。
ルマニウム膜及びシリコンゲルマニウム膜を、絶縁体基
板、或いは絶縁膜上に形成された単結晶シリコン膜上に
成長させる方法を提供する。 【解決手段】 絶縁性基板或いは絶縁膜上の単結晶シリ
コン薄膜に、シリコンゲルマニウム混晶膜又はゲルマニ
ウム膜或いはその多層単結晶膜を、エピタキシャル成長
させる工程と、その後或いはその途中工程において熱処
理によって格子緩和を促す工程と、を有することを特徴
とする半導体装置の製造方法。
Description
【０００１】
【発明の属する技術分野】本発明は絶縁体基板或いは絶
縁膜上に形成された単結晶シリコン薄膜上に、ゲルマニ
ウム或いはシリコンゲルマニウム混晶の半導体結晶を有
する半導体装置およびその製造方法に関する。さらには
光受光素子に関し、受光部にゲルマニウム膜或いはシリ
コンゲルマニウム膜を用いる光半導体装置およびその製
造方法に関する。
縁膜上に形成された単結晶シリコン薄膜上に、ゲルマニ
ウム或いはシリコンゲルマニウム混晶の半導体結晶を有
する半導体装置およびその製造方法に関する。さらには
光受光素子に関し、受光部にゲルマニウム膜或いはシリ
コンゲルマニウム膜を用いる光半導体装置およびその製
造方法に関する。
【０００２】
【従来の技術】シリコンとゲルマニウムの、もしくはシ
リコンとシリコンゲルマニウム混晶のヘテロエピタキシ
ャル構造は、ヘテロバイポーラトランジスタや光学素子
の特性を飛躍的に向上させる材料として注目されてい
る。結晶性のよいヘテロ構造を形成するために、ＣＶＤ
法やＭＢＥ法といった気相成長法が用いられているが、
例えばシリコン単結晶上にゲルマニウムをエピタキシャ
ル成長させる場合、シリコンとゲルマニウムの格子定数
が異なるために、ゲルマニウム膜とシリコン内部に応力
が生じ、ゲルマニウム膜が成長するに従い、ゲルマニウ
ムのアイランド構造が形成されるようになる。さらに
は，ゲルマニウムアイランドの端から不整合転位が導入
され、特に膜中にはその厚さ方向に貫いた転位が形成さ
れ、このような欠陥はリーク電流の増加などにつなが
り、それを適用し作製したデバイスに不具合を生じる。
リコンとシリコンゲルマニウム混晶のヘテロエピタキシ
ャル構造は、ヘテロバイポーラトランジスタや光学素子
の特性を飛躍的に向上させる材料として注目されてい
る。結晶性のよいヘテロ構造を形成するために、ＣＶＤ
法やＭＢＥ法といった気相成長法が用いられているが、
例えばシリコン単結晶上にゲルマニウムをエピタキシャ
ル成長させる場合、シリコンとゲルマニウムの格子定数
が異なるために、ゲルマニウム膜とシリコン内部に応力
が生じ、ゲルマニウム膜が成長するに従い、ゲルマニウ
ムのアイランド構造が形成されるようになる。さらに
は，ゲルマニウムアイランドの端から不整合転位が導入
され、特に膜中にはその厚さ方向に貫いた転位が形成さ
れ、このような欠陥はリーク電流の増加などにつなが
り、それを適用し作製したデバイスに不具合を生じる。
【０００３】こうしたゲルマニウムのアイランド化及び
貫通転位を防ぐために、辰巳らは特開平10‐256169にお
いて開示している。図6はこの開示例の概念図である。
シリコン基板上１に形成した層状のゲルマニウム膜２の
表面をシリコンゲルマニウム混晶３で被覆し、このシリ
コンゲルマニウム混晶膜を応力緩和層とし、且つ熱処理
を行うとゲルマニウム膜がアイランド構造にならず、膜
中に貫通転位が少なくなることを報告している。しかし
ながら、シリコン基板１とゲルマニウム膜２の境界近傍
に発生する格子不整合が完全に消滅するものではない
為、依然としてリーク電流を低減することができなかっ
た。また、応力緩和層であるシリコンゲルマニウム混晶
膜をエピタキシャル成長により積層する必要性があり、
ウエハー一枚あたりの処理能力をさらに低下させてい
た。
貫通転位を防ぐために、辰巳らは特開平10‐256169にお
いて開示している。図6はこの開示例の概念図である。
シリコン基板上１に形成した層状のゲルマニウム膜２の
表面をシリコンゲルマニウム混晶３で被覆し、このシリ
コンゲルマニウム混晶膜を応力緩和層とし、且つ熱処理
を行うとゲルマニウム膜がアイランド構造にならず、膜
中に貫通転位が少なくなることを報告している。しかし
ながら、シリコン基板１とゲルマニウム膜２の境界近傍
に発生する格子不整合が完全に消滅するものではない
為、依然としてリーク電流を低減することができなかっ
た。また、応力緩和層であるシリコンゲルマニウム混晶
膜をエピタキシャル成長により積層する必要性があり、
ウエハー一枚あたりの処理能力をさらに低下させてい
た。
【０００４】
【発明が解決しようとする課題】この方法を用いると、
応力緩和層であるシリコンゲルマニウム混晶膜を積層す
る必要性があり、生産性の上で不具合である。そこで、
本発明の目的は、応力緩和層に、絶縁体基板、或いは絶
縁膜上に形成された単結晶シリコン膜を用いることによ
り、結晶性のよい格子緩和したゲルマニウム膜及びシリ
コンゲルマニウム膜を、前述の単結晶シリコン膜上に成
長させる方法を提供することである。
応力緩和層であるシリコンゲルマニウム混晶膜を積層す
る必要性があり、生産性の上で不具合である。そこで、
本発明の目的は、応力緩和層に、絶縁体基板、或いは絶
縁膜上に形成された単結晶シリコン膜を用いることによ
り、結晶性のよい格子緩和したゲルマニウム膜及びシリ
コンゲルマニウム膜を、前述の単結晶シリコン膜上に成
長させる方法を提供することである。
【０００５】
【課題を解決するための手段】第1の発明は、絶縁体基
板或いは絶縁膜上に形成された単結晶シリコン薄膜上
に、シリコンゲルマニウム混晶膜又はゲルマニウム膜或
いはその多層単結晶膜のいずれから成るエピタキシャル
膜を具備し、外部光入力信号を電気信号へ変換する機能
を有することを特徴とする半導体装置に関する。
板或いは絶縁膜上に形成された単結晶シリコン薄膜上
に、シリコンゲルマニウム混晶膜又はゲルマニウム膜或
いはその多層単結晶膜のいずれから成るエピタキシャル
膜を具備し、外部光入力信号を電気信号へ変換する機能
を有することを特徴とする半導体装置に関する。
【０００６】第2の発明は、前記エピタキシャル膜の上
にアクセプタ原子が高濃度に注入されたP型導電層と、
真性半導体層と、ドナー原子が高濃度に注入されたN型
導電層を有することを特徴とする第１の発明の半導体装
置に関する。
にアクセプタ原子が高濃度に注入されたP型導電層と、
真性半導体層と、ドナー原子が高濃度に注入されたN型
導電層を有することを特徴とする第１の発明の半導体装
置に関する。
【０００７】第3の発明は、前記エピタキシャル膜の上
に金属膜を有し、当該エピタキシャル膜と当該金属膜が
ショットキー接合を形成していることを、特徴とする第
１の発明の半導体装置に関する。
に金属膜を有し、当該エピタキシャル膜と当該金属膜が
ショットキー接合を形成していることを、特徴とする第
１の発明の半導体装置に関する。
【０００８】第4の発明は、前記絶縁性基板或いは絶縁
膜上に形成された単結晶シリコン薄膜は、シリコンオン
サファイヤ（ＳＯＳ）構造もしくはシリコンオンインシ
ュレータ（ＳＯＩ）構造になっていることを特徴とする
第1の発明の半導体装置に関する。
膜上に形成された単結晶シリコン薄膜は、シリコンオン
サファイヤ（ＳＯＳ）構造もしくはシリコンオンインシ
ュレータ（ＳＯＩ）構造になっていることを特徴とする
第1の発明の半導体装置に関する。
【０００９】第5の発明は、絶縁性基板或いは絶縁層上
の単結晶シリコン薄膜に、シリコンゲルマニウム混晶膜
又はゲルマニウム膜或いはその多層単結晶膜をエピタキ
シャル成長させる工程と、その後或いはその途中工程に
おいて、熱処理によって格子緩和を促す工程とを有する
ことを特徴とする、半導体装置の製造方法に関する。
の単結晶シリコン薄膜に、シリコンゲルマニウム混晶膜
又はゲルマニウム膜或いはその多層単結晶膜をエピタキ
シャル成長させる工程と、その後或いはその途中工程に
おいて、熱処理によって格子緩和を促す工程とを有する
ことを特徴とする、半導体装置の製造方法に関する。
【００１０】第6の発明は、エピタキシャル成長を施す
工程が有機金属気相成長法(MO-CVD法)、分子線成長法
（MBE法）、或いは超高真空気相成長法（UHV-CVD法）の
いずれかであることを特徴とする第5の発明の半導体装
置製造方法に関する。第7の発明は，前記熱処理工程
が、昇温過程、定温過程、降温過程或いはその繰り返し
過程であることを、特徴とする第5の半導体装置の製造
方法に関する。
工程が有機金属気相成長法(MO-CVD法)、分子線成長法
（MBE法）、或いは超高真空気相成長法（UHV-CVD法）の
いずれかであることを特徴とする第5の発明の半導体装
置製造方法に関する。第7の発明は，前記熱処理工程
が、昇温過程、定温過程、降温過程或いはその繰り返し
過程であることを、特徴とする第5の半導体装置の製造
方法に関する。
【００１１】
【発明の実施の形態】以下では本発明の概略を説明す
る。絶縁体基板或いは絶縁膜上に形成された単結晶シリ
コン薄膜は、当該薄膜の上に積層したエピタキシャル膜
との間で生ずる応力を緩和する役割を持つ。以下に図面
を参照しながらこの効果を説明する。図１に本発明の概
念図を示す。４はシリコン酸化膜層、５は単結晶シリコ
ン薄膜、６はゲルマニウム膜またはシリコンゲルマニウ
ム混晶膜である。図２は図１の拡大部である。シリコン
酸化膜層４上の単結晶シリコン薄膜は、酸素イオンをシ
リコン基板に打ち込み、基板中のシリコンと反応させ二
酸化シリコンとするSIMOX（Separation by Implanted O
xygen）法や、一方のシリコン基板を酸化させて、別の
シリコン基板に貼りつける貼り合わせ法などで形成され
る。例えば単結晶シリコン薄膜５の上にゲルマニウム膜
６を積層すると、図２（a）に示すように、ゲルマニウ
ムの格子定数（5.64Å）と単結晶シリコン薄膜の格子定
数（5.43Å）が異なるため、単結晶シリコン膜５とゲル
マニウム膜６で格子不整合が生じそれぞれの膜に応力が
生ずる。従来技術においては、積層したゲルマニウム膜
６の下地がシリコン基板であるため、ゲルマニウム膜６
中に発生した格子不整合７は熱処理を施しても消滅しな
い。また各膜中に発生した応力も緩和されることなくウ
エハ中に残る。しかし、本発明においては、積層したゲ
ルマニウム膜６の直下が薄膜の単結晶シリコン層である
のと同時に、さらに非晶質であるシリコン酸化膜層４が
存在する為、熱処理を施すことにより単結晶シリコン薄
膜５がゲルマニウム膜６に格子整合する。従って積層時
にゲルマニウム膜６中に発生した格子不整合７が低滅す
ることが可能となる。また膜中の応力も緩和される。
る。絶縁体基板或いは絶縁膜上に形成された単結晶シリ
コン薄膜は、当該薄膜の上に積層したエピタキシャル膜
との間で生ずる応力を緩和する役割を持つ。以下に図面
を参照しながらこの効果を説明する。図１に本発明の概
念図を示す。４はシリコン酸化膜層、５は単結晶シリコ
ン薄膜、６はゲルマニウム膜またはシリコンゲルマニウ
ム混晶膜である。図２は図１の拡大部である。シリコン
酸化膜層４上の単結晶シリコン薄膜は、酸素イオンをシ
リコン基板に打ち込み、基板中のシリコンと反応させ二
酸化シリコンとするSIMOX（Separation by Implanted O
xygen）法や、一方のシリコン基板を酸化させて、別の
シリコン基板に貼りつける貼り合わせ法などで形成され
る。例えば単結晶シリコン薄膜５の上にゲルマニウム膜
６を積層すると、図２（a）に示すように、ゲルマニウ
ムの格子定数（5.64Å）と単結晶シリコン薄膜の格子定
数（5.43Å）が異なるため、単結晶シリコン膜５とゲル
マニウム膜６で格子不整合が生じそれぞれの膜に応力が
生ずる。従来技術においては、積層したゲルマニウム膜
６の下地がシリコン基板であるため、ゲルマニウム膜６
中に発生した格子不整合７は熱処理を施しても消滅しな
い。また各膜中に発生した応力も緩和されることなくウ
エハ中に残る。しかし、本発明においては、積層したゲ
ルマニウム膜６の直下が薄膜の単結晶シリコン層である
のと同時に、さらに非晶質であるシリコン酸化膜層４が
存在する為、熱処理を施すことにより単結晶シリコン薄
膜５がゲルマニウム膜６に格子整合する。従って積層時
にゲルマニウム膜６中に発生した格子不整合７が低滅す
ることが可能となる。また膜中の応力も緩和される。
【００１２】以下、本発明の実施例を図面を参照して説
明する。図３に示す本発明の第１の実施例は、ゲルマニ
ウムのエピタキシャル層にアクセプタ原子が高濃度に注
入されたP型ゲルマニウム層10と、真性ゲルマニウム層9
と、ドナー原子が高濃度に注入されたN型ゲルマニウム
層8を有することを特徴とするPIN型及びNIP型のPINダイ
オードである。 （a）はPIN型、（b）はNIP型である。
まず、PIN型について説明する。先に述べたSIMOX法或い
は貼り合わせ法などによって製作された、絶縁膜上の単
結晶シリコン薄膜上を犠牲酸化することにより5nm以下
にまで薄膜化する。さらにその上に、UHV-CVD法を用い
てゲルマニウム膜をエピタキシャル成長させる。但し、
エピタキシャル成長時にはまずホスフィン（PH3）とジ
シラン（Si6H6）混合気体を用いて、N型ゲルマニウム層
8層を成長させ、続いてジシランのみを用いて真性ゲル
マニウム層９を連続的に成長させる。エピタキシャル成
長法としては、MO-CVD法,或いはMBE法であってもよい。
その後、図４に示した昇温過程、定温過程、降温過程に
よって、先に述べた原理でゲルマニウム膜が格子緩和
し、結晶性のよいゲルマニウム膜が得られる。その後、
ゲルマニウム膜にボロン（B）をイオン注入し1.0×1019
cm-3程度のP型の導電層をもつゲルマニウム膜10を得
る。以上のプロセスにより、PINダイオードを絶縁性基
板もしくは絶縁膜上の単結晶シリコン膜上に形成するこ
とが可能である。
明する。図３に示す本発明の第１の実施例は、ゲルマニ
ウムのエピタキシャル層にアクセプタ原子が高濃度に注
入されたP型ゲルマニウム層10と、真性ゲルマニウム層9
と、ドナー原子が高濃度に注入されたN型ゲルマニウム
層8を有することを特徴とするPIN型及びNIP型のPINダイ
オードである。 （a）はPIN型、（b）はNIP型である。
まず、PIN型について説明する。先に述べたSIMOX法或い
は貼り合わせ法などによって製作された、絶縁膜上の単
結晶シリコン薄膜上を犠牲酸化することにより5nm以下
にまで薄膜化する。さらにその上に、UHV-CVD法を用い
てゲルマニウム膜をエピタキシャル成長させる。但し、
エピタキシャル成長時にはまずホスフィン（PH3）とジ
シラン（Si6H6）混合気体を用いて、N型ゲルマニウム層
8層を成長させ、続いてジシランのみを用いて真性ゲル
マニウム層９を連続的に成長させる。エピタキシャル成
長法としては、MO-CVD法,或いはMBE法であってもよい。
その後、図４に示した昇温過程、定温過程、降温過程に
よって、先に述べた原理でゲルマニウム膜が格子緩和
し、結晶性のよいゲルマニウム膜が得られる。その後、
ゲルマニウム膜にボロン（B）をイオン注入し1.0×1019
cm-3程度のP型の導電層をもつゲルマニウム膜10を得
る。以上のプロセスにより、PINダイオードを絶縁性基
板もしくは絶縁膜上の単結晶シリコン膜上に形成するこ
とが可能である。
【００１３】次に、図４（ｂ）のNIP型について説明す
る。NIP型の場合は、エピタキシャル成長時、ホスフィ
ンの代わりにジボラン（B2H6）を用いる。そしてイオン
注入時にはリン（P）をイオン注入し、1.0×1019cm-3程
度のN型の導電層をもつゲルマニウム膜8を得る。
る。NIP型の場合は、エピタキシャル成長時、ホスフィ
ンの代わりにジボラン（B2H6）を用いる。そしてイオン
注入時にはリン（P）をイオン注入し、1.0×1019cm-3程
度のN型の導電層をもつゲルマニウム膜8を得る。
【００１４】図５に示す本発明の第2の実施例は、ゲル
マニウム膜のエピタキシャル膜とその上に形成した金属
膜が、ショットキー接合を形成していることを特徴とし
ているショットキーダイオードである。先に述べたSIMO
X法或いは貼り合わせ法などによって製作された、絶縁
膜上の単結晶シリコン薄膜を犠牲酸化することにより5n
m以下にまで薄膜化する。さらにその上に、UHV-CVD法を
用いてゲルマニウム膜をエピタキシャル成長させる。但
し、エピタキシャル成長時にはまずジボラン（B2H6）と
ジシラン（Si6H6）混合気体を用いて、P型ゲルマニウム
層10層を成長させる。エピタキシャル成長法としては、
MO-CVD法,或いはMBE法であってもよい。その後、図４に
示した昇温過程、定温過程、降温過程によって、先に述
べた原理でゲルマニウム膜が格子緩和し、結晶性のよい
ゲルマニウム膜が得られる。最後に、スパッタ法によっ
て、金属である金（Au）をゲルマニウム膜上に形成す
る。以上のプロセスにより、ショットキーダイオードを
形成することが可能である。
マニウム膜のエピタキシャル膜とその上に形成した金属
膜が、ショットキー接合を形成していることを特徴とし
ているショットキーダイオードである。先に述べたSIMO
X法或いは貼り合わせ法などによって製作された、絶縁
膜上の単結晶シリコン薄膜を犠牲酸化することにより5n
m以下にまで薄膜化する。さらにその上に、UHV-CVD法を
用いてゲルマニウム膜をエピタキシャル成長させる。但
し、エピタキシャル成長時にはまずジボラン（B2H6）と
ジシラン（Si6H6）混合気体を用いて、P型ゲルマニウム
層10層を成長させる。エピタキシャル成長法としては、
MO-CVD法,或いはMBE法であってもよい。その後、図４に
示した昇温過程、定温過程、降温過程によって、先に述
べた原理でゲルマニウム膜が格子緩和し、結晶性のよい
ゲルマニウム膜が得られる。最後に、スパッタ法によっ
て、金属である金（Au）をゲルマニウム膜上に形成す
る。以上のプロセスにより、ショットキーダイオードを
形成することが可能である。
【００１５】
【発明の効果】以上の発明から、有機金属気層成長法(M
O-CVD法)、分子線成長法（MBE法）或いは超高真空気層
成長法（UHV-CVD法）を用いて、格子緩和し、かつ欠陥
が少ないゲルマニウム膜もしくはシリコンゲルマニウム
混晶膜を絶縁性基板もしくは、絶縁膜上に形成された単
結晶シリコン膜上に成長させることが可能である。欠陥
が少ないため、これを適用したデバイスのリーク電流を
抑えることができ、デバイスの光学素子としての特性を
上げることが可能となる。
O-CVD法)、分子線成長法（MBE法）或いは超高真空気層
成長法（UHV-CVD法）を用いて、格子緩和し、かつ欠陥
が少ないゲルマニウム膜もしくはシリコンゲルマニウム
混晶膜を絶縁性基板もしくは、絶縁膜上に形成された単
結晶シリコン膜上に成長させることが可能である。欠陥
が少ないため、これを適用したデバイスのリーク電流を
抑えることができ、デバイスの光学素子としての特性を
上げることが可能となる。
【図１】 本発明の概念図。
【図２】 図１の拡大図。
【図３】 PINダイオードの概念図。
【図４】 ショットキー型ダイオードの概念図。
【図５】 昇温過程、定温過程及び降温過程の温度変
化。
化。
【図６】 開示例の概念図。
1 シリコン基板
2 ゲルマニウム膜
3 シリコンゲルマニウム膜
4 シリコン酸化膜
5 単結晶シリコン薄膜
6 ゲルマニウム膜およびシリコンゲルマニウム膜
7 格子不整合
8 N型ゲルマニウム層
9 真性ゲルマニウム層
10 P型ゲルマニウム層
11 アルミ金属膜
20 ゲルマニウム原子
21 シリコン原子
22 酸素原子
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/872
(72)発明者 原 寿樹
長野県諏訪市大和３丁目３番５号 セイコ
ーエプソン株式会社内
(72)発明者 渡邉 幸宗
長野県諏訪市大和３丁目３番５号 セイコ
ーエプソン株式会社内
Ｆターム(参考） 4M104 BB09 CC03 GG05
4M118 AA10 AB10 CA05 CA06 CB01
CB14 EA01
5F045 AA04 AA05 AA07 AB01 AB02
AB05 AF03 BB12 CA13 DA67
HA06
5F049 MA04 MA05 MB02 NA05 PA03
PA04 PA05 PA11 SS01 SS03
Claims (7)
- 【請求項１】 絶縁体基板或いは絶縁膜上に形成された
単結晶シリコン薄膜上に、シリコンゲルマニウム混晶膜
又はゲルマニウム膜或いはその多層単結晶膜のいずれか
ら成るエピタキシャル膜を具備し、外部光入力信号を電
気信号へ変換する機能を有することを特徴とする半導体
装置。 - 【請求項２】 前記エピタキシャル膜にアクセプタ原子
が高濃度に注入されたP型導電層と、真性半導体層と、
ドナー原子が高濃度に注入されたN型導電層を有するこ
と、を特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記エピタキシャル膜の上に金属膜を有
し、当該エピタキシャル膜と当該金属膜がショットキー
接合を形成していること、を特徴とする請求項１記載の
半導体装置。 - 【請求項４】 前記絶縁性基板或いは絶縁膜上に形成さ
れた単結晶シリコン薄膜は、シリコンオンサファイヤ
（SOS）構造もしくはシリコンオンインシュレータ(SOI)
構造となっていること、を特徴とする請求項１に記載の
半導体装置。 - 【請求項５】 絶縁性基板或いは絶縁膜上の単結晶シリ
コン薄膜に、シリコンゲルマニウム混晶膜又はゲルマニ
ウム膜或いはその多層単結晶膜を、エピタキシャル成長
させる工程と、その後或いはその途中工程において熱処
理によって格子緩和を促す工程と、を有することを特徴
とする半導体装置の製造方法。 - 【請求項６】 前記エピタキシャル成長を施す工程は、
有機金属気相成長法(Metal Organic Chemical Vapor de
position ；MO-CVD法)、分子線成長法（Molecular Beam
Epitaxy ;MBE法）、或いは超高真空気相成長法（Ultra
High VacuumChemical Vapor Deposition ;UHV-CVD法）
のいずれかであること、を特徴とする請求項５記載の半
導体装置の製造方法。 - 【請求項７】 前記熱処理工程は、昇温過程、定温過
程、降温過程或いはその繰り返し過程であること、を特
徴とする請求項５記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002089836A JP2003282932A (ja) | 2002-03-27 | 2002-03-27 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002089836A JP2003282932A (ja) | 2002-03-27 | 2002-03-27 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003282932A true JP2003282932A (ja) | 2003-10-03 |
Family
ID=29235314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002089836A Pending JP2003282932A (ja) | 2002-03-27 | 2002-03-27 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003282932A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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2002
- 2002-03-27 JP JP2002089836A patent/JP2003282932A/ja active Pending
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