JP2007266613A - 半導体基板および半導体装置 - Google Patents

Abstract

【課題】コストの上昇や、信頼性の低下を招かずにＳＯＩ構造を形成することと同様の効果を有する半導体基板及び半導体装置を提供する。
【解決手段】半導体からなる半導体基板であって、内部に空洞を有し、かつ前記空洞の内部に前記半導体からなる柱が存在し、前記空洞上の半導体基板の厚さをｔ、前記柱から最も近い前記半導体からなる領域と前記柱との間の距離をｗ、前記半導体のヤング率をＥ（Ｎ／μｍ² ）、前記空洞上の前記半導体基板にかかる荷重をＰ（Ｎ／μｍ² ）とした場合に、ｗ≦ｔ（Ｅ／０．０５６８Ｐ）^１／４の条件を満たすことを特徴とする。
【選択図】図１９

Description

本発明は、ＳＯＩ構造と同様の効果を有する半導体基板および同半導体基板を用いた半導体装置に関する。

近年、ＤＲＡＭ等の電子デバイスにおいては、よりいっそうの高速化や省電力化が求められている。高速化や省電力化を実現するための１つの手段として、通常用いられているシリコン基板（バルクシリコン基板）の代わりに、ＳＯＩ（Silicon On Insulator）基板を用いることがあげられる。

ＳＯＩ基板は絶縁領域上にシリコン領域が存在するという構造を持った基板であって、その形成方法にはいくつもの種類があり、例えば貼り合わせ法、ＳＩＭＯＸ（Separation by IMplanted OXygen）法、ＥＬＴＲＡＮ（Epitaxial Layer TRANsfer）法などがある。

しかしながら、従来のＳＯＩ基板の形成方法はコストがかかるため、ＤＲＡＭ等の民生用電子デバイスには向いていなという問題があった。さらに、欠陥の少ないシリコン領域（素子形成領域）を形成することが困難であるため、バルクシリコン基板を用いた場合に比べて、十分な信頼性が得られないという問題もあった。

上述の如く、電子デバイスのさらなる高性能化は、ＳＯＩ基板を用いることにより実現可能であるが、コストや信頼性の点で問題があった。

本発明は、上記事情を考慮してなされたもので、その代表たる目的は、コストの上昇や、信頼性の低下を招かずに形成できるＳＯＩ構造と同様の効果を有する半導体基板および半導体装置を提供することを目的としている。

本発明に係る半導体基板は、半導体からなる半導体基板であって、内部に空洞を有し、かつ前記空洞の内部に前記半導体からなる柱が存在し、前記空洞上の半導体基板の厚さをｔ、前記柱から最も近い前記半導体からなる領域と前記柱との間の距離をｗ、前記半導体のヤング率をＥ（Ｎ／μｍ² ）、前記空洞上の前記半導体基板にかかる荷重をＰ（Ｎ／μｍ² ）とした場合に、ｗ≦ｔ（Ｅ／０．０５６８Ｐ）^１／４の条件を満たすことを特徴とする。

本発明に係る他の半導体基板は、半導体からなる半導体基板であって、内部に空洞を有し、かつ前記空洞の内部に前記半導体からなる柱が存在し、前記半導体からなる領域は、前記空洞の端部および前記空洞内に存在する前記柱とは別の前記半導体からなる柱の一方であることを特徴とする。

本発明に係る半導体装置は、本発明に係る半導体基板と、前記半導体基板の前記空洞、前記絶縁部材および前記応力発生膜のいずれかの上の半導体領域上に形成された半導体素子とを含むことを特徴とする。

ここで、半導体基板のほぼ全体に空洞を設ける必要なく（なお、全体に設けると半導体基板が空洞の上下で分断されるので意味はない）、必要なところだけ、具体的にはＳＯＩ基板のメリットを享受したいところだけで十分である。

また、本発明に係る他の半導体基板は、半導体基板中に平板状の絶縁部材が部分的に設けられていることを特徴とする。

本発明に係る半導体基板の製造方法は、半導体基板の表面に複数の第１のトレンチを形成する工程と、前記半導体基板に熱処理を施すことによって、前記複数の第１のトレンチを１つの平板状の空洞に変える工程とを有することを特徴とする。

また、本発明に係る他の半導体基板の製造方法は、半導体基板の表面に、複数の第１のトレンチを形成するとともに、前記第１のトレンチよりも開口面が広い第３のトレンチを形成する工程と、前記半導体基板に熱処理を施すことによって、前記複数の第１のトレンチと前記第３のトレンチとを、平板状の空間領域を有し、かつ前記半導体基板の表面に開口面を有する閉じていない１つの空洞に変える工程と、前記空洞の内部を絶縁膜で埋め込む工程とを有することを特徴とする。

これらの半導体基板の製造方法の好ましい形態は以下の通りである。

（１）平板状の空洞を形成した後、半導体基板の表面に平板状の空洞に達する第２のトレンチを形成する工程と、第２のトレンチおよび平板状の空洞の内部を絶縁膜で埋め込む工程とをさらに有する。

（２）平板状の空洞を形成した後、熱酸化により平板状の空洞の内面に酸化膜を形成する。この後、必要に応じて上記（１）の工程を行う。

（３）第１のトレンチの最短の間隔をＤ、第１のトレンチの開口面の面積と同じ面積を有する円の半径をＲとした場合に、Ｄ＜４Ｒとなるように、複数の第１のトレンチを配列形成する。

（４）半導体基板としてシリコン基板を用いる。

（５）上記（４）において、減圧下かつＳｉＯ₂ が還元される雰囲気で空洞を形成するための熱処理を行う。

（６）上記（４）において、減圧下かつ水素雰囲気で空洞を形成するための熱処理を行う。

（７）上記（４）において、減圧下かつ１０００℃以上１２００℃以下で空洞を形成するための熱処理を行う。

本発明の如き構成の半導体基板であれば、本発明の半導体基板の製造方法により、コストの上昇や信頼性の低下を招かずにＳＯＩと同様の機能を有する構造を形成することができる。

コストの上昇を防止できる理由は、半導体基板に形成した複数のトレンチを熱処理によって１つの空洞に変えるというシンプルなプロセスにより、ＳＯＩ構造の絶縁領域を形成しているからである。

上記のように熱処理による表面マイグレーションを利用して単結晶領域を形成できるため、初期の基板として多少の欠陥を含んだシリコン基板を使用することができる。この結果、ウェハコストを削減できる。すなわち、従来のＳＯＩ基板に比べても勿論のこと、バルク基板に形成した従来のトランジスタと比べても、コストを抑えることができる可能性がある。

また、この方法では、複数のトレンチを形成した領域がＳＯＩ構造となるため、所望の領域のみＳＯＩ構造とすることができる。したがって、ＳＯＩ構造が必要とされる領域のみをＳＯＩ構造を形成することで、コストの上昇をさらに抑制でき、またデバイス設計の自由度も高くなる。

信頼性の低下を防止できる理由は、上記複数のトレンチから１つの空洞への形状変化が、半導体基板の表面エネルギーを極小にするように生じる半導体の表面マイグレーションによるものであるため、素子を形成する半導体領域の結晶性が通常の単結晶半導体と同程度となるからである。

本発明の上記ならびにその他の目的と新規な特徴は、本明細書の記載および添付図面によって明らかになるであろう。

本発明によれば、コストの上昇や信頼性の低下を招かずにＳＯＩ構造と同様の効果を有する半導体基板を実現できるようになる。

以下、図面を参照しながら本発明の実施の形態（以下、実施形態という）を説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態に係る平板状の空洞（ＥＳＳ：Empty Space in Silicon）を有するシリコン基板、すなわち究極のＳＯＩ基板といえるＳＯＮ（Silicon On Nothing）基板の形成方法を示す断面図である。

まず、図１（ａ）示すように、単結晶のシリコン基板１上にマスク材２を形成し、その上にフォトレジストパターン３を形成する。マスク材２については後で説明する。

次に図１（ｂ）に示すように、フォトレジストパターン３をマスクとして、異方性エッチング例えばＲＩＥによりマスク材２をパターニングし、マスク材２にフォトレジストパターン３のパターンを転写する。

次に図１（ｃ）に示すように、フォトレジストパターン３を炭化して剥離した後、マスク材２をマスクとして異方性エッチング例えばＲＩＥによりシリコン基板をパターニングして、シリコン基板の表面に複数のトレンチ４を２次元的に配列形成する。

ここで、トレンチ４の半径は０．２μｍ、深さは２μｍ、トレンチ４の最短の間隔（後述の図３参照）は０．８μｍである。トレンチ４のレイアウトについては後で説明する
また、マスク材２は、異方性エッチングによるシリコン基板１のパターニングの際にシリコンよりもエッチングレートが十分に遅い材料が望ましく、例えば異方性エッチングにＲＩＥを用いた場合には、シリコン酸化膜、またはシリコン窒化膜とシリコン酸化膜との積層膜などが適している。

次にマスク材２を除去した後、減圧下（大気圧よりも低い圧力）の非酸化性雰囲気、好ましくはＳｉＯ₂ を還元する雰囲気、例えば１１００℃、１０Ｔｏｒｒの１００％水素雰囲気中にて高温アニールを行うことにより、図１（ｄ）を経て図１（ｅ）に示すように、各トレンチ４の開口面が閉ざされて空洞が形成され、さらに各トレンチ４にて形成された空洞同士が一体化することによって、シリコン基板１
の内部に１つの平板状の空洞５が形成される。ここでは、熱処理温度を１１００℃としたがそれよりも高くても良い。

この形状変化は、シリコン基板１の表面のシリコン酸化膜が除去された後、表面エネルギーを最小にするように生じるシリコンの表面マイグレーションによるものである。

ここで、平板状の空洞が形成されるか否かは、初期のトレンチ４のレイアウトによって決まる。本実施形態のようにトレンチ４の最短の間隔が０．８μｍの場合には、図１（ｅ）に示したように、それぞれのトレンチ４の底にて形成される空洞同士が一体化して、大きな平板状の空洞が形成される。しかし、トレンチ４の最短の間隔が０．９μｍの場合には、図２に示すように、それぞれのトレンチ４において球状の空洞６が形成されるだけである。

トレンチ４のレイアウトについて平面図を用いてさらに詳細に説明する。図３は、トレンチ４のレイアウトを示す平面図である。図３の各トレンチ４のレイアウトの右にはそれから形成される平板状の空洞５の平面図も示してある。各トレンチ４のレイアウトの平面図のＷ−Ｗ’断面図は図１（ｃ）の断面図に相当し、各平板状の空洞５の平面図のＷ−Ｗ’断面図は図１（ｅ）の断面図に相当する。

図において、Ｄはトレンチ４の間隔、Ｒはトレンチ４の半径を示している。なお、空洞５の短辺方向の寸法は例えば１００μｍ程度である。また、空洞５の長辺方向の最大寸法はチップのそれと同程度であり、一方最小寸法はロジック部のＭＯＳトランジスタ領域のそれと同程度である。

本発明者らの研究によれば、Ｄ＞４．５Ｒとした場合、平板状の空洞を形成することができず、各トレンチの下部にて球状の空洞が形成されるのみであり、Ｄ＜４Ｒとした場合、平板状の空洞を形成することができることが分かった。なお、４Ｒ≦Ｄ≦４．５Ｒの場合には、平板状の空洞を形成することができたり、できなかったりする。

したがって、図３に示した各トレンチのレイアウトにおいて、Ｄ＜４Ｒと設定することにより、各トレンチ４の底で形成される空洞が一体化して、初期にトレンチ４の形成されていた領域下に平板状の空洞５を選択的に形成することができる。

すなわち、本実施形態によれば、平板状の空洞５を形成したい領域のみに、Ｄ＜４Ｒを満たすようにトレンチ４をレイアウトしておくことで、その領域下のみに平板状の空洞５を形成することができ、ウェハ面内において部分的に平板状の空洞（誘電体領域）を有するシリコン基板を形成することができる。

これは、ウェハ面内の所望の領域のみをＳＯＩ構造にできることを意味し、その領域では高速性、低消費電力などＳＯＩ基板のメリットを享受することができる。したがって、高価な基板であるＳＯＩ基板を用いずに、ＳＯＩ基板のメリットを享受することができる。

しかも、ＳＩＭＯＸやＥＬＴＲＡＮ等のＳＯＩ基板とは異なり、素子を形成するシリコン領域に欠陥を生じさせることはない。何故なら、トレンチの表面エネルギーを最小にするように生じるシリコンの表面マイグレーションによって、空洞を形成しているので、素子を形成するシリコン領域の結晶性は通常の単結晶シリコンと同程度となるからである。

このような平板状の空洞を設ける部分としては、例えば図４に示すように、高速性、低消費電力が要求される、ＤＲＡＭ／ＬＯＧＩＣ混載のＬＯＧＩＣ部の基板中があげられる。

なお、ＲＩＥにより複数のトレンチ４を形成した場合には、複数のトレンチ４を平板状の空洞に形状変化させるための熱処理を行う直前に、複数のトレンチ４の内面に厚さ１０ｎｍ程度の熱酸化膜を形成した後、その熱酸化膜を除去することが望ましい。このような熱酸化膜の形成と除去によって、ＲＩＥにより生じたシリコン基板１のダメージを十分に除去することができる。

なお、本実施形態では、トレンチ４の開口面の形状が円の場合について説明したが、矩形の場合でも同様の結果が得られる。この場合のＲは、その矩形の面積と同じ面積の円の半径となる。矩形以外の他の形状の場合についても同様である。

また、マスク材２を除去せずに熱処理を行っても、同様に平板状の空洞５を形成することができる。ただし、平坦化されたシリコン基板１の表面を利用するためには、基板表面の平坦化も同時に行えるマスク材２の除去後の熱処理のほうが望ましい。マスク材２を除去しないで熱処理を行っても、その後ＣＭＰ（Chemical Mechanical Polishing）工程を追加することによって表面を平坦にすることはできる。

また、平板状の空洞上の基板表面は、その他の基板表面に対して少し下がっている。その理由は、各トレンチの底で形成される空洞の体積が初期のトレンチの体積よりも小さくなり、先に形成する複数のトレンチの体積に対して、形成される平板状の空洞の体積を差し引いた分だけ、基板表面が下がるからだと考えられる。なお、平板状の空洞上の基板表面は平坦である。

これは、平板状の空洞をＤＲＡＭ／ＬＯＧＩＣ混載のＬＯＧＩＣ部に適用することを考えると、ＤＲＡＭ部とＬＯＧＩＣ部との境界部分に段差が生じることを意味している。すなわち、本発明を適用したＤＲＡＭ／ＬＯＧＩＣ混載であるか否かは、ＤＲＡＭ部とＬＯＧＩＣ部との境界部分に段差があるか否かである分かる。他のデバイスでも同様の段差は生じる。

上記段差は、Ｒ＝０．２μｍ、Ｄ＝０．８μｍの場合には、０．１μｍ以下となる。この程度の段差であれば問題なく露光できる。今の技術では０．２μｍ以下であれば問題なく露光できる。

段差の影響を軽減する具体的な方法について述べる。光露光の場合、段差上ではマスク（レクチル）のパターンよりも細いパターンがレジストに転写されるので、マスク（レクチル）の段差上に対応した部分のパターンについては、予め細くなる分を見込んで幅広のパターンとすると良い。他の方法としては、電子ビーム露光を用いることがあげられる。何故なら、電子ビーム露光は光露光に比べて段差の影響を受けにくいからである。

上述したように、ある程度の段差であればそのまま残しておいても問題はないが、その影響を無視できない場合には、平板状の空洞を形成する前に、空洞の形成領域以外の領域を予め低下する分だけ掘り下げておくか、あるいは平板状の空洞を形成した後に低下した分だけ空洞の形成領域上のみを持ち上げるか、あるいは全面をＣＭＰにより研磨して表面を平坦化すれば良い。

予め低下する分だけ掘り下げる場合には、例えば平板状の空洞の形成領域をマスク例えば酸化膜で覆った状態で、ＲＩＥ法により平板状の空洞を形成しない領域を選択的にエッチングしてその表面を後退させる。

一方、低下した分だけ持ち上げる場合には、例えば平板状の空洞の形成領域以外をマスクで覆った状態で、ジクロロシランと塩酸を用いたＳｉの選択エピタキシャル成長を行えば良い。

また、高温・長時間の熱処理によって平板状の空洞を形成すれば、表面全体を平坦にすることが可能である。

以上述べたように、本実施形態によれば、シリコンの表面マイグレーションによって、複数のトレンチを１つの平板状の空洞に変えるというシンプルかつダメージフリーなプロセスにより、誘電体領域が空洞のＳＯＩ構造を実現できる。したがって、本実施形態によれば、コストの上昇や信頼性の低下を招かずに、ＳＯＩ構造を有するシリコン基板を提供できるようになる。

また、平板状の空洞の位置および大きさは、複数のトレンチの位置および大きさによって制御できるので、シリコン基板中の所望の領域に所望の大きさのＳＯＩ構造を容易に導入することができる。

なお、本実施形態では、シリコン基板中に１つの平板状の空洞を形成する例について説明したが、シリコン基板中に複数の平板状の空洞を形成しても良い。

（第２の実施形態）
図５〜図７は、本発明の第２の実施形態に係るＭＯＳトランジスタの製造方法を示す断面図である。なお、以下の図において、前出した図と同一符号は同一部分または相当部分を示し、その詳細な説明は省略する。

本実施形態では、シリコン基板中に平板状の空洞を形成し、この平板状の空洞上にＭＯＳトランジスタを製造する場合について説明する。

まず、図１（ａ）〜図１（ｅ）に示した第１の実施形態と同様の方法により、図５（ａ）に示すように、シリコン基板１内に平板状の空洞５を形成する。

次に図５（ｂ）に示すように、シリコン基板１上にシリコン酸化膜７、シリコン窒化膜８、フォトレジストパターン９を順次形成する。

ここで、フォトレジストパターン９は、その開口部の少なくとも一部が空洞形成領域上に来るようにレイアウトされている。図には、開口部の全体が空洞形成領域上に来るようにレイアウトされている例が示されている。

次に図５（ｃ）に示すように、フォトレジストパターン９をマスクとして、異方性エッチング例えばＲＩＥによりシリコン窒化膜８、シリコン酸化膜７を順次パターニングし、フォトレジストパターン９のパターンをシリコン窒化膜８、シリコン酸化膜７に転写する。

次に図５（ｄ）に示すように、フォトレジストパターン９を炭化して剥離した後、シリコン窒化膜８、シリコン酸化膜７をマスクにしてシリコン基板１を異方性エッチング例えばＲＩＥによりパターニングし、平板状の空洞５まで繋がるトレンチ１０を形成する。

次に図６（ｅ）に示すように、熱酸化により平板状の空洞５の内面にシリコン熱酸化膜１１を形成する。次に同（ｅ）に示すように、平板状の空洞５およびトレンチ１０の内部を埋め込むように、シリコン酸化膜１２を全面に堆積した後、平板状の空洞５およびトレンチ１０の外部の不要なシリコン酸化膜をＣＭＰにより除去して表面を平坦化する。このとき、平板状の空洞５の内部を完全にシリコン酸化膜１２で埋め込む必要はなく、少なくともトレンチ１０を完全に埋め込むだけでも充分である。

次に図６（ｆ）に示すように、素子分離（ＳＴＩ）を形成するためのフォトレジストパターン１３を形成した後、これをマスクとしてシリコン窒化膜８、シリコン酸化膜７を異方性エッチング例えばＲＩＥにより順次パターニングし、フォトレジストパターン１３のパターンをシリコン窒化膜８、シリコン酸化膜７に転写する。

次に図６（ｇ）に示すように、フォトレジストパターン１３を炭化して剥離した後、シリコン窒化膜８、シリコン酸化膜７をマスクにしてシリコン基板１を異方性エッチング例えばＲＩＥによりパターニングして、素子分離トレンチ１４を形成する。このとき、平板状の空洞４の内面に形成した熱酸化膜１１がＲＩＥストッパーとして働く。

次に図６（ｈ）に示すように、熱酸化により素子分離トレンチ１４の側面にシリコン熱酸化膜１５を形成した後、素子分離トレンチ１４内にシリコン酸化膜１６を埋め込み形成し、表面を平坦にする。

素子分離トレンチ１４の埋め込みは、例えば素子分離トレンチ１４の内部を充填するようにシリコン酸化膜１６を全面にＣＶＤにより堆積した後、素子分離トレンチ１４の外部の不要なシリコン酸化膜１６をＣＭＰにより除去することによって行う。

次に図７（ｉ）に示すように、シリコン窒化膜８、シリコン酸化膜７を除去する。シリコン窒化膜８は加熱Ｈ₃ ＰＯ₄ 溶液、シリコン酸化膜７は弗酸溶液を用い除去する。

次に図７（ｊ）に示すように、シリコン基板１の表面を熱酸化して、その表面にゲート酸化膜１７を形成する。上記熱酸化は、例えば、９００℃、酸素とＨＣｌとの混合ガス雰囲気中で行う。ここでは、ゲート絶縁膜として、酸化膜を用いたが、タンタルオキサイド膜、オキシナイトライド膜等の他の絶縁膜を用いても良い。

次に図７（ｋ）に示すように、基板全面に導電性膜を成膜し、これをパターニングしてゲート電極１８を形成する。

導電性膜としては、例えば多結晶シリコン膜、多結晶シリコン膜と金属シリサイド膜との積層膜、金属膜があげられる。上記各多結晶シリコン膜は不純物を含んだもので、アンドープの多結晶シリコン膜よりも低抵抗のものである。

多結晶シリコン膜を用いた場合には多結晶シリコンゲート、多結晶シリコン膜と金属シリサイド膜との積層膜を用いた場合にはポリサイドゲート、金属膜を用いた場合にはメタルゲートのＭＯＳトランジスタがそれぞれ形成されることになる。メタルゲートの場合にはいわゆるダマシンゲートを採用すると良い（A. Yagishita et al. IEDM1998 p.785）。

次に図７（ｋ）に示すようにゲート電極１５をマスクにしてシリコン基板１に不純物イオンを注入した後、上記不純物イオンを活性化するためのアニールを行って、浅くて低濃度の拡散層（エクステンション）１９，２０を形成する。

最後に、図７（ｌ）に示すように、公知の技術（側壁残し）によりゲート側壁絶縁膜２１を形成し、このゲート側壁絶縁膜２１とゲート電極１８をマスクにしてシリコン基板１に不純物イオンを注入した後、上記不純物イオンを活性化するためのアニールを行って、ソース拡散層２２およびドレイン拡散層２３を形成することでＬＤＤ構造のＭＯＳトランジスタが完成する。

なお、図７（ｋ）の工程のアニールを省略し、図７（ｌ）の工程のアニールで不純物イオンの活性化をまとめて行っても良い。

さらに、本実施形態では、トレンチ１０および素子分離トレンチ１４を形成する際に、シリコン窒化膜８、シリコン酸化膜７からなるマスク材を用いたが、シリコンとのエッチングにおける選択比を考慮して、シリコン酸化膜７’、シリコン窒化膜８、シリコン酸化膜７からなるマスク材を用いることが望ましい。

上記実施形態で説明したＭＯＳトランジスタは、例えばＤＲＡＭ／ＬＯＧＩＣ混載のＬＯＧＩＣを構成するＭＯＳトランジスタに用いると良い。この場合、ＬＯＧＩＣ領域では高速性、低消費電力などＳＯＩのメリットを享受できる。

ここで、ＬＯＧＩＣ領域のＭＯＳトランジスタの製造プロセスは、ＤＲＡＭ領域のＭＯＳトランジスタのそれと比べて、複数のトレンチを形成するためのエッチング工程と、複数のトレンチを１つの平板状の空洞に変える熱処理工程とが多いだけ、両者の製造プロセスは基本的に同じである。

したがって、従来のＤＲＡＭ／ＬＯＧＩＣ混載の製造プロセスをほぼそのまま踏襲できるので、ＬＯＧＩＣ領域では高速性、低消費電力などＳＯＩのメリットを享受できるＤＲＡＭ／ＬＯＧＩＣ混載を容易に実現することができる。

（第３の実施形態）
図８は、本発明の第３の実施形態に係るＭＯＳトランジスタの製造方法を示す断面図である。第２の実施形態では平板状の空洞をシリコン酸化膜で埋め込む方法について説明したが、本実施形態では平板状の空洞をシリコン酸化膜で埋め込まず、空洞の状態のまま残す方法について説明する。

まず、図８（ａ）に示すように、図１（ａ）〜図１（ｅ）に示した第１の実施形態と同様の方法により、シリコン基板１内に平板状の空洞５を形成する。

次に図８（ｂ）に示すように、熱酸化により平板状の空洞５の内面およびシリコン基板の表面にシリコン熱酸化膜２４を形成する。上記熱酸化は、例えば９００℃、酸素とＨＣｌとの混合ガス雰囲気中で行う。シリコン熱酸化膜２２は、後工程において、図６（ｇ）で示したようにＲＩＥ時におけるストッパーとしての役割を果たす。

次に図８（ｃ）に示すように、シリコン基板１上にシリコン熱酸化膜２４を介してシリコン窒化膜２５を形成した後、その上に素子分離（ＳＴＩ）を形成するためのフォトレジストパターン２６を形成する。

次に図８（ｄ）に示すように、フォトレジストパターン２６をマスクとして、シリコン窒化膜２５、シリコン熱酸化膜２４を異方性エッチング例えばＲＩＥにより順次パターニングし、フォトレジストパターン２６のパターンをシリコン窒化膜２５、シリコン熱酸化膜２４に転写する。

次にフォトレジストパターン２１を剥離した後、第２の実施形態で示した図６（ｆ）以降の工程と同様の工程を経て、図９に示すＬＤＤ構造のＭＯＳトランジスタが完成する。

本実施形態でも第２の実施形態と同様な効果を得ることができ、さらに本実施形態では平板状の空洞５をシリコン酸化膜で埋め込む工程がないので、プロセスの簡略化を図れるという効果も得られる。

（第４の実施形態）
図１０は、本発明の第４の実施形態に係るＭＯＳトランジスタの製造方法を示す工程断面である。

まず、図１０（ａ）に示すように、シリコン基板１上にマスク材２、フォトレジストパターン２７を順次形成する。

ここで、フォトレジストパターン２７が、第１の実施形態の図１（ａ）のフォトレジストパターン３と異なる点は、複数のトレンチ４に対応したパターン（開口部）の他に、そのパターンの近傍に、開口面の面積がトレンチ４よりも広いトレンチに対応したパターン（開口部）を有していることである。

次にフォトレジストパターン２７をマスクとして、異方性エッチング例えばＲＩＥによりマスク材２をパターニングし、フォトレジストパターン２７のパターンをマスク材２に転写し、その後フォトレジストパターン２７を炭化して剥離する。

次に図１０（ｂ）に示すように、マスク材２をマスクとして異方性エッチング例えばＲＩＥによりシリコン基板をパターニングして、シリコン基板の表面に複数のトレンチ４およびこれらのトレンチ４の近傍にそれらよりも開口面の面積が広いトレンチ２８を形成する。

次に図１０（ｃ）に示すように、マスク材２を剥離した後、減圧下の非酸化性雰囲気、例えば１１００℃、１０Ｔｏｒｒの１００％水素雰囲気中にて高温アニールを行うことにより、複数のトレンチ４およびトレンチ２８を、平板状の空間領域を有し、かつ基板表面に開口面を有する閉じていない１つの空洞５’に変える。

ここでは、複数のトレンチ４に関しては、第１の実施形態で示したように、シリコンの表面マイグレーションによる形状変化を利用しているため、各トレンチ４の底部で球形の空洞が形成され、その結果として平板状の空洞が形成されるが、大きいトレンチ２８の下部ではその角部のみ丸まるだけである。

図１２に、トレンチ４のレイアウトおよび空洞の平面図を示す。これは図３に対応する図であり、図１２の左側の平面図（トレンチレイアウト）は図３の左側の平面図（トレンチレイアウト）に相当し、図１２の右側の平面図（平板状の空洞）は図３の右側の平面図（平板状の空洞）に相当する。

ここで、大きなトレンチ２８は、以下で示すように空洞５の内面酸化用のトレンチであるため、その個数は１つ以上であれば良く、またその位置は、複数のトレンチ４の形状変化によって得られる平板状の空洞と繋がれば良いため、図１２に示した位置に限定されるものではなく、複数のトレンチ４の近傍であれば任意である。そして、大きなトレンチ２８の断面形状も任意である。

次に図１０（ｄ）に示すように、空洞５’の内面にシリコン熱酸化膜１１を形成した後、空洞５’を充填するように、シリコン酸化膜１２を全面に堆積する。

次に図１１（ｅ）に示すように、空洞５’の外部の不要なシリコン酸化膜１２をＣＭＰにより除去して表面を平坦化する。

次に図１１（ｆ）に示すように、シリコン酸化膜２９、シリコン窒化膜３０、素子分離トレンチ（ＳＴＩ）を形成するためのフォトレジストパターン３１を基板上に順次形成する。

次に図１１（ｇ）に示すように、フォトレジストパターン３１をマスクとして、シリコン窒化膜３０、シリコン酸化膜２９を異方性エッチング例えばＲＩＥにより順次パターニングし、フォトレジストパターン３１のパターンをシリコン窒化膜３０、シリコン酸化膜２９に転写する。

次にフォトレジストパターン３１を炭化して剥離した後、第２の実施形態で示した図６（ｆ）以降の工程と同様の工程を経て、図１３に示すＬＤＤ構造のＭＯＳトランジスタが完成する。

（第５の実施形態）
本実施形態では、第１〜第４の実施形態に適用可能な改善技術について説明する。上述した平板状の空洞を有するシリコン基板（ＳＯＮ基板）の形成方法においては、その形成方法上どうしても空洞５の形成領域の端部に段差が生じてしまう（図１４参照）。

上記段差は、空洞５上のシリコン基板１上にデバイスを作製しようとした際に問題となる。例えば、段差をまたいで電極となる金属膜をパターニングする際には、設計通りにパターニングできず、その結果として配線のショートやオープン等の問題が起こる。さらに、酸化処理を行う際には、段差付近の基板内に応力が生じ、結晶欠陥等の問題が起こる。

この種の段差を解消する方法としては、例えば、ＣＭＰ法またはＲＩＥ法を用いて表面を平坦化する方法が考えられる。後者の方法は、表面が低い方の領域を酸化膜などのマスク膜で覆った状態で、表面が高い方の領域をＲＩＥ法によりエッチングし、段差を解消するという方法である。しかし、いずれもの方法も段差を解消するために、一つ以上の工程を別に追加する必要があり、工程数の増加、作製プロセスの複雑化を招いてしまう。

そこで、本発明では、空洞５を形成しない領域にも、予めアスペクト比の小さな複数のトレンチを配列形成しておく。このとき形成するトレンチは、トレンチの下部に空洞が形成できないようなアスペクト比の小さなトレンチ（ダミートレンチ）であり、その密度は、予測される段差を解消できるように設計する。このように設計されたトレンチを予め形成しておくことで、空洞５の形成領域端部の段差を容易に解消することができる。

以下、図１５を参照しながら上記改善技術を用いたＳＯＮ基板の形成方法について説明する。

まず、図１５（ａ）に示すように、第１の実施形態と同様に、シリコン基板１上にマスク材２、フォトレジストパターン３を形成し、フォトレジストパターン３をマスクとしてマスク材２をエッチングし、マスク材２にフォトレジストパターン３のパターンを転写する。

次に図１５（ｂ）に示すように、フォトレジストパターン３を剥離した後、マスク材２をマスクとしてシリコン基板１をパターニングして、トレンチ４，４’を配列形成する。ここで、トレンチ４，４’のアスペクト比は互いに異なっており、同様に密度も互いに異なっている。アスペクト比および密度に関しては後述する。

次に図１５（ｃ）に示すように、シリコン酸化膜２を弗化水素水溶液により除去する。

次にこの状態のシリコン基板１を還元性雰囲気中にて熱処理する。この熱処理により、シリコン基板１の表面エネルギーが最小になるように、シリコンの表面マイグレーションが生じる。

その結果、トレンチ４が形成された領域の形状は図１５（ｄ）、図１５（ｅ）に示すように変化し、シリコン基板１中に板状の空洞５が形成される。このとき、空洞が形成された領域上の基板表面は、図１５（ａ）の工程時と比べて低くなる。

一方、トレンチ４’が形成された領域の形状は図１５（ｄ）、図１５（ｅ）に示すように変化し、トレンチ４’は消滅するが空洞５は形成されない。このとき、トレンチ４’が消滅した領域上の基板表面は、空洞が形成された領域上の基板表面と同程度低くなる。その結果、図１４（ｂ）に示したような段差を招かずに、シリコン基板１中に空洞４を形成することができる。

以下、それぞれの工程について詳細に説明する。

まず、初期のトレンチ形状に対して得られる空洞の形状および個数について、図１６および図１７を用いて説明する。図１６に示すように、初期のトレンチ形状が円筒状の場合、得られる空洞の形状は球状である。初期の円筒状のトレンチの半径をＲ_R とすると、球状の空洞の半径Ｒ_S は１．８８Ｒ_R 、上下の隣り合う２つの球状の空洞間の問隔λは８．８９Ｒ_R となる。

したがって、図１７に示すように、初期の円筒状のトレンチの深さＬを空洞の間隔λで割ることで、得られる空洞の個数が見積られる。本発明者等は、半径Ｒ_R ＝０．２μｍのトレンチを形成し、その深さＬを１μｍと２μｍとに変えて調べてみた。

その結果、同じ条件の熱処理、例えば、水素雰囲気中、１１００℃、１０Ｔｏｒｒ、１０ｍｉｎに対して、深さが１μｍの場合には、トレンチが消失して基板表面が単に平坦化されるだけであった。一方、深さが２μｍの場合には、球状の空洞が１つ形成された。この結果は、図１７に示すグラフから見積られる空洞の個数と一致しており、図１７を用いて空洞の個数を試算できることを確認した。

次に形成するトレンチのアスペクト比、密度について述べる。トレンチ４は、空洞５を基板１内に形成するためのものである。そのためには、トレンチ４のアスペクト比を５以上とする必要がある。また、管状または板状の空洞５を形成するためには、トレンチ４を線状または格子状に予め配列しておく必要がある。その際のトレンチ４同士の間隔Ｄはトレンチ４の半径Ｒに対して、Ｄ＜４Ｒとなるように設定する必要がある。

一方、トレンチ４’は、空洞５を形成するときに生じる段差を解消するためのものであ。そのためには、シリコン基板１内に空洞を生じないように、トレンチ４’のアスペクト比を３以下とする必要がある。また、トレンチ４’の密度は、段差の大きさにより決められる。例えば、半径０．２μｍ、深さ２μｍのトレンチ４’を、その密度を単位面積当たり１．６個（／μｍ² ）として形成した際には、空洞５を形成した後の段差は０．１２μｍであった。この場合、例えば、半径０．５μｍ、深さ２μｍのトレンチ４’を、その密度を０．７６個（／μｍ² ）として形成すれば良いことになる。

以上述べたように、本実施形態によれば、空洞となるトレンチを配列形成するときに、空洞とならないようにアスペクト比および密度が設計された複数のダミートレンチを同時に配列形成することで、工程数の増加、作製プロセスの複雑化を招かずに、シリコン基板中の空洞の形成領域端に生じる段差を容易に解消することができる。ここでは、空洞の形状が特に板状の場合について説明したが、他の形状でも良い。すなわち、ここで述べた方法は、段差が生じる空洞であればその形状に関係無く有効である。

（第６の実施形態）
本実施形態では、第１〜第４の実施形態に適用可能な他の改善技術について説明する。上述した平板状のＥＳＳを有するＳＯＮ基板の形成方法において、大面積のＥＳＳを形成する場合、平板状のＥＳＳがつぶれてしまうという問題がある。

具体的には、ＥＳＳ幅が２０μｍと小さい場合は、図１８（ａ）に示すように、平板状のＥＳＳはつぶれないが、ＥＳＳ幅が１８０μｍと大きい場合には、図１８（ｂ）およびその拡大図である図１８（ｃ）に示すように、平板状のＥＳＳがつぶれてしまう。なお、図１５において、トレンチをＥＳＳに変えるための熱処理は、１００％水素雰囲気中での１１００℃、１０Ｔｏｒｒ、１０ｍｉｎの熱処理とした。

本発明者等の鋭意研究によれば、以下に詳説するように、つぶれないサイズのＥＳＳを求めるのに有効な計算式を見出し、さらにトレンチをＥＳＳに変えるための熱処理を工夫することにより、ＥＳＳ幅を大きくしても、ＥＳＳをつぶれないようにできることが明らかになった。

まず最初に、ＥＳＳ構造の強度を計算した結果について説明する。図１９に上記計算に用いたＥＳＳ構造のモデルを示す。ＥＳＳ幅をａ（μｍ）、ＥＳＳ奥行きをｂ（μｍ）、ＥＳＳ上のシリコン層の厚さをｔ（μｍ）とする。この時、シリコン層の撓みδ（μｍ）は式（１）にて表される。

δ＝αＰａ⁴ ／Ｅｔ³ …（１）
ここで、Ｐはシリコン層にかかる荷重を表す。Ｅはヤング率を表し、シリコンの場合、Ｅ＝０．１３（Ｎ／μｍ² ）である。αはＥＳＳ構造（＝ｂ／ａ）によって変わる無次元の係数であり、ＥＳＳ構造が長方形でｂ／ａ≧２の場合には、０．０２８４であり、ＥＳＳが正方形でｂ／ａ＝１の場合には、０．０１３８で与えられる。以下の計算では、ｂ／ａ≧２の場合について示す。

まず、シリコン層にかかる荷重として、自重を考えてみた。ｔ＝１μｍ、ａ＝１８０μｍのＥＳＳ構造に対して、自重による撓みを計算した結果、δ＝５．２×１０^-6（μｍ）と非常に小さく、無視できる程度であることが分かった。さらに、より大きな構造としてａ＝１ｍｍとして試算したところ、δ＝５×１０^-3（μｍ）と大面積のＥＳＳ構造の場合にも、自重による撓みは十分に小さいことが分かった。以上の計算結果から、自重による形状変化はほとんど影響ないことが分かった。

次に、ＥＳＳ内部の圧力と大気の圧力との差による荷重を考えてみた。ＥＳＳ内部の圧力は、ＥＳＳ形成時の熱処理時の圧力と同等かそれ以下である。したがって、例えば熱処理の圧力が１０Ｔｏｒｒである場合には、ほぼ大気圧（1．０１３×１０^-7（Ｎ／μｍ² ））の荷重がかかることになる。

そこで、自重の計算の場合と同様に、ｔ＝１μｍ、ａ＝１８０μｍのＥＳＳに対して、大気圧荷重による撓みを計算した。その結果、δ＝２３．２μｍと大きく、ＥＳＳが押しつぶされてしまうことが分かった。これに対して、ａ＝２０μｍとＥＳＳ幅を小さくした場合には、δ＝３．５×１０^-3μｍと圧力荷重による形状変化も無視できることが分かった。このことは、図１８に示した結果と良く一致しており、式（１）を用いてつぶれを回避できるサイズを有するＥＳＳを設計することができることを意味している。

次に式（１）を用いて実際にどの程度の大きさのＥＳＳが実現可能か試算してみた。図２０に、シリコン層の厚さｔが０．１μｍと１μｍの場合において、プレート幅（ＥＳＳ幅）に対してどの程度撓むか計算した結果を示す。

図２０から、シリコン層の厚さｔが１μｍと厚い場合には、ＥＳＳ幅を２０μｍとした場合にも、シリコン層の撓みδは十分に小さいことが分かる。これに対して、シリコン層の厚さｔが０．１μｍと薄い場合には、ＥＳＳ幅が１０μｍの場合でも０．１μｍ以上撓んでしまうことが分かる。ＥＳＳの厚さはシリコン層の厚さｔと同程度であることから、ＥＳＳが押しつぶされてしまうことが予想できる。すなわち、シリコン層の厚さｔが０．１μｍの場合には、ＥＳＳ幅が８μｍ程度以上の大きさのＥＳＳは実現不可能であることが分かった。

本発明者等は、大面積のＥＳＳを形成する方法として、図２１に示すプロセスシーケンスが有効であることを見出した。すなわち、ＥＳＳ構造を形成するための第１の熱処理を行った後、チャンバーを開放することなく連続して第２の熱処理を行い、ＥＳＳ内部の圧力を調整する。

第１の熱処理はＥＳＳを形成するための処理である。そのため、第１の熱処理は、シリコン基板の表面でＳｉの表面マイグレーションの生じやすい高温・減圧下の条件で行うことが望ましく、例えば１１００℃、１０Ｔｏｒｒ、１０ｍｉｎの条件下で行えば良い。熱処理の雰囲気は非酸化性の雰囲気であれば良く、例えば１００％水素雰囲気が望ましい。

第２の熱処理はＥＳＳ内部の圧力を調整するための処理である。そのため、第２の熱処理は、低温・高圧下の条件で行うことが望ましい。熱処理の雰囲気はシリコン中での拡散係数が大きい元素を含む雰囲気、例えば水素を含む雰囲気あるいは１００％水素雰囲気が望ましい。水素の拡散係数Ｄ（ｃｍ² ／ｓ）は、式（２）で与えられる。

Ｄ＝４．２×１０-5ｅｘｐ（−０．５６／ｋＴ） …（２）
ｋはボルツマン定数、Ｔは絶対温度（Ｋ）である。式（２）により、２００℃における水素の拡散長は６０秒で１μｍと見積もられる。したがって、２００℃と低温の熱処理でも水素はＥＳＳ内部まで拡散することができ、その結果としてＥＳＳ内部の圧力を効果的に可変することができる。すなわち、第２の熱処理を水素雰囲気中で行うことで、ＥＳＳ内部の圧力を熱処理時の圧力と同等の圧力に変えることができる。

また、理想気体の法則（ＰＶ＝ｎＲＴ）より、温度に比例して圧力も減少してしまうことを考えると、第２の熱処理中における降温過程で圧力が低くなってしまう。そのため、第２の熱処理は、予め加圧下で行うことが望ましい。例えば、第２の熱処理の温度を６００℃とした場合には、６００℃での熱処理の圧力を３気圧とすれば良い。

以上述べたようにＥＳＳ内部の圧力を第２の熱処理により調整することで、ＥＳＳ内部の圧力と大気の圧力との圧力差による荷重を低減または無くすことができるため、より大面積のＥＳＳ構造を形成することができるようになる。また、デバイス作製のためにＳＯＮ層を薄くしても、ＥＳＳが押しつぶされること無くその形状を保ったまま、ＳＯＮ層上に素子を形成することが可能となる。

（第７の実施形態）
ＳＯＮ基板のＥＳＳ上のシリコン層（ＳＯＮ層）にトランジスタを作製する場合、ＳＯＮ基板のメリットを十分に引き出すためには、ＳＯＮ層の厚さを０．１μｍ以下にする必要がある。しかし、大面積のＳＯＮ層の厚さを薄くした場合、上述した通りに、圧力荷重によりＳＯＮ層が大きく撓んでしまう。

図２２に、式（１）を用いた計算により求めた、ＳＯＮ層の厚さと撓み量との関係を示す。ＳＯＮ層のＥＳＳ幅は２０μｍとした。図２２から、ＳＯＮ層の厚さを１μｍとして作製した後には、その撓みは無視できるほど小さいのに対して、ＳＯＮ層の厚さを０．１μｍまで薄くした場合には、撓み量は１μｍ以上と大きく、ＥＳＳ構造が押しつぶされてしまうことが分かる。

上記結果を考慮すると、第２の熱処理は、第１の熱処理によりＥＳＳ構造を形成した後、デバイス作製時におけるＳＯＮ層の薄膜化工程の前に行うことが有効であるといえる。第２の熱処理において、ＥＳＳ内部の圧力を大気圧近傍に上げておくことで、ＥＳＳが押しつぶされることなく、薄いＳＯＮ層を形成することができる。

なお、大面積の平板状のＥＳＳのつぶれを防ぐ技術については、第１５の実施形態でさらに説明する。ただし、図１０に示すように、空洞の形成時に一部が開口した空洞５’を形成した場合には、圧力差による荷重を考慮しなくても良いため、自重による撓みが影響しないサイズまでの大面積を有するＥＳＳを形成することができる。

（第８の実施形態）
本実施形態は、チャネル直下にＳｉＧｅ層等が埋め込まれたシリコン基板（歪み基板）と同様の効果を有し、かつ上記歪み基板が持っている問題点を解決できる、ＳＯＮ基板について説明する。

まず、従来の歪み基板について説明する。ＬＳＩにおけるトランジスタの微細化の主目的の一つは、トランジスタの高速化による高性能ＬＳＩの実現である。ところが近年トランジスタのゲート長が０．１μｍ以下の領域に突入し、その微細化はますます困難になりつつある。

このような背景の中で、微細化に頼ることのない高速化の実現方法として、シリコン基板の表面付近のチャネル直下に、例えばＳｉＧｅ層などの異種組成層が埋め込まれてなる歪み基板が提案されている。

この種の歪み基板によれば、異種組成層によって基板表面付近のＳｉに歪みが生じ、これによりキャリア（電子または正孔）の移動度が向上し、トランジスタの高性能化を実現することが可能となる。

しかし、ＳｉＧｅ層などの異種組成層を埋め込むことは、格子歪みによる結晶欠陥の発生という問題を招くことになる。この問題は、格子歪みを大きくするためには、ＳｉＧｅ層のＧｅ濃度を高くするほど顕著になる。すなわち、従来の歪み基板においては、Ｇｅを高濃度に含有するＳｉＧｅ層を、如何に結晶欠陥を発生させることなく基板内部に形成するかが、プロセス上の大きな問題となっていた。

以下、図２３を用いて、上記問題を解決できる、本発明の第８の実施形態に係るＳＯＮ基板の形成方法について説明する。

まず、周知のリソグラフィ法およびＲＩＥ法を用いて、図２３（ａ）に示すように、（１００）面方位を有する単結晶のシリコン基板１の表面に複数のトレンチ４を配列形成する。

次に図２３（ｂ）に示すように、水素とアルゴンとの混合雰囲気中で、圧力１０Ｔｏｒｒ、１１００℃、３分間の熱処理によって、シリコン基板１の表面のシリコンを流動させ、空洞３を形成する。このような熱処理にて形成された空洞３の厚さ（基板深さ方向の寸法）は１．２μｍ、空洞３上のシリコン層（ＳＯＮ層）３３の厚さは０．６μｍとなった。

次に図２３（ｃ）に示すように、空洞５に達するトレンチ１０を周知のフォトリソグラフィおよびエッチングを用いて形成する。トレンチ１０の開口面は０．３μｍ×０．５μｍの長方形で、トレンチ１０の深さは２．５μｍである。

次に図２３（ｄ）に示すように、シリコン基板１の表面を熱酸化し、厚さ０．４μｍのシリコン酸化膜３２を形成する。このような熱酸化を行った結果、ＳＯＮ層３３の厚さは０．６μｍから０．４μｍに減少した。

最後に、図２３（ｅ）に示すように、ＲＩＥ法を用いてシリコン基板１上のシリコン酸化膜３２を選択的に除去し、空洞５および溝１０内にシリコン酸化膜３２を選択的に残置させ、ＳＯＮ基板が完成する。

このようにして得られたＳＯＮ基板のＳＯＮ層３３内の内部応力をラマン分光法により測定したところ、２５０ＭＰａの引っ張り性（ｔｅｎｓｉｌｅ）応力が存在することが確認された。

このような引っ張り性応力が発生した原因は、シリコン基板１の方がシリコン酸化膜３２よりも熱膨張係数が大きいことにある。シリコン基板１を高温で酸化する際には歪みが緩和される。これに対し、高温のシリコン基板１を室温に降温する際には歪みの緩和が起きない。その結果、シリコン酸化膜３２よりも相対的に熱膨張係数の大きいシリコン基板１側に引っ張り性の応力が発生する。

比較のために作成したシリコン酸化膜３２を形成していないＳＯＮ基板について、そのＳＯＮ層内の内部応力を同様に測定したところ、有意な応力値は見られなかった。このことは、シリコン酸化膜３２を形成するための熱酸化工程およびその後のシリコン酸化膜を空洞５およびトレンチ１０内に選択的に残置するためのエッチング工程にて得られた構造が、ＳＯＮ層３３の内部に意図的に応力場を形成する方法として有用であることを示している。

さらに、本実施形態のＳＯＮ基板は、ＳｉＧｅ層などの異種組成層を埋め込むことは行っていないので、格子歪みによる結晶欠陥の発生という問題は原理的に起こらない。

さらに、本実施形態のＳＯＮ基板は、従来の酸化膜埋め込み基板（ＳＯＩ基板）に比較しても有利な構造であることが見出された。従来のＳＯＩ基板であってもＳＯＩ層の下には酸化膜が存在するため、原理的には本実施形態のＳＯＮ基板と同様の効果が期待できる。

しかし、従来のＳＯＩ基板の場合、酸化膜がＳＯＩ層に比べて薄すぎるので、例えば酸化膜は１μｍ以下、ＳＯＩ層は１ｍｍであるため、酸化膜により大きな応力をＳＯＩ層内に発生させることはできない。

これに対して本実施形態のＳＯＮ基板の場合、従来のＳＯＩ基板のＳＯＩ層に相当するＳＯＮ層３３の厚さが０．６μｍであるため、すなわちＳＯＮ層３３とシリコン酸化膜３２とが同程度の薄さであるため、ＳＯＮ層３３に大きな応力を発生させることができる。

図２４に、本実施形態のＳＯＮ基板を用いて作製したＭＯＳトランジスタの断面図を示す。このＭＯＳトランジスタの移動度を測定したところ、従来の通常のバルク基板上に作成したものに比べて３５％の増加が見られた。さらに、ＳＯＩ基板上に形成したＭＯＳトランジスタまたは空洞の内面を酸化していないＳＯＮ基板上に作成したＭＯＳトランジスタに比べても、移動度は高かった。

本実施形態のＳＯＮ基板上に形成したＭＯＳトランジスタの移動度が、従来のＳＯＩ基板上に形成したＭＯＳトランジスタのそれに比べて高い理由は、基板内部に空洞５が存在することで従来のＳＯＩ基板よりもさらに寄生容量を低減できたこと、シリコン酸化膜３２によってＳＯＮ層内に高い応力を有する状態を実現できたことの相乗効果によるものである考えられる。

なお、本実施形態では空洞５の内部を酸化するために、空洞５を形成した後にトレンチ１０を形成したが、図２５に示す方法でも可能である。この方法では、まず図２２（ａ）に示すように、複数のトレンチ４およびそれよりも開孔径が大きくかつ深い一つのトレンチ１０を同時に形成する。その後、複数のトレンチ４を空洞に変えるための熱処理を行う。しかし、図２５（ｂ）に示すように、大きなトレンチ１０の上部がふさがらないので、図２３（ｃ）に示したような開口構造の空洞が形成されることになる。この後は、図２３（ｄ）以降と同じである。なお、トレンチ４，１０のレイアウトは図２２（ａ）のものに限定されず、種々のレイアウトが採用可能である。

また、本実施形態では、空洞５およびトレンチ１０の内面のみにシリコン酸化膜３２を選択的に形成するために、基板表面を含む全面にシリコン酸化膜３２を形成した後、基板表面上のシリコン酸化膜３２を選択的に除去したが、以下のようにしても良い。すなわち、基板表面上にシリコン窒化膜等の酸化防止膜を選択的に形成した後、酸化処理により空洞内面のみを酸化するようにしても良い。

また、本実施形態では、ＳＯＮ層内に引っ張り応力を発生させるために、空洞５等の内部にシリコン酸化膜３２を形成したが、他の膜を形成しても良い。すなわち、単結晶シリコンと熱膨張係数の違う材料で形成された膜（異種材料膜）であれば利用可能である。さらに、単結晶シリコンと熱膨張係数が大きく違わない材料で形成された異種材料膜であっても、半導体膜側に歪みを生じさせることができれば利用可能である。以上の条件を満足すれば、空洞５の内部に形成する膜（応力発生膜）は、絶縁膜もしくは金属膜であっても構わない。

さらに、本実施形態では、ＳＯＮ層３３およびシリコン酸化膜３２の厚さがほぼ同じ場合について説明した。シリコン酸化膜３２によりＳＯＮ層３３内に発生する歪み量を大きくするためには、ＳＯＮ層３３の厚さに対するシリコン酸化膜３２の厚さの比は大きい程良い。しかし、この比が大きすぎると、基板強度の点で問題が生じてしまう。

本発明者等の種々の実験から、ＳＯＮ層３３等の半導体層の厚さとシリコン酸化膜等の異種材料膜との厚さとの関係は、（半導体層の厚さ）／（半導体層の厚さ＋異種材料膜の厚さ）の比が０．１から０．９の範囲の値であれば良いことが明らかとなった。

また、本実施形態では、空洞の内壁全体にシリコン酸化膜３２を形成したが、ＳＯＮ層３３内に引っ張り応力を生じさせることができるのであれば、空洞の一部にシリコン酸化膜３２等の応力発生膜を形成しても良い。

（第９の実施形態）
本実施形態は、チャネル直下にＳｉＧｅ層等が埋め込まれたシリコン基板（歪み基板）と同様の効果を有し、かつ上記歪み基板が持っている問題点を解決できる、ＳＯＮ基板について説明する。

図２６は、本発明の第９の実施形態に係るＳＯＮ基板の形成方法を示す断面図である。

まず、図２６（ａ）に示すように、周知のリソグラフィ法とＲＩＥ法を用いて複数のトレンチ４をシリコン基板１の表面に配列形成する。

次に図２６（ｂ）に示すように、Ｇｅを原子数密度比で３０％含む厚さ１００ｎｍのＳｉＧｅ層４１を、トレンチ４の内面を被覆するように、全面にエピタキシャル成長させる。

次に図２６（ｃ）に示すように、圧力１０^-7Ｐａの真空中での１０５０℃、５分間の熱処理により、シリコン基板１の表面を流動させることで、上部、下部および側部にＳｉＧｅ層（埋め込みＳｉＧｅ層）４１ａが存在する空洞５を形成する。このとき、シリコン基板１の表面にもＳｉＧｅ層（在留ＳｉＧｅ層）４１ｂが形成される。

次に熱酸化により基板表面にシリコン酸化膜（不図示）を形成し、埋め込みＳｉＧｅ層４１ａ中のＧｅ濃度を高くした後、上記シリコン酸化膜および在留ＳｉＧｅ層４１ｂを除去する。これにより、埋め込みＳｉＧｅ層４１ａのＧｅ組成比を高くできる。

最後に、図２６（ｄ）に示すように、シリコン基板１の表面にＧｅを含まないシリコン層４２をエピタキシャル成長させて、ＳＯＮ基板が完成する。

このようにして得られたＳＯＮ基板の空洞５上のシリコン基板１およびその上のシリコン層４２の応力を測定したところ、その値は８０ＭＰａであった。この結果から、埋め込みＳｉＧｅ層４１ａを基板内部に形成することは、ＳＯＮ層中に意図的に応力を発生させる方法として有効であることが分かった。

本実施形態では、トレンチ４を形成した後にＳｉＧｅ層４１をエピタキシャル成長させたが、基板全面にＳｉＧｅ層４１をエピタキシャル成長させた後にトレンチ４を形成しても良い。この場合、トレンチ４を形成した後、熱処理により基板表面を流動させ、空洞５および埋め込みＳｉＧｅ層４１ａを形成する。

また、基板表面の流動後に熱酸化によりシリコン酸化膜を形成することは、埋め込みＳｉＧｅ層４１ａのＧｅ組成比を高めるために有効な方法であるが、必ずしも必要ではない。

また、基板表面の流動後にエピタキシャル成長によりＳｉ層４２を形成することは、Ｇｅを含まないＳＯＮ層を形成するために有効な方法であるが、デバイス応用上その必要がなければＳｉ層４２を形成する必要ない。

本実施形態のＳＯＮ基板は、図２７に示す従来のＳｉＧｅ層４１ｃを有する基板に比べて、以下のような利点がある。

従来技術では、シリコン基板１上に欠陥が少なく、かつＧｅ組成比の高いＳｉＧｅ層４１ｃを形成するために、シリコン基板４１をシード（seed）としてＳｉＧｅ層４１ｃのＧｅ組成を濃度の低い状態から高い状態まで、膜厚方向に連続的に変化させるという方法を取っていた。そのため、ＳｉＧｅ層４１ｃの厚さは、数百ｎｍ程度となる。すなわち、ＳｉＧｅ層４２を厚く形成する必要がある。

これに対して本実施形態では、従来のＳｉＧｅ層４１ｃに相当するＳｉＧｅ層４１ａは、ＳｉおよびＳｉＧｅの表面マイグレーションにより形成しているため（図２６（ｃ））、空洞５上のＳｉＧｅ層４１ａには欠陥は生じない。そのため、ＳｉＧｅ層４１ａを厚く形成する必要はなく、その厚さを数十ｎｍまで薄くすることができる。この様子を図２８に示す。下に空洞５が形成されていない領域４３内のシリコン基板１およびシリコン層４２中には多くの欠陥が発生し、欠陥密度が高くなる。一方、素子を作成する領域である下に空洞５が形成された領域４４内のシリコン基板１およびシリコン層４２中には実質的に全く欠陥が発生せず、欠陥密度は十分に低くなる。

本実施形態では、異種材料膜（ＳｉＧｅ層４１ａ）の材料としてＳｉＧｅを用いたが、第８の実施形態と同様に、基板材料（Ｓｉ）とは異なる他の材料を用いることが可能である。

さらに、第８の実施形態と同様に、Ｓｉ層４２等の半導体層の厚さとＳｉＧｅ層４１等の異種材料膜との厚さとの関係は、（半導体層の厚さ）／（半導体層の厚さ＋異種材料膜の厚さ）の比が０．１から０．９の範囲の値であれば、本発明の効果が実現されることが確認された。さらにまた、ＳＯＮ層内に引っ張り応力を生じさせることができるのであれば、空洞の一部にＳｉＧｅ層４１を形成しても良い。

（第１０の実施形態）
本実施形態では、本発明のＥＳＳ技術をフォトニック結晶の作製に応用した例について説明する。

屈折率の異なる材料を周期的に形成することで、フォトニック結晶を形成することができる。フォトニック結晶は、超小型光集積回路を実現するための新たな光学材料として注目されている。

その上、フォトニック結晶はシリコン上に形成できることから、これまでの実装上の問題を回避でき、ＣＭＯＳプロセスと融合させた将来の光電子集積回路の実現が期待されている。

これまで、フォトニック結晶の作製方法としては多く提案されているが、特に３次元のフォトニック結晶はその製造方法が困難であった。また、屈折率の差が大きい材料の組合わせが望ましく、例えばシリコンと空気の組合わせは理想的であるが、その形成方法は非常に困難とされている。

図２９に、上記問題を解決できる、本発明の第１０の実施形態に係る３次元周期構造体（フォトニック結晶）の模式図を示す。図において、５１はシリコン基板を示しており、このシリコン基板５１内には同じサイズの球形の空洞５２（奥行き方向に対して順に色を濃く示してある）が周期的に３次元的に配列されている。

次に本実施形態の３次元周期構造体の製造方法について、図３０を用いて説明する。

まず、図３０（ａ）〜３０（ｃ）に示すように、シリコン基板５１上に酸化膜などからなるマスクパターン（不図示）を形成し、このマスクパターンをマスクにして反応性イオンエッチング法によりシリコン基板５１をエッチングして同じ深さ同じ開孔径のトレンチ５２を２次元的に配列形成し、その後上記マスクパターンを除去する。

次に図３０（ｄ）〜３０（ｆ）に示すように、トレンチ５２が形成されたシリコン基板５１に、非酸化性の雰囲気中での高温・減圧下の熱処理を施すことで、シリコン基板５１内にサイズが揃った複数の球形の空洞（ＥＳＳ）５３が周期的に配置した空洞パターンを形成する。具体的には、基板の深さ方向に関しては同一線上に等間隔で空洞が配列され、基板内の同一平面内に関しては格子状に空洞が配列された空洞パターンを形成する。

空洞５３を形成するための熱処理は、シリコンの表面マイグレーションを起こすためのものである。そのため、上記熱処理前に、基板表面の自然酸化膜を完全に除去することが望ましい。自然酸化膜を十分に除去するためには、熱処理の雰囲気を非酸化性に保つことが有効である。これを容易に実現するためには熱処理の雰囲気を例えば水素１００％の雰囲気とすることが望ましい。また、シリコンの表面マイグレーションを促進させるためには、１０Ｔｏｒｒ以下の圧力での熱処理を行うことが望ましい。典型的な熱処理条件としては、雰囲気が１００％水素雰囲気、温度が１１００℃、圧力が１０Ｔｏｒｒ、時間が１０ｍｉｎがあげられる。

ここでは、マスクパターンを除去した後に熱処理を行った場合について示したが、マスクパターンを除去せずに熱処理を行っても良い。ただし、この場合、熱処理後にマスクパターンを除去し、再度熱処理を行って基板表面を平坦化する必要がある。

本実施形態の３次元周期構造体は、屈折率の異なる材料（シリコン／空洞すなわち空気）を周期的に配列したものであるため、光に対して禁制帯を有するフォトニック結晶となる。フォトニック結晶の特性の一つである波長依存性は、全て（空洞５の周期／波長）でスケールされる。したがって、空洞５の周期を使用波長に応じたもとすることにより、所望の波長で動作するフォトニック結晶を作成することができる。

空洞５の周期を制御する具体的な方法としては、深さ方向の周期に関してはトレンチ５２の径の大きさおよび深さを変えることがあげられる。一方、深さ方向と垂直な方向の周期に関してはトレンチ５２の配列の周期を変えることがあげられる。

以上述べたように本実施形態によれば、シリコンの表面マイグレーションを利用することで、屈折率差の大きな材料（シリコン：３．６／空気：１）の組み合わせてなる、３次元周期構造体を容易に実現することができる。この３次元周期構造体は、光を制御することができるフォトニック結晶として動作する。したがって、本実施形態の３次元周期構造体を光導波路、偏光子、プリズム等の光学素子として動作させることができる。

さらに、上記方法によれば、空洞５の周期を１μｍ程度以下にすることができる。すなわち、微細な光学素子をシリコン基板中に形成することができる。これにより、光学素子とＣＭＯＳプロセスとを融合させた光電子回路を容易に作製することが可能となる。

（第１１の実施形態）
図３１は、本発明の第１１の実施形態に係る３次元周期構造体（フォトニック結晶）の模式図である。本実施形態が第１０の実施形態と異なる点は、シリコン基板５１内に、サイズ（直径）の異なる空洞５３ｓおよび空洞５３ｌが周期的に配列してあることにある。

具体的には、基板の深さ方向に関しては複数の同じサイズの球形の空洞５３ｓまたは空洞５３ｌ（奥行き方向に対して順に色を濃く示してある）が同一線上にそれぞれ等間隔で配列され、基板内の同一平面内に関してはサイズの異なる空洞５３ｓおよび空洞５３ｌがそれぞれ格子状に配列されている。

次に本実施形態の３次元周期構造体の製造方法について、図３２を用いて説明する。

まず、図３２（ａ）〜３２（ｃ）に示すように、シリコン基板５１上に酸化膜などからなるマスクパターン（不図示）を形成し、このマスクパターンをマスクにして反応性イオンエッチング法によりシリコン基板５１をエッチングして同じ深さで開孔径が互いに異なるトレンチ５２ｓおよびトレンチ５２ｌを格子状に配列形成する。その後、上記マスクパターンを除去する。

次に図３２（ｄ）〜３２（ｆ）に示すように、トレンチ５２ｓおよびトレンチ５２ｌが形成されたシリコン基板５１に、非酸化性の雰囲気中での高温・減圧下の熱処理を施すことで、シリコン基板５１内に深さ方向にはサイズの揃った球状の空洞５３ｓまたは空洞５３ｌが周期的に配列し、深さ方向と垂直な方向には異なるサイズの空洞５３ｓおよび空洞５３ｌが交互に周期的に配列した空洞パターンを形成する。なお、第１０の実施形態で述べたように、マスクパターンを除去せずに熱処理を行っても良い。

このようにして得られた空洞パターンを有するシリコン基板５１は、第１０の実施形態と同様に光を制御することのできるフォトニック結晶とみなせ、光学素子として動作させることができる。

本実施形態でも、第１０の実施形態と同様の方法により空洞の周期、すなわち動作波長を制御できる。さらに実施形態によれば、サイズの異なる空洞５２ｓ，５２ｌを用いているので、そのサイズの違いを利用することにより、より広範囲に動作波長を制御することができる。

第１０および第１１の実施形態において、水素を含む雰囲気中での熱処理により空洞５２，５２ｓ，５２ｌを形成した場合、これらの内部には水素が残る。さらに、本発明者等の研究によれば、空洞５２，５２ｓ，５２ｌは角の取れた多面体で構成されていることを確認した。より正確には、所定の面方位を有する多面体で構成されていた。

さらに、多面体を構成する面の面方位がシリコン基板の主面である（１００）面となす角度を調べたことによって以下のことが分かった。すなわち、多面体を構成する面は、｛１００｝面群、｛１１０｝面群、｛１１１｝面群、｛３１１｝面群、｛５３１｝面群、｛５４１｝面群から構成されていることが明らかになった。これらの面群は表面エネルギーが低いことから、上記空洞は熱的に安定であるといえる。

（第１２の実施形態）
ここでは、本発明のＥＳＳ技術を光集積回路に適用した実施形態、特に光導波路に適用して実施形態について説明する。

光集積回路技術においては、光受動素子、発光素子などの光素子はＳｉ基板またはＧａＡｓ基板などの半導体基板上に形成され、光導波路は光素子とは別に石英（ＳｉＯ₂ ）を主成分として形成される。したがって、光導波路と光素子との接続部においては、必然的に半導体領域中に光を伝播させる必要が生じる。

半導体領域中に光を伝播させる方法の一つとして、Ｓｉの方がＳｉＯ₂ よりも屈折率が大きいことを利用する方法がある。この方法は、Ｓｉで形成した光導波路の径を上記光の波長の数倍程度の５μｍ程度以下にし、光導波路とその周囲のＳｉ領域との界面（Ｓｉ／ＳｉＯ₂ 界面）で光を全反射させることで、Ｓｉ領域中に光を閉じ込めるというものである。

Ｓｉを主成分とする光導波路においては、その閉じ込め性を上げるために、その周囲の物質の屈折率がＳｉに対して低ければ低いほど望ましい。Ｓｉの屈折率は３．４であるのに対しＳｉＯ₂ の屈折率は１．５である。

ＳｉＯ₂ よりも低い屈折率を有する媒体といえば当然真空（屈折率＝１）である。現実的には真空ではなく空気を媒体とすることになる。光導波路として用いられるＳｉ領域の周囲を空気にする方法として、例えばＳＯＩ基板を用いることが考えられるが、その実現は困難である。

その理由は、ＳＯＩ基板のＳｉ領域をエッチングすることで、Ｓｉが露出した上面および側面を有するパターンは容易に形成することはできるが、ＳＯＩ基板のＳｉＯ₂ 領域をエッチングし、上記パターンの下のＳｉＯ₂ 領域のみを選択的に除去することは困難であるからである。

図３３は、本発明の第１２の実施形態に係る光導波路を示す斜視図である。図において、６１は（１００）面方位を有する単結晶のシリコン基板を示しており、このシリコン基板６１には上面、側面および底面の周囲が空気であるＳｉパターン６２が形成されている。

Ｓｉパターン６２とその周囲の空気は光導波路を構成している。この光導波路内には例えば波長１．４μｍが伝搬する。実際の光回路では、Ｓｉパターン６２の一端は図示しない光機能素子の発光部と繋がり、他端は図示しない光機能素子の受光部と繋がる。

このような光導波路は、今まで述べてきたＥＳＳ技術を用いて容易に形成することができる。まず、公知のリソグラフィ法およびＲＩＥ法を用いて、シリコン基板６１の表面に複数のトレンチを形成する。次に還元雰囲気中での高温の熱処理により、シリコンの表面マイグレーションを起こして、シリコン基板６１内に大面積の空洞（ＥＳＳ）を形成する。そして、公知のリソグラフィ法およびＲＩＥ法を用いて、シリコン基板の空洞上のシリコン領域（ＳＯＮ層）のうちＳｉパターン６２として用いない部分を選択的に除去する。

図３４に従来のＳＯＩ基板を用いた光導波路の斜視図を示す。図において、６１はシリコン基板、６３はＳｉＯ₂ 層、６４はシリコン基板を加工して形成したＳｉパターンを示している。従来のＳｉパターン６４の上面および側面の周囲は本発明のＳｉパターン６２と同様に空気であるが、底面は本発明のＳｉパターン６２とは異なりＳｉＯ₂ 層６３である。ＳｉＯ₂ の屈折率（＝１．５）は空気の屈折率（＝１．０）に比べて大きい。

そのため、図３３に示した本発明の光導波路は、図３４に示した従来の光導波路に比べて、外部に漏れ出る光量が圧倒的に少なくなり、光導波路として優れた特性（光閉じ込め特性）を持つものであるといえる。

以上述べたように本実施形態によれば、良好な光閉じ込め特性を有する光導波路を実現でき、その結果として光損失の少ない光集積回路を実現することが可能となる。

（第１３の実施形態）
インダクタ、キャパシタ等の受動素子は、トランジスタ等の能動素子と同様に半導体基板上に形成される。受動素子と半導体基板との間の寄生容量、寄生抵抗（渦電流損：eddy-current loss）は大きい。

そのため、従来のインダクタ、キャパシタは、それに流れる信号の周波数が１ＧＨｚ以上の高周波数になると、以下のような問題が起こる。すなわち、インダクタに関してはＱ値が低くなり、キャパシタに関しては高精度なキャパシタンスを得ることが困難になるという問題が起こる。

本発明は、上記問題を解決するために、半導体基板として平板状の空洞を有するシリコン基板を用い、そして平板状の空洞上のシリコン基板上に受動素子を形成する。このような構成であれば、受動素子と半導体基板との間の寄生容量、寄生抵抗を効果的に小さくでき、上述した問題を解決できる。

図３５に本発明を適用したインダクタを有する半導体装置の平面図および断面図を示す。また、図３６に本発明を適用したＭＩＭキャパシタを有する半導体装置の断面図を示す。図において、７０はシリコン基板、７１は平板状の空洞（ＥＳＳ）、７２はスパイラルインダクタ、７３はメタル電極、７４は絶縁膜、７５はメタル電極をそれぞれ示している。シリコン基板７０上にインダクタおよびキャパシタの両方を形成しても良い。

平板状の空洞７１を有するシリコン基板７０の形成方法は、上述した実施形態のいずれの形成方法を用いて良い。このようなシリコン基板７０を形成した後、従来通りにインダクタ等の受動素子、さらにはトランジスタ等の能動素子および配線層を形成する。空洞７１の形成後に、受動素子等を形成する理由は、空洞７１の形成には高温での熱処理が必要であるからである。

（第１４の実施形態）
近年、半導体の分野においては、デバイスやモジュールの高密度化、高機能化が進んでいる。このような高密度化、高機能化に伴いデバイス等の発熱量が増大し、放熱が非常に難しくなってきている。

従来の放熱方法の一つとして、デバイスまたはパッケージに放熱フィンを取り付け、デバイス等からの熱を熱伝導によってフィンに伝え、フィンからの熱伝導により空気中に熱を逃がす方法が知られている。しかし、上述したように発熱量が増大すると、十分な放熱効果は得られ無くなる。そこで、近年、機器全体の小型化や強制空冷（ファン）による放熱が主流となってきた。しかし、それでも必要な放熱効果を得ることが困難になってきている。

スーパーコンピュータ等のメインフレームにおいては、液体窒素またはフロン等の冷媒による冷却が主流である。この冷却方法を半導体デバイス等に適用することも考えられる。しかし、上記冷媒中に存在する不純物によって、端子や配線等が腐食するなどの問題が起こる。

本発明は、上記問題を解決するために、半導体基板として冷媒を流すための複数の冷却パイプを含むシリコン基板を用いる。このような構成であれば、冷却パイプに冷媒を流すことにより、高密度化、高機能化に伴うデバイス等の発熱量が増大しても、シリコン基板を効果的に冷却できるので、放熱の問題を解決できるようになる。さらに、冷媒は端子等が存在しない基板内部を流れるので、腐食の問題は起こらない。

図３７に、本発明の第１４の実施形態に係る冷却パイプ（冷却構造）を有するシリコン基板の斜視図を示す。図において、８１はシリコン基板、８２は冷却パイプをそれぞれ示している。なお、シリコン基板を冷却する際には図示しない冷媒供給機構を用意する。

次に図３８を用いて、本実施形態の冷却パイプを有するシリコン基板を用いた半導体装置の製造方法を説明する。

まず、Ｓｉウェハ８３を用意する。図において８４はスクライブラインを示している。

次に本発明のＥＳＳ技術を用いて複数の平板状の空洞（中空構造）８５をスクライブライン８４に対して直交するように形成する。平板状の空洞８５の形成方法は、上述した実施形態のいずれの形成方法を用いて良い。好ましくは、円筒状の空洞８５が形成されるように、複数のトレンチのパターンを設計する。

その後、Ｓｉウェハの空洞８５上のシリコン領域上に、必要な素子、配線等を周知の方法に従って形成し、所望の機能を有する複数の半導体装置（不図示）をＳｉウェハ８３に形成する。

最後に、スクライブライン８４に沿ってＳｉウェハを周知の方法により切り、１枚のＳｉウェハ８３から複数のチップを取り出す。このとき、空洞８５が切断されるので、冷却パイプが同時に完成する。

（第１５の実施形態）
本実施形態では、第６、第７の実施形態とは異なる、平板状のＥＳＳのつぶれを防ぐ技術について説明する。本実施形態の骨子は、空洞領域の内部につぶれを防止するためのＳｉ柱を形成することにある。このようなＳｉ柱は以下の方法により形成することができる。

まず、シリコン基板上に酸化膜などからなるマスク材を形成し、その上にフォトレジストパターンを形成する。マスク材は第１の実施形態で説明したものと同様のものが使用可能である。

次にフォトレジストパターンをマスクとして、異方性エッチング例えばＲＩＥによりマスク材をパターニングし、マスク材にフォトレジストパターンのパターンを転写する。

次にフォトレジストパターンを炭化して剥離した後、パターニングされたマスク材をマスクとして異方性エッチング例えばＲＩＥによりシリコン基板をパターニングして、シリコン基板の表面に複数のトレンチを２次元的に配列形成する。ここで、図３９（ａ）に示すように、Ｓｉ柱を形成する領域にはトレンチ４を形成しない。

図には１個のトレンチを取り除いた例を示したが、複数個のトレンチを取り除いても良い。取り除くトレンチの数によって、Ｓｉ柱の大きさを変えることができる。

最後に、マスク材２を除去した後、減圧下の還元性雰囲気中にて高温アニールを行うことにより、図３９（ｂ）に示すように、シリコン基板１の内部に１つの平板状の空洞５を形成するとともに、空洞５の内部に２つのＳｉ柱１ｐを形成する。

次にＥＳＳのつぶれを防ぐために効果的なＳｉ柱の配置について説明する。Ｓｉ柱は、空洞５の形成時または形成後の空洞５の外圧と空洞５の内圧との圧力差により、空洞５が押しつぶされることを防ぐために設けるものである。

そこで、空洞５上のシリコン基板（以下、シリコン層という）の厚さｔ（＝０．１μｍ、１μｍ）と、シリコン層の撓み量δとの関係を調べたみた。その結果を図４０に示す。図から、空洞の幅に関係なく、シリコン層が薄い場合のほうが撓み量δは大きいことが分かる。

撓み量δを小さくするには、例えばシリコン層の厚さが０．１μｍの場合、空洞５の幅Ｗを５μｍ以下にすれば良い。この場合の撓み量δは、０．０２μｍ以下という問題が無い大きさとなる。

より正確にその間隔を見積もるために、シリコン層の撓み計算式を用いて、シリコン層の厚さに対してどの程度の間隔でＳｉ柱を配置すればよいか調べた。撓み量δがシリコン層の厚さの半分以下であれば、大きな影響を受けないことから、下記のシリコン層の厚さの幅ｗに関する不等式（３）を満たすように、Ｓｉ柱を配列しておくことで問題なくＥＳＳを形成することができることが分かった。

ｗ≦ｔ（Ｅ／０．０５６８Ｐ）^{1/4 （３）}
ここで、Ｅはシリコンのヤング率（＝０．１３（Ｎ／μｍ² ））、Ｐはシリコン層にかかる荷重（圧力）（Ｎ／μｍ² ）を示している。

シリコン層の厚さが０．１μｍの場合、ＥＳＳのつぶれを防止するために必要なＳｉ柱の間隔を（１）式に基づいて求めると、６．９μｍ以下となる。

以上述べたように、シリコン層が薄くても、空洞５内にＳｉ柱１ｐを形成することで、空洞５の外圧と空洞５の内圧との圧力差による、空洞５のつぶれを効果的に抑制できるようになる。これにより、より大面積の空洞５を有するＳＯＮ基板を実現できるようになる。さらに、ＳＯＮ基板の設計の自由度が高くなる。

本発明者等は、図４１に示すように、上から見た形状が円形である平板状の空洞５を有するＳＯＮ基板について、シリコン層の撓み量を見積もってみた。

この場合、最大の撓みは円の中心に生じ、シリコン層の撓み量δは次式（４）で与えられる。

δ＝０．０１０８Ｐａ⁴ ／（Ｅｔ³ ） （４）
ここで、ａは直径（μｍ）、ｔはシリコン層の厚さ（μｍ）を示している。

図４１に示したＳＯＮ基板のシリコン層の撓み量を、上から見た形状が矩形である平板状の空洞を有するＳＯＮ基板のそれと比較してみる。

直径が矩形の短辺の長さと同じである円板の場合の最大撓み量は、矩形の場合の最大撓み量の３／８倍である。すなわち、円形の場合、その直径を１．２７倍にすると、矩形の場合と同じ大きさの撓みが生じる。しかしながら、矩形の場合には長辺の長さを大きくしても、最大撓み量が増大することはないため、矩形のほうがより大面積の空洞を形成することができる。

（第１６の実施形態）
図４２は、本発明の第１６の実施形態に係る圧力センサを示す図である。

図中、９１は主面が｛１００｝のｎ型ＳＯＮ基板、９２はｎ型ＳＯＮ基板９１中の矩形状の空洞、９３₁ 〜９３₄ は空洞９２の周辺部上の基板表面に形成された、ブリッジ回路を構成するゲージ抵抗としてのｐ型拡散層、９４は配線としての基板表面に形成された高不純物濃度のｐ⁺ 型拡散層、９５はＡｌ等の金属からなる金属配線をそれぞれ示している。金属配線９５は、ｎ型ＳＯＮ基板９１上に形成された図示しない絶縁膜に開口された接続孔を介して、ｐ⁺ 型拡散層９４に接続している。

本実施形態の圧力センサは、空洞９２の外気圧と空洞９２の内圧力との圧力差により、空洞９２上のＳＯＮ基板９１（シリコン層）が撓むことを利用した、ダイヤフラム式半導体圧力センサである。圧力差によってシリコン層が撓むと、ピエゾ抵抗効果によってｐ型拡散層９３₁ 〜９３₄ の抵抗（ゲージ抵抗）の値が変化する。この抵抗値の変化はブリッジ回路により電気信号として検出できる。これにより、シリコン層にかかる圧力を測定することが可能となる。

空洞９２は真空なので、測定される圧力は絶対圧となる。シリコン層にかかる圧力を大気圧を基準にして測定した場合には、図４３に示すように、ｎ型ＳＯＮ基板９１の裏面に空洞９２に繋がる開口部９６を設ければ良い。

シリコン層の撓みの度合は、シリコン層の厚みおよびそのサイズによって変えることができる。そのため、本実施形態の圧力センサが測定できる圧力範囲は、シリコン層の厚みおよびそのサイズによって制御できる。したがって、シリコン層の厚みおよびそのサイズを適当に選ぶことにより、所望の圧力範囲を測定できる圧力センサを実現できる。

図４４に変形例に係る圧力センサを示す。この圧力センサは、主面が｛１１０｝のｎ型基板９１を用いて作製したものである。主面が｛１００｝のＳＯＮ基板と、主面が｛１１０｝のＳＯＮ基板とでは、その異方性によりシリコンの撓み量が同じでも、ピエゾ抵抗効果による抵抗の変化量が異なる。図４３に示した圧力センサは、感度（ピエゾ抵抗効果による抵抗値の変化量）が大きくなるように、ｐ型拡散層９３₁ 〜９３₄ のパターンを選んだものである。図４５に、図４３に対応した圧力センサを示す。

なお、本発明は、上記実施形態に限定されるものではない。例えば、上記実施形態では、シリコン基板を用いた場合について説明したが、本発明はシリコンゲルマニウム基板等の他の半導体基板に対しても有効である。すなわち、本発明によれば、シリコンに限定されない安価で信頼性の高いＳＯＩ（Semiconductor On Insulator）構造を提供することが可能となる。

また、上記実施形態では、２次元的に配列形成した複数のトレンチ２を熱処理によって１つの平板状の空洞に変えたが、同様な作用効果は、１次元的に配列形成した複数のストライプ状のトレンチを、熱処理によって１つの平板状の空洞に変えることによっても得られる。

また、本発明のＳＯＩ構造に加えてＣｕ配線を導入することによって、よりいっそうの高速化、省電力化を実現することができる。

さらに、上記実施形態では、初期のトレンチ４を深さ方向に同じサイズのストレート型のトレンチを形成した場合について示したが、深さ方向にくびれを持つボトルシェイプトレンチを形成しても良い。すなわち、トレンチの深さ方向に対して、最小の断面積を有する平面がトレンチの底で無いことを特徴とするトレンチを形成しても良い。このような形状のトレンチを形成しても、トレンチ４を用いた場合と同様に、平板状の空洞を効果的に形成することができる。

さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題を解決できる場合には、この構成要件が削除された構成が発明として抽出され得る。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。

本発明の第１の実施形態に係る平板状の空洞の形成方法を示す工程断面図 複数の溝から１つの平板状の空洞への形状変化が起こらない例を説明するための断面図 図１に示した溝のレイアウト例およびそれから形成される平板状の空洞の平面図 本発明をＤＲＡＭ／ＬＯＧＩＣ混載に適用した例を示す断面図 本発明の第２の実施形態に係るＭＯＳトランジスタの製造方法の前半を示す工程断面図 本発明の第２の実施形態に係るＭＯＳトランジスタの製造方法の中半を示す工程断面図 本発明の第２の実施形態に係るＭＯＳトランジスタの製造方法の後半を示す工程断面図 本発明の第３の実施形態に係るＭＯＳトランジスタの製造方法を示す工程断面図 本発明の第３の実施形態に係るＭＯＳトランジスタを示す断面図 本発明の第４の実施形態に係るＭＯＳトランジスタの製造方法の前半を示す工程断面図 本発明の第４の実施形態に係るＭＯＳトランジスタの製造方法の後半を示す工程断面図 図１０に示した溝のレイアウト例およびそれから形成される平板状の空洞の平面図 本発明の第４の実施形態に係るＭＯＳトランジスタを示す断面図 第１〜第４の実施例で説明したＳＯＮ基板の形成方法の改善するべき点を説明するための断面図 本発明の第５の実施例に係るＳＯＮ基板の形成方法を示す断面図 初期のトレンチ形状およびそれに対して得られる空洞との関係を説明するための図 初期のトレンチ形状に対して得られる空洞の個数を説明するための図 ＥＳＳ幅が広くなると平板状のＥＳＳがつぶれてしまうことを示す顕微鏡写真 ＥＳＳ構造の強度を計算するために用いたＥＳＳ構造のモデル シリコン層の厚さが異なる（０．１μｍ，１μｍ）ＥＳＳ構造について計算したプレート幅と撓みとの関係を示す図 大面積のＥＳＳを形成するのに有効な熱処理のシーケンスを示す図 計算により求めたＳＯＮ層の厚さと撓み量との関係を示す図 本発明の第８の実施例に係るＳＯＮ基板の形成方法を示す断面図 ＳＯＮ基板を用いて作製したＭＯＳトランジスタの断面図 第８の実施例のＳＯＮ基板の形成方法の変形例を説明するための断面図 本発明の第９の実施例に係るＳＯＮ基板の形成方法を示す断面図 従来のＳｉＧｅ層を有する基板を示す断面図 本発明の第９の実施例に係るＳＯＮ基板を示す断面図 本発明の第１０の実施例に係る３次元周期構造体の模式図 図２９の３次元周期構造体の製造方法を説明するための断面図 本発明の第１１の実施例に係る３次元周期構造体の模式図 図３１の３次元周期構造体の製造方法を説明するための断面図 本発明の第１２の実施例に係る光導波路を示す斜視図 従来の光導波路を示す斜視図 本発明の第１３の実施例に係るインダクタを有する半導体装置の平面図および断面図 本発明の第１３の実施例に係るキャパシタを有する半導体装置の断面図 本発明の第１４の実施例に係る冷却パイプを有するシリコン基板の斜視図 第１４の実施例に係る冷却パイプを有するシリコン基板の平面図 本発明の第１５の実施例に係るＳＯＮ基板の形成方法を示す断面図 ＥＳＳ上のシリコン基板について、その厚さと撓み量δとの関係を調べた結果を示す図 上から見た形状が円形である平板状の空洞を有するＳＯＮ基板を示す図 本発明の第１６の実施例に係る圧力センサを示す図 同実施例に係る圧力センサの変形例を示す図 同実施例に係る圧力センサの他の変形例を示す図 同実施例に係る圧力センサのさらに別の変形例を示す図

符号の説明

１…シリコン基板、２…マスク材、３…フォトレジストパターン、４…溝（第１の溝）、５…平板状の空洞、５’…閉じていない空洞、６…球状の空洞、７…シリコン酸化膜、８…シリコン窒化膜、９…フォトレジストパターン、１０…溝（第２の溝）、１１…シリコン熱酸化膜、１２…シリコン酸化膜、１３…フォトレジストパターン、１４…素子分離溝、１５…シリコン熱酸化膜、１６…シリコン酸化膜、１７…ゲート酸化膜、１８…ゲート電極、１９，２０…エクステンション、２１…ゲート側壁絶縁膜、２２…ソース拡散層
２３…ドレイン層、２４…シリコン熱酸化膜、２５…シリコン窒化膜、２６，２７…フォトレジストパターン、２８…溝（第３の溝）、２９…シリコン酸化膜、３０…シリコン窒化膜、３１…フォトレジストパターン、３２…シリコン酸化膜、３３…ＳＯＮ層、４１…ＳｉＧｅ層、４２…シリコン層、４３…下に空洞５が形成されていないＳｉ領域、４４…下に空洞５が形成されているＳｉ領域、５１…シリコン基板、５２…トレンチ、５３…球状の空洞、６１…シリコン基板、６２…Ｓｉパターン、６３…ＳｉＯ₂ 層、６４…Ｓｉパターン、７０…シリコン基板、７１…平板状の空洞、７２…スパイラルインダクタ、７３…メタル電極、７４…絶縁膜、７５…メタル電極、８１…シリコン基板、８２…冷却パイプ、８３…Ｓｉウェハ、８４…スクライブライン、８５…平板状の空洞（中空構造）、９１…ＳＯＮ基板、９２…矩形状の空洞、９３₁ 〜９３₄ …ｐ型拡散層（ゲージ抵抗）、９４…ｐ⁺ 型拡散層（配線）、９５…金属配線、９６…開口部。

Claims (3)

1. 半導体からなる半導体基板であって、内部に空洞を有し、かつ前記空洞の内部に前記半導体からなる柱が存在し、前記空洞上の半導体基板の厚さをｔ、前記柱から最も近い前記半導体からなる領域と前記柱との間の距離をｗ、前記半導体のヤング率をＥ（Ｎ／μｍ² ）、前記空洞上の前記半導体基板にかかる荷重をＰ（Ｎ／μｍ² ）とした場合に、ｗ≦ｔ（Ｅ／０．０５６８Ｐ）^１／４の条件を満たすことを特徴とする半導体基板。
2. 半導体からなる半導体基板であって、内部に空洞を有し、かつ前記空洞の内部に前記半導体からなる柱が存在し、前記半導体からなる領域は、前記空洞の端部および前記空洞内に存在する前記柱とは別の前記半導体からなる柱の一方であることを特徴とする半導体基板。
3. 請求項１または２に記載の半導体基板と、
   前記半導体基板の前記空洞、前記絶縁部材および前記応力発生膜のいずれかの上の半導体領域上に形成された半導体素子と
   を含むことを特徴とする半導体装置。

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