KR20060040711A - 써멀 버짓에 대한 솔루션 - Google Patents

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유이치 와다
프란시스코 에이. 레온
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

광학적 검출기를 제조하는 방법이 제공되며, 상기 방법은 내부에 광학적 도파관이 형성되고 상부에 마이크로일렉트로닉 회로를 제조하기 위한 표면을 갖는 기판을 제공하는 단계 및 상기 기판상에서 마이크로일렉트로닉 회로를 제조하는 단계 - 상기 제조하는 단계는 다수의 순차적인 프로세스 단계들을 포함함 -; 상기 다수의 순차적인 프로세스 단계들중 하나를 선택한 후 그리고 상기 다수의 프로세스 단계들중 하나를 선택한 후 다음 프로세스 단계를 시작하기 이전에, 상기 광학적 도파관내에 광학적 검출기를 제조하는 단계; 및 상기 도파관에 광학적 검출기를 제조한 후, 상기 마이크로일렉트로닉 회로를 제조하기 위해 상기 다수의 순차적인 프로세스 단계들을 완료하는 단계를 포함한다.

Description

써멀 버짓에 대한 솔루션{SOLUTION TO THERMAL BUDGET}
본 발명은 마이크로일렉트로닉이 반도체 제조 기술을 이용하여 제조되는 반도체 기판내의 매립형(buried) 광학적 도파관에 이용되는 광학 검출기 제조에 관한 것이다.
마이크로일렉트로닉 회로상의 피쳐가 점점 작아지고 디바이스 속도가 증가됨에 따라, 본 발명자들은 신호의 전기적 통신에서의 고유한 제한에 대해 먼저 접근했다. 전기적 접속에 따른 마이크로일렉트로닉 회로에서의 캐패시턴스는 무시할 수 없을 정도의 지연을 야기시킨다. 점점 복잡해진 기술은 이들 제한을 우회하거나 회피할 것을 요구한다. 이러한 노력으로 사람들이 취한 방법중 하나로 정보를 통신하기 위해 전자 대신 포톤(photon)이 사용되었다. 광학적 신호는 캐패시턴스, 인덕턴스 및 회로 엘리먼트에 존재하는 오믹 저항에 의해 영향을 받지 않으며 광저는 전자보다 상당히 빠르게 이동한다. 결과적으로, 최근 몇년에 광학적 통신 및 신호 프로세싱 분야 및 광학적 통신 및 프로세싱이 가능한 광학적 매체 및 장치에 많은 진전이 있었다.
IC 칩 상에 제조되는 마이크로일렉트로닉 디바이스와 포토닉스(photonic) 엘리먼트를 조합하거나 또는 집적화시키기 위한 방법에 대해 보다 많은 사람들이 연 구를 하게 됨에 따라 이러한 노력은 집적 회로 제조 산업에 영향을 미치게 되었다. 최근 실리콘 기판 상에 광학적 도파관 구조의 제조, 광을 종래의 마이크로일렉트로닉 회로에 의해 사용될 수 있는 전기적 신호로 전환시키기 위한 광검출기의 제조 및 전기적 신호를 광학적 신호로 변환시키기 위한 광 방출기 또는 레이저 엘리먼트의 제조를 수반하는 많은 개선안들이 제공되었다.
일반적으로, 본 발명의 일면에서 본 발명은 광학적 검출기를 제조하는 방법을 특징으로 한다. 상기 방법은 내부에 광학적 도파관이 형성되며 상부에 마이크로일렉트로닉을 제조하는 표면을 갖는 기판을 제공하는 단계; 다수의 순차적인 프로세스 단계들의 사용을 통해 기판 표면상에 마이크로일렉트로닉 회로를 제조하는 단계; 다수의 순차적인 프로세스 단계들중 선택된 하나를 수행한 후 그리고 다수의 프로세스 단계들중 하나를 선택한 후 다음 프로세스 단계를 시작하기 전에, 광학적 도파관내에 광학적 검출기를 제조하는 단계; 및 도파관에 광학적 검출기를 제조한 후, 마이크로일렉트로닉 회로를 제조하기 위해 다수의 순차적인 프로세스 단계를 완료하는 단계를 포함한다.
실시예들은 하기의 점들을 하나 이상 포함한다. 광학적 검출기는 그와 관련된 써멀 버짓(thermal budget)을 가지며 선택된 프로세스 단계는 광학적 검출기를 제조한 이후 다수의 순차적인 프로세스 단계들의 완료가 광학적 검출기의 써멀 버짓을 초과하지 않도록 선택된다. 또한 제조되는 마이크로일렉트로닉 회로는 그와 관련된 써멀 버짓을 가지며 선택된 프로세스 단계는 광학적 검출기의 제조가 제조되는 마이크로일렉트로닉 회로에 대한 써멀 버짓을 초과하지 않도록 선택된다. 대안적으로, 선택된 프로세스 단계는 광학적 검출기 제조 이후 다수의 순차적인 프로세스 단계의 완료가 광학적 검출기를 손상시키지 않게 그리고/또는 광학적 검출기 제조가 제조되는 마이크로일렉트로닉 회로를 손상시키지 않도록 선택된다. 광학적 검출기의 제조는 T(1)max의 최대 프로세스 온도를 사용하는 단계를 수반하며 선택된 프로세스 단계는 T(1)max의 프로세스 온도에 기판을 노출시키는 동안 기판 상에 제조되는 마이크로일렉트로닉 회로를 손상시키지 않고 T(1)max의 프로세스 온도에 기판을 노출시킨 후 기판상에 제조되는 마이크로일렉트로닉 회로가 손상되도록 다수의 프로세스 단계들중 하나를 선택한다. T(1)max 이상인 프로세스 온도는 광학적 검출기를 손상시켜, 기판이 T(1)max 보다 낮은 프로세스 온도에 노출된 후 선택된 프로세스 단계가 다수의 프로세스 단계중 하나로 선택된다. 마이크로일렉트로닉 회로 제조는 CMOS 제조 기술을 따른다. 다수의 순차적인 프로세스 단계들은 실리사이드 단계 및 실리사이드 단계 이전에 프로세스 단계들중 선택된 하나의 단계를 수행하는 단계를 포함한다. 다수의 순차적인 프로세스 단계들은 CMOS 디바이스의 드레인 및 소스에 도펀트를 확산시키기 위한 열처리 단계를 포함하며 프로세스 단계들중 선택된 하나는 열처리 단계이다.
일반적으로, 또다른 면에서, 본 발명은 내부에 광학적 도파관이 형성되고 상부에 마이크로일렉트로닉 회로를 제조하는 표면을 갖는 기판을 제공하는 단계; 상기 다수의 순차적인 프로세스 단계들중 선택된 하나를 수핸한 후 그리고 상기 다수의 프로세스 단계들중 선택된 하나의 단계 이후 다음 프로세스 단계가 시작되기 이전에, 광학적 도파관내에 광학적 검출기를 제조하는 단계; 및 도파관에 광학적 검출기를 제조한 이후, 마이크로일렉트로닉 회로를 제조하기 위한 다수의 순차적인 프로세스 단계를 완료하는 단계를 포함하는 광학적 검출기를 제조하는 방법을 특징으로 한다.
실시예들은 하기의 점들을 하나 이상 포함한다. 다수의 순차적인 프로세스 단계들은 실리사이드 단계를 포함하며 프로세스 단계들중 선택된 하나는 실리사이드 단계 이전에 수행된다. 다수의 순차적인 프로세스 단계들은 CMOS 디바이스의 드레인 및 소스에 도펀트를 확산시키기 위한 열처리를 포함하며 프로세스 단계들중 선택된 하나는 열처리 단계이다.
본 발명의 다른 특징 및 장점이 하기의 상세한 설명 및 청구항으로부터 명확해질 것이다.
도 1은 광학적 준비 기판의 개략도;
도 2는 광학적 검출기 제조가 이루어지는 경우를 나타내는 제조 프로세스 흐름도;
도 3은 실리사이드 단계 직전에 검출기 제조가 포함되도록 변형된 전형적인 CMOS LSI 제조 프로세스의 프론트 엔드 라인(FEOL) 부분의 프로세스 단계를 나타내는 흐름도;
도 4a-4i는 디바이스 절연 단계의 제 1 단계의 흐름도;
도 5a-5f는 트랜지스터 웰 단계의 제 1 단계의 흐름도;
도 6a-6h는 게이트 및 소스/드레인 연장부 단계의 제 1 단 1단계의 흐름도;
도 7a-7e는 상기 웰 및 소스/드레인 단계의 제 1 단계의 흐름도;
도 8a-8i는 검출기 제조 프로세스의 제 1 단계의 흐름도;
도 9는 실리사이드 단계를 나타내는 도면;
도 10a-10g는 텅스텐 플러그 제조 단계의 흐름도.
COMS(상보형 금속 산화물 반도체) LSI 제조예는 공지 기술이기 때문에, CMOS LSI 제조 프로세스로 통합되는 광학적 네트워킹은 CMOS 웨이퍼 프로세싱의 재구성하는 것을 방지하기 위해 미세한 삽입 기술을 요구한다. 사용되는 방안중 하나는 이후 CMOS 회로가 제조되는 광학적 기판을 준비하는 단계를 수반한다. 이러한 방안의 예는 "Optical Ready Substrates"란 명칭으로 2002년 10월 25일자로 출원된 미국 특허 출원 번호 10/280,505호 및 "Optical Ready Wafers"란 명칭으로 2002년 10월 25일자로 출원된 미국 특허 출원 번호 10/280,492호에 개시되며, 이들 문헌은 본 명세서에서 참조된다.
본질적으로, 광학적 준비 기판에 대한 기본 원리는 광학적 신호 분산 네트워크가 그의 제조 및 마이크로일렉트로닉 회로의 제조가 완전히 또는 대체로 서로 독립적으로 수행되는 방식으로 제공된다는 것이다.
광학적 준비 기판은 전기적 회로가 종래의 반도체 제조 기술을 이용하여 순차적으로 제조될 수 있는 플랫폼에 장착된다. 이런 방식으로 마이크로일렉트로닉 회로의 제조로부터 광학적 신호 분산 회로의 제조를 분리시킴으로써, 반도체 마이 크로일렉트로닉 제조자는 반도체 웨이퍼상에 광학적 부품들을 제조하는 새로운 기술 또는 노하우를 전개시킬 필요가 없다. 또한 반도체 마이크로일렉트로닉 제조자는 광학적 부품의 제조를 수용하기 위해 반도체 일렉트로닉을 제조하기 위한 프로세스츨 최적화시킬 필요가 없다. 따라서, 예를 들어, 극도로 높은 정밀도 및 매우 높은 산출량을 달성하기 위해 제조 프로세스가 최적화된 COMS 회로를 제조하는 회사는 프로세스를 변조시키는 것을 고려할 필요가 없어 극도로 높은 정밀도 및 높은 산출량을 달성할수 있어 전기 부품과 함게 광학적 부품을 만들 수 있다. 간단히, 반도체 마이크로일렉트로닉 제조자는 광학적 제조 회사의 전문기술에 따라 간단히 광학적 엘리먼트를 제공할 수 있고 이들 프로세스를 최적화 시킬 수 있고, 하부 광학적 신호 분산 네트워크에 접속부를 위치시키고 만드는 것을 제외하고, 블랭크 반도체 웨이퍼와 같이 웨이퍼를 처리할 수 있다. 물론, 이는 이상적인 것이다. 실제로, 두개 기술간의 분리는 명확하지 않을 수 있다.
도 1은 광학적 준비 기판(10)의 일례를 도시한다. 광학적 회로 위에서 이후 기판상에 제조되는 반도체 집적 마이크로일렉트로닉 회로(40)에 광학적 클록 신호를 분산시키기 위한 반도체 집적 광학적 신호 분산 네트워크(20)가 포함된다. 개시된 본 실시예에서, 광학적 준비 기판(10)은 SOI(실리콘-온-인슐레이터) 구조물로, 결정성 실리콘의 베이스 기판(12), SiO2의 절연층(14), 및 결정성 실리콘의 얇은 상부층(16)을 포함한다. (SOI 이외의 다른 구조물이 사용될 수도 있다. 예를 들어, 상기 구조물은 층 이송 프로세스에 의해 성장 또는 형성되는 광학적 준비 에 피-기판일 수 있다). 광학적 신호 분산 네트워크(20)는 절연층(14) 바로 아래의 기판(12)에 제조된다. 네트워크(20)는 2개의 기본 빌딩 블록, 즉, 칩상의 상이한 위치사이에 광학 신호를 분산시키기 위한 광학적 도파관 및 마이크로일렉트로닉 회로의 해당 부품에 의해 사용되는 전기적 신호(33)로 광학적 신호를 변환시키는 광검출기(32)를 포함할 수 있다.
도 1에 도시된 실시예에서, 광학적 신호는 에지 커플링 방식을 사용하여 도입된다. 렌즈 장치(36)는 외부 광섬유(38)로부터의 광을 광학적 도파관(30)에 포커싱한다. 본 실시예에서, 요구되는 모든 광학적 회로 엘리먼트는 광학적 신호 분산 네트워크(20)내에 위치되며 광학적 네트워크에 의해 마이크로일렉트로닉 회로에 제공되는 신호만이 매립형 광학적 네트워크내에서 광검출기(32)에 이해 발생된 전기적 신호가 된다는 것을 주목해야 한다.
도 1에 도시된 광학적 도파관을 위해 사용되는 특정 재료는 SiGe가 있다. 이들 재료의 조합은 이들의 능력으로 인해 낮은 결함의 결정성 표면을 산출하는데 특히 바람직하다. 스트레인 및 결함을 감소시키면서, 높은 인덱스 도파관 코어를 발생시키기 위해 성장 동안 소량의 Ge가 결정층에 첨가될 수 있다. 이층은 다른 기술에 의해 상기 도파관의 상부에 다시 성장될 수 있다. 실리콘 기판에 도파관을 제조하는 다양한 기술은 공지되어 있다. 이러한 기술의 일반적인 결론에 대해서는 "Photons to the Rescue: Microelectronics Becomes Microphotonics," "L.C.Kimerling, The Electrochemical Society Interface, Summer 2000(pp28-31)을 참조하라. 소정 제조 기술의 특정 결론에 대해서는 어플라이드 머티어리얼스사에 양도된 하기의 US 특허 출원을 참조하라 :(1)U.S.S.N. 10/020,461; (2) 2001년 12월 14일자로 출원된 "HDP-CVD Film For Uppercladding Application In Optical Waveguides"란 명칭의 U.S.S.N. 10/017,033호; (3) 2001년 5월 24일자로 "Method For Fabricating Waveguides"란 명칭의 U.S.S.N. 09/866,172호; 및 (4) 2001년 12월 11일자로 출원된 "Waveguides Such As SiGeC Waveguides And Method Of Fabricating The Same"이란 명칭의 U.S.S.N. 10/014,466호. 상기 4개의 US 특허 출원은 본 명세서에서 참조된다.
이러한 모델로, CMOS LSI 프로세스가 광학적 준비 기판의 상부상에 마이크로일렉트로닉 회로를 제조하는데 사용되는 경우 문제가 발생한다. 종래의 CMOS LSI 제조 동안, 웨이퍼는 고온 어닐링(예를 들어, 1050℃)으로 처리된다. 광학적 준비 기판에 있는 광검출기(32)는 이러한 고온 프로세스를 견딜수 있어야 한다. 그러나, 광학적 준비 기판에서 사용될 수 있는 것으로 일반적으로 고려되는 검출기들중 일부는 이러한 고온을 견디지 못한다. 제 1 섬광에 따라, 광학적 준비 기판에서 도파관으로 사용할 수 있는 다양한 후보로서의 자격이 상실될 수 있다. 그러나, 이러한 검출기를 제조하기 위해 CMOS LSI 프로세스 자체내에서 윈도우 가능성은 작다는 것을 인식했다. 높은 T 어닐링 직후 및 임의의 다른 구조물을 제조하기 이전에 광학적 검출기를 제조하는데 요구되는 프로세싱 조건들(예를 들어, 약 650℃의 높은 프로세스 온도)에 의해 광학적 검출기가 손상될 수 있다. 사실상, COMS LSI 프로세스 단계로 검출기 제조의 이동은 이들 2개의 제조 단계를 완전히 분리시킬 수 있도록 관련된 광학적 준비 기판의 소정의 장점을 포함한다. 그러나, 이들 은 종래의 CMOS 제조 프로세스로 통합되는 광학적 네트워킹의 장점을 상쇄시킬 정도로 크지 않은 것으로 여겨진다.
도 2는 검출기의 제조를 포함하도록 변경된, COMS 제조 프로세스에 의해 수반되는 광학적 준비 기판 제조 프로세스의 하이 레벨 흐름도이다(블록 470). 블록(410, 420, 430)으로 도시되는 프로세스의 제 1 부분은 CMOS LSI 프로세스를 이용하여 이후 마이크로일렉트로닉 회로가 제조되는 광학적 준비 기판을 제조하는 것과 관련된 에피텍셜 본딩된 웨이퍼 프로세스(405)이다.
SOI 웨이퍼 상에 좌우되지 않는 또다른 프로세스가 제공된다. 예를 들어, 이러한 프로세스중 하나는 SOI층이 다비아스층상에 형성되고 핸들 웨이퍼에 본딩되는 블록(420, 430)으로 도시된 프로세스를 요구하지 않고, 도파관이 제조되는 실리콘 기판으로서 핸들 웨이퍼를 간단히 사용할 수 있다. 이러한 실리콘 기판이 도파관 패터닝으로 부터의 결함을 초과하는 경우; 이들 결함은 고온 어닐링 또는 다른 프로세스 제어를 통해 제거될 필요가 있다. 원하는 결함 레벨이 다이렉트 실리콘 기판상에서는 달성될 수 없으나, 실리콘 기판(SOI 아님)이 그럼에도 불구하고 요구된다면, 본딩 이전에 SOI층의 산화물 절연체를 부가시키지 않고, 낮은 결함의 실리콘층은 단계(420, 430)에서 도시된 것처럼 동일한 프로세스에 의해 제조될 수 있다.
블록(450, 460, 475, 480, 485, 490)으로 표시되는 프로세스의 제 2 부분은 전체 COMS LSI 프로세스내에서의 프론트 엔드 라인(FEOL) 프로세스(440)에 관련된다.
프로세스(즉, SOI 웨이퍼 프로세스(405))의 제 1 부분에서, 블록(410)은 광학적 도파관 및 다른 광학적 부품들이 제조된 핸들 웨이퍼를 제조하는 단계를 수반한다. 블록(420)은 핸들 웨이퍼에 부착되어 마이크로일렉트로닉 회로가 이후 제조될 수 있는 표면을 제공하는 디바이스 웨이퍼를 제조하는 단계를 수반한다. 블록(430)은 핸들 웨이퍼와 디바이스 웨이퍼의 본딩하여 일렉트로닉 회로의 순차적인 CMOS 제조를 위해 반도체 표면을 마련하는 단계를 나타낸다. 이러한 프로세스의 단계는 상기 개시되었다. 이러한 SOI 웨이퍼 프로세스(440)동안, SiGe 광학적 도파관은 상기 언급된 기술을 사용하여 핸들 웨이퍼로 제조된다.
프로세스의 제 2 부분에서(즉, FEOL 프로세스(440)), 본 발명자들은 소정 형태의 제조가 수행되는 동안 일반적으로 상이한 제조 단걔들로 공지된 CMOS 제조 프로세스를 분리했다. CMOS 제조 프로세스의 각각의 단계 동안 수행되는 일반적 기능은 다음과 같다. 블록(450)은 상이한 디바이스에 대한 기판의 영역을 절연시키는 단계를 포함한다. 블록(460)은 트랜지스터 웰을 제조하는 단계를 수반한다. 블록(475)은 게이트 및 소스 및 드레인 연장부를 제조하는 단계를 수반한다. 블록(480)은 트랜지스터의 측벽 및 소스 및 드레인을 제조하는 단계를 수반한다. 블록(480)에 바로 이어지는 블록(470)은 CMOS 디바이스가 제조되는 반도체 아래에 광학적 준비 기판에 있는 도파관 아래에 광학적 검출기(예를 들어, SiGe 슈퍼 래티클 검출기)를 제조하는 단계를 수반한다. 블록(485)은 게이트, 소스 및 드레인에 오믹 콘택을 제조하기 위해 실리사이드 프로세스를 수반한다. 블록(490)은 오믹 콘택 영역으로 하향 연장되는 비아에 텅스텐 플러그(즉, W-플러그)를 제조하는 단계 를 수반한다.
FEOL 프로세스가 완료된 이후, 백 엔드 라인(BEOL) 단계가 시작되어, 다수의 금속배선층이 디바이스 상부에 형성되어 상호접속되어 디바이스에 신호 및 전력을 위한 도전성 경로를 제공한다.
CMOS 제조 단계들을 도 2에 도시된 것 이외의 다른 제조 단계(phase) 또는 모듈로 그룹화시키는 다른 방법들이 존재한다. 선택된 제조 단계들 간의 경계(boundary)를 특정된 그룹으로 형성하고 식별하는 것은 단순히 일 예일 뿐이다. CMOS LSI 프로세스가 광학 검출기의 제조를 수용하기 위해 어떻게 변형되는 가를 예시하는 것은 어느 정도 도움이 된다. 단계들이 어떻게 그룹화되는가 또는 단계들 간의 어느 경계가 형성되는가는 중요하지 않으며, 광학 검출기를 제조하기 위해 어느 단계들이 전체 CMOS 제조 프로세스에 끼워지는가가 가장 중요하다.
도 2와 3에 도시된 각각의 제조 단계에서 이루어지는 기본적인 단계들은 소자와 절연 단계(블록 450)에서부터 보다 상세히 설명할 것이다.
도 4a-i를 참조하면, 소자 절연 단계(블록450)의 개시부에서, 실리콘 이산화물의 층(610)이 실리콘 웨이퍼(600)의 표면에 형성된다(도 4a 참조). 실리콘 기판(600)은 도 1에 도시된 결절 실리콘의 상부층(16)에 대응한다. 즉, 실리콘 기판(600)은 광학 네트워크가 제조되고 광학 도파관이 위치하는 기판의 상부에 위치한다.
실리콘 이산화물층이 실리콘 상에 형성된 후에, 실리콘 질화물 박막(620)이 실리콘 이산화물(610) 위에 증착된다(도 4b 참조). 이는 통상적으로 실란 또는 디 클로로실란이 저압 가스에서 반응하는 화학 기상 증착(CVD)을 이용하여 이루어진다. 이렇게 형성된 실리콘 질화물(620)은 절연 트렌치가 형성될 개구부를 갖는 마스크(도 4c참조)를 제조하기 위해 종래 포토리소그래피 기술을 이용하여 패턴화된 포토레지스트 층(630)으로 덮인다. 그 다음에 마스크의 개구 윈도우 내에 휄로우 절연 트렌치(635)를 형성하기 위해 드라이 에칭이 사용된다(도 4d 참조). 통상적으로, 드라이 에칭 프로세스는 두 개의 상이한 가스 혼합물을 이용하는 것을 포함한다. 예컨대, 제 1 가스 혼합물은 실리콘 질화물층을 통해 개구부를 형성하는데 사용되는 CF4/CHF3/O2일 수 있고; 제 2 가스 혼합물은 실리콘 내에 트렌치를 에칭하는데 사용되는 HBr/CL2/O2일 수 있다. (물론, 당업자에게 알려진 다른 가스 혼합물을 사용하는 것도 가능하다.) 트렌치가 형성된 후에, 포토레지스트(630)가 제거되고(도 4e 참조) 산화물막 층(660)이 웨이퍼 내에 노출된 실리콘을 산화시켜 형성된다(도 4e 참조).
노출된 실리콘이 산화되어 산화물 박막(660)이 형성된 후에, CVD 프로세스는 웨이퍼 충전 절연 트렌치(635) 위로 보다 두꺼운 산화물층(665)을 증착시키는데 사용된다. 그 후에, 화학적 기계적 폴리싱(CMP)을 이용하여, 증착된 산화물층(665)과 실리콘 질화물층(620)의 상부가 제거된다(도 4g 참조). 다음에, 나머지 실리콘 질화물층(620)과 하부 실리콘 산화물막(610)은 웨트 에칭(예컨대, 포스포릭 산)을 이용하여 제거된다(도 4h 참조). 마지막으로, 희생 실리콘 이산화물(690)의 보호층이 금속 오염 및/또는 후속 이온주입 단계 동안의 표면 손상을 방지하기 위해 노 출된 실리콘 위에 형성된다(도 4i 참조).
트랜지스터 웰 제조 프로세스는 도 5a-f를 참조하여 설명할 것이다. 이러한 프로세스 단계들의 시퀀스 동안, N-도핑된 웰 영역(510)과 P-도핑된 웰 영역(520)이 제조된다. N-웰 영역은 pMOS 필드 이펙트 트랜지스터를 제조하기 위한 것이고 P-웰 영역은 nMOS 필드 이펙트 트랜지스터를 제조하기 위한 것이다. N-웰 영역(510)을 형성하기 위해, 포토레지스트 층(502)은 웨이퍼 상에 형성되고; N-웰 영역이 형성될 영역을 노출시키도록 패턴화되며; 그 다음에 n-타입 도펀트(504)(예컨대, 아르세닉 또는 포스포러스)가 노출된 영역에 이온주입된다(도 5a 참조). 이온 주입이 완료된 후에, 포토레지스트(502)는 애셔(asher) 또는 웨트 프로세스를 이용하여 제거된다. 단계들의 유사한 시퀀스가 P-웰 영역(520)을 형성하기 위해 반복된다. 특히, 또 다른 포토레지스트 층(506)이 웨이퍼 위에 형성되고, P-웰 영역이 형성될 영역을 노출시키도록 패턴화되고, 그 다음에 p-타입 도펀트(508)(예컨대, 보론)는 노출된 영역으로 이온주입된다(도 5b 참조).
완성된 트랜지스터 N-웰(510)과 P-웰(520)이 도 5C에 도시되어 있다.
포토레지스트가 제거된 후에, 소자 절연 단계 내에 증착된 희생 산화물층(690)도 제거되고(도 5d 참조) 보다 두꺼운 제 1 게이트 산화물층(540)이 노출된 표면 위에 형성된다(도 5e 참조). 이는 곧바로 형성될 실제(real) 게이트 산화물을 위해 깨끗한 표면을 형성하기 위한 것이다. 보다 두꺼운 산화물층(540)은 최종 게이트 산화물층을 형성하기 위해 웰 영역의 표면을 노출시키도록 웨트 에칭 프로세스를 이용하여 곧바로 제거된다(도 5f 참조).
이제 웨이퍼는 최종 게이트 산화물과 소스 및 드레인 연장부를 형성하기 위해 준비된다. 이들 요소들을 제조하기 위한 상세한 프로세스는 도 6a-f에 도시되어 있다. 먼저, 박막 게이트 산화물(700)은 n-웰 및 p-웰 영역(510 및 520) 위의 노출된 영역 상에 형성된다(도 6a 참조). 산화 퍼니스 또는 급속 열 처리(RTP) 시스템이 이러한 고품질 산화물층을 형성하는데 사용된다.
게이트 산화물이 형성된 후에, 폴리실리콘 층(708)은 CVD 반응기를 이용하여 옥사이드 필름의 상부에 증착된다(도 6b 참조). 다음에 포토레지스트(710)는 게이트를 위치시키고자 하는 영역 위의 폴리실리콘 상부에서 패턴화된다(도 6c 참조). 포토레지스트(710)에 의해 보호되지 않은 폴리실리콘(708)의 일부는 폴리실리콘 에칭 프로세스 기술을 이용하여 제거된다(도 6d 참조). 그 후에 나머지 포토레지스트(710)가 제거되고(도 6e 참조) 새로운 포토레지스트 층(730)이 웨이퍼 상에 형성되고 소스 및 드레인 연장부가 형성될 영역을 노출시키기 위해 패턴화된다. P-웰 영역을 위한 소스 및 드레인 연장부(733)를 형성하기 위해, N-웰 영역이 포토레지스트(730)에 의해 보호되면서 n-타입 도펀트가 주입된다(도 6f와 6g를 참조). 유사하게, N-웰 영역을 위한 소스 및 드레인 연장부(743)를 형성하기 위해, N-웰 영역이 또 다른 포토레지스트(740)에 의해 보호되면서 p-타입 도펀트가 주입된다(도 6g 및 6h 참조).
다음에 측벽, 소스 및 드레인 제조 단계(480)가 수행된다(도 2 참조). 이러한 단계의 프로세스 단계들은 도 7a-e에 도시되어 있다. 먼저, 통상적으로 CVD 프로세스를 이용하여 산화물막 또는 질화물막(800) 중 하나가 증착된다(도 7a 참조). 다음에 게이트 구조물 상의 측벽(802) 아래에 남아 있는 산화물 또는 질화물막(800)의 대부분을 제거하기 위해 블랭킷 에칭이 사용된다. 그 후에, 웨이퍼는 포토레지스트층(806)으로 덮이고; 포토레지스트는 P-웰 영역(520)을 노출시키고 N-웰 영역(510)을 보호하도록 패터닝되며; n-타입 도펀트(예컨대, 아르세닉, 포스포러스, 또는 안티모니)가 P-웰 영역(520) 위의 게이트 폴리 실리콘 및 P-웰 영역의 소스와 드레인 영역으로 주입된다(도 7c 참조). 포토레지스트(806)가 제거되고 단계들의 유사한 시퀀스가 N-웰 영역의 소스(831) 및 드레인(833)을 형성하기 위해 사용된다(도 7e 참조). 특히, 웨이퍼는 포토레지스트 층(820)으로 다시 덮이고; 포토레지스트는 N-웰 영역(510)을 노출시키고 P-웰 영역(520)을 보호하도록 패터닝되며; p-타입 도펀트(예컨대, 보론)는 N-웰 영역 위의 게이트 폴리 실리콘 영역(710)과 N-웰 영역의 소스와 드레인 영역으로 주입된다(도 7d 참조). 이는 N-웰 영역을 위한 소스(831) 및 드레인(833)을 형성한다. 다음에 제 2 포토레지스트(820)는 어닐링에 의해 최근에 주입된 소스 및 드레인 영역의 도펀트가 드라이빙될 수 있도록 제거된다. 어닐링 프로세스를 위해 통사적으로 퍼니스 또는 RTP 시스템 중 하나를 사용한다. 이 때 웨이퍼가 대략 1050℃의 온도에 노출되게 하는 것이 중요하다. CMOS 제조 프로세스에서 이러한 어닐링 후에, 프로세스 온도는 통상적으로 650℃를 초과하지 않는다.
이미 언급한 바와 같이, 프로세스 온도는 어닐링 후에 650℃를 초과하지 않기 때문에, 높은 어닐링 온도에 노출되어 파손될 수 있는 광학 검출기를 제조하기에 적합하다.
다시 도 1을 참조하면, CMOS LSI 프로세스의 어닐링에서 광학 검출기를 제조하는 것은 트렌치가 산화물층(14) 아래에 놓인 실리콘 기판(12)의 광학 도파관(30)의 영역 아래에 형성될 필요가 있다. 도면에서는 전기적 및 광학적 소자의 상대적 치수가 왜곡되어 있다. 통상적으로, CMOS 소자가 제조될 상부 실리콘층은 수 십 나노미터 정도의 두께로 제조된다. 상부 실리콘을 광학 회로를 포함한 하부 실리콘과 분리하는 실리콘층은 수 나노미터 정도의 두께를 갖는다. 하부 실리콘 기판의 도파관은 1 내지 2 마이크론 정도의 두께를 갖는다. 즉, 광학 부품들은 전체 사이즈에 비해 표면에 매우 밀집해 있으며 이들은 상부의 CMOS 소자보다 수직으로의 크기가 수 배에 이른다.
또한, 상기 제시한 바와 같이 상이한 기판들이 사용될 수 있으며 정밀한 트랜지스터와 웰 형성은 어떤 타입의 기판을 사용하는가에 달려 있다. 예컨대, 완전히-공핍된 SOI는 절연층 상부에 15nm의 Si만을 갖는다. 즉, 이를 구현하는 경우 웰 형성은 매우 얕아진다. 다음에, 부분적으로 공핍된 SOI, 에피(epi)-기판, 층 이동 또는 에피-층 성장에 의해 제조된 광학-준비 에피-웨이퍼가 존재한다. 또한, 하나의 다이 또는 기판 상에는 예컨대, 상이한 게이트 길이 및/또는 게이트 산화물 두께를 이용하여 여러 타입의 트랜지스터들이 제조될 수 있다.
도 8a-i는 하부 실리콘에서 SiGe 도파관(1000)의 레벨 아래에 한가지 타입의 광학 검출기를 제조하는 단계들을 도시한다. 이들 도면은 지면에 수직인 방향으로 연장하는 광학 도파관의 단면을 도시한다. 이 경우, 제조되는 광 검출기는 850℃만큼 낮은 온도들에서 사후 노출에 의해 특히 손상되기 쉬운 SiGe 초격자 광 검출 기이다.
이러한 검출기들을 제조하기 위한 준비단계에 이러한 단계 이전에 제조된 CMOS 장치들을 보호하기 위해, 손실성 산화물 또는 질화물층 또는 다른 물질 적층물(1010)이 웨이퍼의 표면 상부에 먼저 증착된다(도 8a 참조). 그 다음, 포토레지스트 층(1020)이 웨이퍼 표면(1020)에 증착되고 광 검출기들이 제조되는 지점들 상부에 개구들을 규정하도록 패턴화된다(도 8b 참조). 그 다음, 노출된 산화물층 및 하부 실리콘을 에칭함으로써 트렌치들(1030)이 형성된다(도 8c 참조). 에칭은 트렌치(1030)를 파내는 시간에 이루어지고, 그 깊이는 적어도 광도파로들(1000)의 저면(1035)으로 연장된다(도 8b 참조). 트렌치(1030)가 제조된 이후, 포토레지스트 층(1020)은 스트립핑되고 웨이퍼는 트렌치들에서 광 검출기들을 제조할 준비가 된다(도 8d 참조).
SiGe 초격자 검출기는 실리콘과 SiGe의 교번하는 얇은 층들로 이루어진다. 초격자의 기본 형성 블럭은 실리콘층의 상부상에 성장된 SiGe 층이다. 이러한 2개의 물질들은 다소 상이한 격자 상수들을 갖기 때문에, 1200-1300nm 광을 흡수하기 위해 그 대역 구조를 변화시키는 SiGe 층에서 유도된 압력이 있을 것이다. SiGe 층은 적어도 약 60%인 Ge의 퍼센티지로 이완 없이 압력을 견디기에 충분히 얇게(예, 약 6nm) 유지된다. 실리콘층은 약 29nm 두께이다. 이러한 기본적인 2개 층 형성 블럭은 약 1미크론 높이인 적층물을 형성하도록 약 20회 반복된다. 기술된 실시예에서, 애피텍설 프로세스는 개별 층들을 증착하도록 프로세스를 통해 가변되는 공급 가스의 조성으로 이러한 층들을 성장시키는데 사용된다(도 8e 참조).
실리콘과 SiGe의 다중 층들(1040)은 웨이퍼의 전체 표면에 대해 증착되고 형성된 트렌치들로 하향 연장된다. 다중 층들(1040)의 제 1 층(1041)은 검출기 구조물에 대한 후방 콘택으로서 완성된 장치에서 작용하는 p-형 층이다. 초기의 p-형 층상에 형성된 일련의 층들은 초격자 구조물을 형성하도록 실리콘과 SiGe의 교번하는 층들이다. 실리콘과 SiGe의 충분한 개수의 층들이 증착된 이후, 최종 n-형 층(1042)은 트렌치의 나머지에 충진되도록 증착된다. 그 다음, CMP는 증착된 실리콘 산화물과 실리콘, 및 웨이퍼의 표면상에 이전에 형성된 더미(dummy) 산화물 층 상부에 있는 SiGe의 층들을 제거하는데 사용된다. 평탄화된 표면을 형성하는 CMP는 더미 산화물층에 도달할 때 중지된다(도 8f 참조). (선택적으로, SiGe는 희생 층상에 증착물이 거의 없거나 완전히 없는 트렌치의 영역에 선택적으로 증착될 수 있다.) 이것은 검출기의 일 측면에서, p-형 층(1041)을 2개의 영역들(1050a)에 노출된 상태로 남겨둔다. 이러한 노출된 영역들(1050a)은 검출기의 후면에 대한 콘택들이 형성되는 곳이다.
영역(1050a)에 대한 p-형 콘택을 형성하기 위해, 포토레지스트의 패턴화된 층(1060)은 영역들(1050a)에서 규정된 개구들을 갖는 웨이퍼의 표면 상부에 형성된다. 그 다음, p-형 도펀트(예, 붕소)는 영역(1050a)으로 주입된다(도 8g 참조). 처음 주입된 이후, 포토레지스트 층(1060)이 제거되고 포토레지스트의 제 2 층이 트렌치의 중앙에서 n-형 영역내에 n-형 콘택(1050b)을 형성하기 위해 마련된다. n-형 콘택 영역(1050b)을 형성하기 위해, 포토레지스트 층(1066)은 영역(1050b)에서 개구들을 규정하도록 패턴화된다. 그 다음, n-형 도펀트(예, 비소)는 영역 (1050b)으로 주입된다(도 8h 참조). 마지막으로, 이러한 포토레지스트의 제 2 층(1066)이 제거된다. 주입된 도펀트들을 해당 콘택 영역들로 더 깊게 유도하기 위해, 약 650℃의 온도에서 어닐링이 수행된다.
이러한 동일한 프로세스 또는 유사한 프로세스는 본 발명에 참조로 포함되는 2004년 5월 28일자 제출된 U.S.S.N. 10/856,127, "Impurity-Based Waveguide Detector System"에 기술된 SiGe 합금들 또는 불순물 흡수 검출기들과 같은 좁은 밴드갭을 사용하는 다른 형태의 검출기들을 제조하는데 사용될 수 있다. 또한, 예를 들어 소트키 검출기들, 순수 Ge 검출기들 및 불순물-기반 검출기들을 포함하는 다른 설계들의 검출기들이 이러한 단계에서 기판에 집적될 수 있다.
실리사이드 단계인 다음 단계 이전에, 더미 산화물이 웨이퍼의 표면으로부터 제거되어 이전에 제조된 CMOS 구조물들을 노출시킨다.
도 9를 참조하면, 실리사이드 단계는 게이트, 드레인 및 소스에 대한 저항 콘택들을 제조하기 위한 공지된 프로세스들을 사용한다. 실리사이드는 CMOS 장치들의 게이트, 소스 및 드레인의 상부(도 9의 영역들(960, 962) 참조)에 티타늄, 코발트, 플래티늄, 또는 니켈을 증착함으로써 형성된다. 코발트 실리사이드 프로세스에서, 코발트는 플라즈마 기상 증착(예, 스퍼터링)에 의해 웨이퍼의 표면으로 증착된다. 그 다음, 웨이퍼는 RTP 시스템내에서 가스를 형성하는 분위기에서 약 450℃로 급속 가열되고; 웨이퍼는 임의의 장소에서 원치않는 막들을 제거하도록 습식 에칭되며; 마지막으로 웨이퍼는 800℃에서 제 2 RTP에 노출된다. 이것은 콘택 영역들에서 CoSi2를 형성한다.
FEOL 프로세스의 최종 단계(즉, W-Plug 단계)는 CMOS 장치들과 나중에 Back End of Line(BEOL) 단계 동안 이러한 장치들 상부에 형성되는 금속화부들 사이의 전기적 접속들을 제공하는 텅스텐 플러그들을 형성하는 단계를 포함한다.
도 10a-10g를 참조하면, W-플러그 단계의 개시시에, 얇은 에칭 스톱퍼 층(1210)이 웨이퍼의 표면에 증착된다(도 10a 참조). 그 다음, 도핑된 실리콘 산화물(1220)의 더 두꺼운 층이 에칭 스톱퍼 층(1210)의 상부에 증착된다(도 10b 참조). 도핑된 실리콘 산화물(1220)은 CVD 반응기를 이용하여 증착되고 증착되는 물질은 통상 BSG 또는 BPSG이다. 그 다음, 웨이퍼는 CMP를 이용하여 평탄화되고(도 10c 참조), 포토레지스트의 패턴화된 층은 평탄화된 표면상에 형성된다. 포토레지스트 층의 개구들은 CMOS 장치들에서 실리사이드 콘택 영역들 아래 및 텅스턴 플러그들이 나중에 형성되는 곳으로 콘택 홀들을 위한 원하는 지점들을 규정한다. 그 다음, 콘택 홀들은 에칭 스톱퍼 층(1210) 아래로 실리콘 산화물을 통해 에칭된다(도 10d 참조). 그 다음, 상이한 에칭을 이용하여 실리사이드 영역들에 대한 에칭 스톱퍼 층을 관통하는 상이한 에칭 개구들이 형성된다(도 10e 참조). 콘택 홀들이 완전히 형성된 이후, 티타늄 또는 티타늄 질화물과 같은 얇은 배리어 금속층(1260)이 웨이퍼의 표면과 콘택 홀들에 증착된다. 그 다음, CVD 반응기를 이용하여, 홀들이 텅스텐으로 충진된다(도 10f 참조). 마지막으로, CMP를 이용하여 웨이퍼의 상부의 텅스텐과 배리어층이 콘택 홀들의 텅스텐 플러그들만을 남겨두도록 제거된다(도 10g 참조).
그 다음 단계는 백 앤드 라인 단계로서 이 단계에서는 금속화들, 통상 다수 의 금속화 층들이 기판의 상부에 형성되어 상기 장치들을 상호접속시킨다.
집적 회로를 위한 전체 제조 프로세스에서 검출기 제조 프로세스의 적절한 배치를 식별하기 위한 보다 일반적인 기준은 "써멀 버짓(thermal budget)"으로서 지칭된다. 프로세스 단계의 써멀 버짓은 제조되는 구조물들을 손상시킴이 없이 주어진 프로세스 단계에 적용될 수 있는 시간 대 적용 온도의 허용가능한 누적 시퀀스이다. 각각의 순차적인 프로세스 단계는 몇몇 시간에 인가되는 몇몇 온도를 요구하고 이전의 프로세스들의 써멀 버짓에 영향을 준다. 적절한 시퀀스를 제공하고 시퀀스들의 순서를 결정하기 위한 방법에 있어서의 문제는 프로세스들의 써멀 버짓에 관련된다. 프로세스들의 순서는 가장 높은 써멀 버짓(시간 공차 대 가장 높은 온도)을 갖는 단계들을 먼저 처리한 다음, 각각의 순차적인 단계에 대한 더 낮은 써멀 버짓을 갖는 단계들을 처리함으로써 일반적으로 결정된다. 이러한 방식으로, 프로세스들의 전체 시퀀스는 이전에 제조된 구조물들을 손상시키는 프로세스 없이 수행될 수 있다.
임의의 주어진 프로세스 단계 동안 소비되는 써멀 버짓의 부분은 주어진 온도에서 웨이퍼가 처리되는 특정 양의 시간에 의해 결정된다(온도와 시간의 곱일 필요는 없음). 예를 들어, 도펀트 확산 프로세스는 도펀트들이 증가되는 온도로 기하급속적으로 성장하는 거리만큼 확산되도록 하지만, 시간의 제곱근으로서만 성장한다. 그러나 온도와 그 온도에서의 시간은 프로세스에 영향을 주며 상기 온도와 시간은 그 효과에 대해 고려되어야 한다. 일반적으로, 온도는 현저한 효과이지만 충분히 긴 시간 동안 낮은 온도 프로세스들은 몇몇 프로세스에 대한 짧은 시간 동 안 높은 온도 프로세스들 보다 더 큰 효과를 가질 수 있다. 그러나, 주어진 응력에서 물질의 위상 변화(용융 또는 고체화)와 같은 몇몇 프로세스들은 거의 전체적으로 온도에 의해 좌우되도, 이러한 온도에 도달하면 용융이 매우 급속하게 일어난다.
반도체 제조 프로세스들을 위해 사용될 수 있는 프로세스 온도들과 시간들을 제약하는 연관되는 써멀 버짓이 있다. 개별적인 장치들은 또한 원하는 장치 성능이 달성된다면 초과되지 않을 수 있는 연관되는 써멀 버짓들을 갖는다. 전술한 광 검출기들의 제조는 전체 회로 제조 프로세스내에 배치되어 광 검출기들에 대한 써멀 버짓이 집적 회로의 제조를 완성하는데 사용되는 순차적인 프로세스들에 의해 초과되지 않는다.
다른 실시예들은 이하의 청구범위내에 있다.

Claims (15)

  1. 내부에 광학적 도파관이 형성되고 상부에 마이크로일렉트로닉 회로를 제조하기 위한 표면을 갖는 기판을 제공하는 단계;
    상기 기판의 표면상에 마이크로일렉트로닉 회로를 제조하는 단계 - 상기 제조 단계는 다수의 순차적인 프로세스 단계들을 수반함 - ;
    상기 다수의 순차적인 프로세스 단계들중 하나를 선택한 후 그리고 상기 다수의 프로세스 단계들중 하나를 선택한 후 다음 프로세스 단계를 시작하기 이전에, 상기 광학적 도파관내에 광학적 검출기를 제조하는 단계; 및
    상기 도파관에 광학적 검출기를 제조한 후, 상기 마이크로일렉트로닉 회로를 제조하기 위해 상기 다수의 순차적인 프로세스 단계들을 완료하는 단계
    를 포함하는 광학적 검출기 제조 방법.
  2. 제 1 항에 있어서,
    상기 광학적 검출기는 그와 관련된 써멀 버짓(thermal budget)을 가지며 상기 선택된 프로세스 단계는, 상기 광학적 검출기를 제조한 이후 다수의 순차적인 프로세스 단계들을 완료하는 단계가 상기 광학적 검출기의 써멀 버짓을 초과하지 않도록 선택되는 것을 특징으로 하는 광학적 검출기 제조 방법.
  3. 제 1 항에 있어서,
    제조될 마이이크로일렉트로닉 회로는 그와 관련된 써멀 버짓을 가지며 상기 선택된 프로세스 단계는 상기 광학적 검출기를 제조하는 단계가 제조되는 마이크로일렉트로닉 회로에 대한 써멀 버짓을 초과하지 않도록 선택되는 것을 특징으로 하는 광학적 검출기 제조 방법.
  4. 제 1 항에 있어서,
    상기 선택된 프로세스 단계는 상기 광학적 검출기를 제조한 이후 다수의 순차적인 프로세스 단계를 완료하는 단계가 상기 광학적 검출기를 손상시키지 않도록 선택되는 것을 특징으로 하는 광학적 검출기 제조 방법.
  5. 제 1 항에 있어서,
    상기 선택된 프로세스 단계는 상기 광학적 검출기를 제조하는 단계가 제조되는 마이크로일렉트로닉 회로를 손상시키지 않도록 선택되는 것을 특징으로 하는 광학적 검출기 제조 방법.
  6. 제 1 항에 있어서,
    상기 광학적 검출기를 제조하는 단계는 T(1)max의 최대 프로세스 온도를 이용하는 단계를 수반하며, 상기 선택된 프로세스 단계는
    T(1)max의 최대 프로세스 온도에 상기 기판의 노출이 상기 기판 상에서 제조되는 마이크로일렉트로닉 회로를 손상시키지 않는 동안 그리고 T(1)max의 최대 프로세스 온도에 상기 기판의 노출이 상기 기판 상에서 제조되는 마이크로일렉트로닉 회로를 손상시킨 후에 상기 다수의 프로세스 단계들중 하나로 선택되는 것을 특징으로 하는 광학적 검출기 제조 방법.
  7. 제 1 항에 있어서,
    상기 T(1)max 이상의 프로세스 온도가 상기 광학적 검출기를 손상시키며, 상기 선택된 프로세스 단계는 기판이 T(1)max 보다 낮은 프로세스 온도에 노출된 후에 상기 다수의 프로세스 단계들중 하나로 선택되는 것을 특징으로 하는 광학적 검출기 제조 방법.
  8. 제 1 항에 있어서,
    상기 마이크로일렉트로닉 회로를 제조하는 단계는 CMOS 제조 기술을 따르는 것을 특징으로 하는 광학적 검출기 제조 방법.
  9. 제 8 항에 있어서,
    상기 다수의 순차적 프로세스 단계는 실리사이드 단계를 포함하며, 상기 프로세스 단계중 선택된 하나는 상기 실리사이드 단계 이전에 이루어지는 것을 특징으로 하는 광학적 검출기 제조 방법.
  10. 제 8 항에 있어서,
    상기 다수의 순차적 프로세스 단계는 CMOS 장치의 드레인 및 소스에 도펀트를 확산시키기 위한 열처리를 포함하며, 상기 프로세스 단계들중 선택된 하나는 상기 열처리 단계인 것을 특징으로 하는 광학적 검출기 제조 방법.
  11. 제 10 항에 있어서,
    상기 다수의 순차적인 프로세스 단계는 실리사이드 단계를 포함하며, 상기 프로세스 단계들중 선택된 하나는 상기 실리사이드 단계 이전에 이루어지는 것을 특징으로 하는 광학적 검출기 제조 방법.
  12. 내부에 광학적 도파관을 포함하며 상부에 마이크로일렉트로닉 회로를 제조하기 위한 표면을 포함하는 기판을 제공하는 단계;
    다수의 순차적인 프로세스 단계를 포함하는 CMOS 제조 프로세스에 따라, 상기 기판상에 마이크로일렉트로닉 회로를 제조하는 단계 ;
    상기 다수의 순차적인 프로세스 단계중 선택된 하나가 수행된 이후 그리고 상기 다수의 프로세스 단계중 하나를 선택한 후 다음 프로세스 단계를 시작하기 이전에, 상기 광학적 도파관내에 광학적 검출기를 제조하는 단계; 및
    상기 도파관에 광학적 검출기를 제조한 후에, 마이크로일렉트로닉 회롤르 제조하기 위해 상기 다수의 순차적인 프로세스 단계들을 완료하는 단계
    를 포함하는 광학적 도파관 제조 방법.
  13. 제 12 항에 있어서,
    상기 다수의 순차적인 프로세스 단계들은 실리사이드 단계를 포함하며, 상기 프로세스 단계중 선택된 하나는 상기 실리사이드 단계 이전에 이루어지는 것을 특징으로 하는 광학적 도파관 제조 방법.
  14. 제 12 항에 있어서,
    상기 다수의 순차적인 프로세스 단계들은 CMOS 장치의 드레인 및 소스로 도펀트를 확산시키기 위한 열처리를 포함하며, 상기 프로세스 단계중 선택된 하나는 상기 열처리 단계인 것을 특징으로 하는 광학적 도파관 제조 방법.
  15. 제 14 항에 있어서,
    상기 다수의 순차적인 프로세스 단계들은 실리사이드 단계를 포함하며, 상기 프로세스 단계들중 선택된 하나는 상기 실리사이드 단계 이전에 이루어지는 것을 특징으로 하는 광학적 도파관 제조 방법.
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