インターネットの普及による高度情報化社会において、情報通信機器(パソコン、ワークステーション、サーバ等)、携帯端末などの個人用小型機器(携帯電話、PDA等)の情報送受信端末は、ますます、高容量化、高速化等されつつあり、これら高性能化には半導体デバイスが大きな役割を担っている。例えば、ほぼ全ての端末に組み込まれているマイクロプロセッサはこれら情報端末機器の性能に大きく影響を及ぼしており、微細化の進展によりギガヘルツ(GHz)帯の高速動作が達成されている。
また、マイクロプロセッサだけでなく、画像処理用のLSI(Large Scale Integrated circuit)に代表されるシステムLSIでは、ロジック回路だけでなくDRAM(Dynamic Random Access Memory)やSRAM(Static Random Access Memory)等のメモリ回路もインテグレーションされており、ロジック回路とメモリ回路とのデータ授受には高速化、高容量化が求められている。
LSIの高速化において、ミクロな観点とマクロな観点の2つから議論される。まず、ミクロな観点においては素子(トランジスタ)単体の高速化があげられる。トランジスタの高速化については、いわゆる微細化技術が技術牽引力となっている。現在の量産レベルでは130nmノード(node)が最先端であり、先にあげたマイクロプロセッサのGHzを越えるものが代表である。開発レベルにおいては、すでに32nmノード(node)のトランジスタの動作確認がされており、さらには、量子井戸単一電子チャネルトランジスタの動作確認もされており、数〜十数GHzレベルで動作する単体トランジスタはいずれ出現するものと予想される。
次にマクロな観点について説明する。ここで記載するマクロな観点とはLSIチップ全体の動作のことをいう。トランジスタ単体のみが高速動作してもLSIチップの一部で速度を律速する部分があれば、そのLSIチップは高速動作しないことになる。
ここで簡単に、LSIチップの全体像について記載する。例えば、システムLSIの場合、LSIチップはロジック回路とメモリ回路で構成されている。さらにロジック回路、例えば、マイクロプロセッサでは、ロジックコア部(演算部)、浮遊小数点演算ユニット、キャッシュ、キャッシュコントローラ、クロック発生回路、インタフェース等々の複数の機能ブロック(ユニット)が混載されている。それらの機能ブロックは金属配線で接続され、この金属配線は半導体ウエーハプロセスにおけるバックエンドプロセス(BEOL:Back End Of the Line)で形成されており、国際半導体ロードマップ2002(ITRS2002)によれば、90nm世代では8層金属配線に、65nm世代では10層金属配線になると予想されている。
金属配線における信号の送受信は電気(電子)で行われる。その伝導媒体は電界(電磁波)である。すなわち、入力信号オン(ON)の情報が発信されると金属配線近傍の静電容量が充電され、受信側まで静電容量の誘電緩和が終了した時点で電気信号が送信されることになる。この誘電緩和速度は金属配線を構成する比誘電率(εr)、比透磁率(μr)の物理量で規定され、光速cの1/sqrt(εr・μr)となる。
電気伝導では、抵抗成分が電場形成の律速となる。単純には、V=IRで記述される電圧降下が発生する。高周波伝導の場合、その抵抗成分は抵抗(R)だけでなく、容量(C)、インダクタンス(L)の物理量、および送信される信号の周波数に大きく影響され、その抵抗成分はsqrt[(R+jωL)/(jωC)](ω:周波数)で記述される。
金属配線は各ブロック内及びブロック間を接続するため、金属配線の長さは様々な値をとることになる。金属配線の速度については、上記に示したように、比誘電率と比透磁率(金属の場合、μr=1)で決定され、例えば、半導体で主に適用されているシリコン酸化膜の比誘電率は4であるので、光速の1/4となり、速度の観点からは大きな問題とならない。
一方、抵抗値の観点では、抵抗Rは、金属の比抵抗ρ、断面積S、長さlとすると、R=ρ・l/Sとなり、長さlの増加に伴い、抵抗値Rは増加する。また、高周波の場合、jωLの成分も加味され、インダクタンスLはその長さlに比例するため、抵抗成分は増加することになる。これら抵抗成分の増加は、電圧低下を招き、信号受信側での十分な電位の供給ができなくなる。また、十分な電位の供給をするために信号送信側の電位をあげる方法もあるが、その場合、電流値の増加によりI2Rで表される消費電力の増加になる。
標準的なLSIチップの電源電圧を用いた場合、1GHzの信号を電力損失なく、許容配線遅延内で電気伝送を行うことができる配線長は100μmと言われている。今後のLSIでは、前述したように、高速化、高容量化という高性能化が求められており、数GHz〜数10GHzで動作するLSIが求められている。そのため、上記課題を解決するために、電気伝送の改善、電磁波伝送、光伝送等の様々な方法が検討されている。
まず、電気伝送においては、配線を形成する金属材料、配線層間膜材料の変更及び配線の設計の両面からアプローチしている。
材料からのアプローチでは、配線材料の低抵抗化と層間膜材料の低誘電率化を行っている。配線材料の低抵抗化については、すでに130nm世代からアルミニウム合金配線(比抵抗3.0μΩcm)を銅配線(比抵抗1.8μΩcm)に置き換える構造が採用されており、さらなる低抵抗化を検討する場合、その選択肢として、銀や超伝導等があげられるが、量産プロセスへの適用には大きな障壁がある。
配線間層間膜材料の低誘電率化については、130nm世代からフッ素化酸化膜(FSG:比誘電率3.5)や炭素ドープ酸化膜(SiOC:比誘電率2.8)等が適用されており、ITRS(International Technology Roadmap for Semiconductor)によれば、90nm世代では比誘電率<2.4を、65nm世代では比誘電率<2.1のロードマップとなっている。
一般的に、層間膜の誘電率を下げるには層間膜をポーラスにする方向であり、層間膜が脆弱になる。そのため、層間膜を形成することはできるが、インテグレーションにおいて大きな課題を生じている。例えば、ダマシンプロセスにおける銅の化学的機械的研磨プロセスでは層間膜へのクラック発生、CVD(化学気相成長法)による銅拡散防止用バリアメタル成膜ではポーラスな層間膜中への反応ガス侵入による層間膜の腐食等の問題が発生している。
配線設計については、現状の世代では、1GHz前後の周波数であるため、抵抗と容量のみを考慮した集中定数回路による差動入力伝送で対応できたが、1GHzを越える周波数帯では、抵抗、容量のほかにインダクタンス成分を考慮する必要があり、分布定数回路のモデルを適用する必要がある。分布定数回路による設計では、マイクロストリップ線路やコプレーナ線路等がある。これら配線設計はプリント基板や実装配線等で広く採用されているものであり、主配線の左右、上下層の配線を設計となるため、配線層数は増大することになる。また、電界(電磁波)の反射を考慮した設計が必要であり、回路受信側末端には回路のインピーダンスにマッチしたインピーダンスを設けている。さらに、電圧降下の対応については、リピータといわれる電圧回復アンプを配線間に挿入している。
次に、電磁波伝送について記述する。電磁波による伝送方法は、すでにラジオ、テレビ、携帯電話等の広域エリアにおいては広く実用化されており、多重化技術等の大容量伝送には優れている。この技術をダウンサイズ化し、LSI内に適用するという発想である。送受信するアンテナについては、MEMS(Micro Mechanical Electrical Systems)の加工技術を用いてチップサイズ内に収まるレベルまで到達している。
次に、光伝送方法について記述する。光伝送も電磁波伝送と同様、インターネット、LAN等に代表されるような中長距離おける通信手段として実用化されている。最近では、大型汎用機器間をつなぐ伝送や同機器内に内蔵されているボード間の接続(バックボーン接続)も電気伝送から光伝送に変わりつつある。伝送方式には光ファイバ、光シートを用いている。
LSIチップ間という近距離を光で伝送する方法が盛んに研究されている。光伝送の場合、電気のようなクロストーク(相互干渉)も小さく、かつ、近距離伝送であるため、LSIチップ間の光伝送では導波路伝送だけでなく自由空間伝送も研究されている。
自由空間伝送の一例を下記に記す。受発光素子を有する複数個のCPU/メモリチップが一つのパッケージ内に搭載されており、その上部にホログラムが設置してある。あるチップからの信号が発光され、その信号はホログラムを通して受光素子のチップに伝送される。
LSIチップ間を導波路で伝送する形態は、近年、さかんに研究されている。それは、LSIの高速化に伴い、大容量のデータを外部のメモリやモジュールに伝送する必要が生じたためである。現状では数百MHzの伝送容量であるが、数年後には数GHzの伝送容量が必要とされている。
LSIチップ間の伝送では、インターポーザー方式が主に研究されている。本方式の主なパーツは、電気-光変換部、光導波路、光-電気変換部であり、それぞれのパーツはそれぞれのインターポーザー上に実装された形態を有している。電気-光変換部では端面発光レーザや面発光レーザ(VCSEL: Vertical Cavity Surface Emission Laser Diode)が用いられている。
光導波路には、短距離伝送であるため、一般的なガラス系の光ファイバだけでなく、安価で形状的なフレキシビリティを有するプラスチック系材料も使用されている。プラスチック系材料による導波路形成では、フォトリソグラフィとドライエッチングを用いた加工形成のほかに、光のエネルギーで屈折率を変化させるフォトブリーチング法といわれる方法で形成するものもある。光-電気変換部はフォトダイオード、電流-電圧変換LSI等で構成されている。
最後に、LSIチップ内での光伝送について説明する。本発明はこのLSIチップ内の光伝送の部類に属する。LSIチップ内の光伝送については研究の初期段階であり、まだ、製品化されているものはないが、前述したようにチップ内の伝送容量及び速度がGHz帯まで及ぶため、光伝送導入の余地は十分にある。しかしながら、光-電気変換用の部品を、大きくて20mm角のチップの中に混載する必要があるため、技術的に困難な面がある。以下に、現在検討されているLSIチップ内の光伝送技術のいくつかを紹介する。
(1)自由空間伝送
シリコンは近赤外より短い波長で透明である性質を有している。この特性を利用し、シリコン基板を自由空間光伝送部及びインターポーザーという形態で光伝送を行う方式である。この構造はシリコン上にVCSEL等の受光素子及びそのドライバとフォトディテクタ等の発光素子及びそのドライバをマウントした簡単な構造であり、シリコンの屈折率が3.0程度であるため界面(空気:屈性率1)での光の透過は非常に小さい。
(2)外部から発光信号を送信する方法
このシステムは主にクロック信号の送受信に用いられるものであり、LSIチップ内に導波路及びフォトダイオードを混載し、外部から光信号をレーザにて供給するものである。クロック信号の送受信を目的としているため、送信側のレーザには一定周期で発信されるモードロックレーザが使用される。導波路形成については様々な方法が採用されている。本項に関する光伝送システムのいくつかを下記に示す。
(a)LSIチップの最上層に設ける方法
本方式はLSI配線形成後の最上層に導波路を設ける方法である。
特許文献1では、LSIチップで使用される層間膜材料よりも屈折率の大きい材料を導波路として形成し、シリコン基板とのコンタクト部にフォトディテクタを設ける構造を提供している。
非特許文献1では、シリコン基板上に形成されたガリウム砒素(GaAs)系受発光素子、その上層にLSI配線形成及び縦方向光導波路、最上層にミラーを含む横方向導波路を有する光配線システムを提案している。光信号は、シリコン基板に設けられた発光素子からLSIチップ上方に向かって発せられ、配線形成された層間膜内の導波路を通り、最上層の導波路に到達する。最上層の導波路には反射ミラーが設置されており、そのミラーにより、光信号は最上層の導波路を横方向に伝送される。伝送された光は、別のミラーに反射され、層間膜内の導波路を下方に進行し、シリコン基板上に形成された受光素子に入射される。
(b)半導体基板上または内部に導波路を設ける方法
半導体基板上または内部に導波路を設ける構造として、最もポピュラーな構造はコア部をシリコンとし、クラッド部をシリコン酸化膜とした構造である。シリコンには、ポリシリコン、シングルクリスタルシリコン、アモルファスシリコンが用いられる。シリコン/シリコン酸化膜構造の導波路ではクラッドにシリコン酸化膜を用いているので、SOI(silicon on insulator)と併用して使用することが多い。
基板であるシリコンより屈折率の大きい材料をシリコン基板に埋め込む導波路形成構造を提供するものとして、シリコンゲルマニウム(SiGe)導波路がある。SiGeの屈折率はGe混入濃度で調整可能であり、その典型的な屈折率としては3.5前後である。SiGeは半導体の性質を有しているため、導波路内にフォトディテクタとして埋め込むことができる。
また、上記シリコン/シリコン酸化膜導波路と同様に、SOI構造とすることにより、光の漏洩及び外部からの侵入を防ぐことができ、さらに、ピアなシリコンを絶縁物(SOIのシリコン酸化膜)上に形成することにより、そのピアシリコン上にCMOSを形成でき、電気と光の複合デバイスが可能となる(例えば、特許文献2参照)。
(c)フォトバンドギャップを利用した導波路形成
ある周期的な誘電体構造では、格子の一定の方向について電磁(光)放射の伝播が禁じられている。これらの構造は、フォトバンドギャップ構造として知られている。シリコン基板は、単結晶であり、かつ、大きな誘電体定数を有しているので、このフォトバンドギャップ構造を適用するのに適した材料である。本構造の形成はリソグラフィとエッチングで形成可能であり、材料特性と伝送する波長により、その加工形状、レイアウト、及びスケールが決定される。
(d)エバネッセント光を利用した方法
光は電気のように損失なく伝送方向を自由に変えることは困難である。エバネッセント光を用いて光の伝送方向を自由に変える方法が提案されている。なお、エバネッセント光とは導波路から漏洩(染み出し)した光である。その構造は主導波路内に変更させたい伝送方向へエバネッセント光を染み出させるような構造を有している。導波路の形態については、コア部にシリコンをクラッドにシリコン酸化膜を用いる構造が一般的である。また、SOI構造の基板を用いることにより、光の遮蔽効果及びCMOS等とのインテグレーションも可能である。
(e)電子/ホール濃度の制御で波長変調する方法
本方式はシリコン半導体を用いた光の変調方式である。シリコンは電圧を印加することにより、電子及びホール濃度を変えることができる。電子及びホール濃度の変化によりクラーマース・クロニッヒの関係から波長変調することができるため、マッハツェンダー変調器との併用により、信号の“0”、“1”を電圧により調整することができる。これらはシリコン上にCMOSプロセスで形成できるので、CMOS等のLSIと光デバイスを一つのチップ上で形成することが可能である。
(3)シリコン基板に発光素子を混載する方法
シリコン基板に発光素子を設けることにより、クロック信号だけでなく、データ信号も送受信することが可能である。この方法では、別途作製された発光素子をシリコン基板にマウントする方法とシリコン基板内にCMOSプロセスで形成する方法がある。シリコン基板内にCMOSプロセスで形成する発光素子として、以下のようなものが開発されている。
(a)シリコンナノクリスタル、エルビウムドープシリコン等の発光素子
シリコンは間接遷移型半導体であるため、発光しにくい材料である。このような材料では、結晶サイズを小さくすることによって、バンド端発光させることができる。シリコンもナノレベルまで結晶サイズを小さくすることにより、発光することが確認されている。さらに、エルビウムのような不純物を添加することにより、サブバンドが形成され、その発光効率が向上することが知られている。これらの技術を応用し、発光と受光をシリコン内で行わせることによる光電気複合配線が検討されている。
(b)シリコン上に発光半導体(GaAs、GaN)をエピタキシャル成長させる方法
発光する材料は一般的にIII-V族やII-VI族の半導体化合物である。それら材料の格子定数はシリコンのそれと大きく異なり、いくらシリコン上の表面をクリーンな状態にしても、格子定数ミスマッチによりヘテロエピタキシャルしない。そのため、格子定数ミスマッチを補完するためにバッファ層を設ける方法が用いられている。例えば、ガリウム砒素(GaAs)ではSTO(SrTiO)をGaNではSiCをバッファ層として用いるとヘテロエピタキシャル成長することが報告されている。
以下、図面を参照しながら、この発明の実施の形態について説明する。図1A,Bは、実施の形態としての半導体装置(半導体チップ)110の構成を示している。図1Aは半導体装置110の概略平面図であり、図1Bは半導体装置110の要部の概略断面図である。
この半導体装置110は、シリコン基板111に絶縁物(ボックス)112を介してシリコン単結晶膜(アクティブシリコン層)113が形成されたSOI基板114を用いたものとされている。このSOI基板114のシリコン単結晶膜113には、CMOS、バイポーラ技術のようなプレーナ技術で、複数、本実施の形態においては10個の機能ブロック115a〜115j、例えばキャッシュ、レジスタ、メモリ、ロジックコア等が形成されている。
また、このSOI基板114のシリコン基板111には、複数本、本実施の形態においては5本の光導波路116-1〜116-5が形成されている。これら光導波路116-1〜116-5の一端は、クロック信号に対応した光信号を入射するためのコネクタ部117に保持されている。このコネクタ部117は、光信号入射部を構成している。これら光導波路116-1〜116-5は、それぞれ、互いに屈折率を異にするコア材料を用いて構成されている。光導波路116-1〜116-5のコア材料の屈折率をそれぞれn(1)〜n(5)とするとき、n(1)<n(2)<n(3)<n(4)<n(5)の関係とされている。
また、このSOI基板114のシリコン基板111には、複数個、本実施の形態においては10個の受光素子、例えばpn接合またはpin接合を有するフォトダイオード(PD)118a〜118jが形成されている。ここで、フォトダイオード118a,118fは、それぞれ、機能ブロック115a,115fにクロック信号を供給するためのものであり、光導波路116-5で導波されてくるクロック信号に対応した光信号を受光するようにされている。また、フォトダイオード118b,118gは、それぞれ、機能ブロック115b,115gにクロック信号を供給するためのものであり、光導波路116-4で導波されてくるクロック信号に対応した光信号を受光するようにされている。
また、フォトダイオード118c,118hは、それぞれ、機能ブロック115c,115hにクロック信号を供給するためのものであり、光導波路116-3で導波されてくるクロック信号に対応した光信号を受光するようにされている。また、フォトダイオード118d,118iは、それぞれ、機能ブロック115d,115iにクロック信号を供給するためのものであり、光導波路116-2で導波されてくるクロック信号に対応した光信号を受光するようにされている。また、フォトダイオード118e,118jは、それぞれ、機能ブロック115e,115jにクロック信号を供給するためのものであり、光導波路116-1で導波されてくるクロック信号に対応した光信号を受光するようにされている。
この場合、フォトダイオード118a〜118jのそれぞれは、光信号の入射位置からの導波距離が長くなるほど、屈折率の小さなコア材料で構成される光導波路で導波される光信号を受光するようにされている。すなわち、フォトダイオード118a,118fの導波距離をd(1)、フォトダイオード118b,118gの導波距離をd(2)、フォトダイオード118c,118hの導波距離をd(3)、フォトダイオード118d,118iの導波距離をd(4)、フォトダイオード118e,118jの導波距離をd(5)とするとき、d(1)<d(2)<d(3)<d(4)<d(5)の関係にある。
そのため、フォトダイオード118a,118fはコア材料の屈折率が最も大きな光導波路116-5に接続され、フォトダイオード118b,118gはコア材料の屈折率が2番目に大きな光導波路116-4に接続され、フォトダイオード118c,118hはコア材料の屈折率が3番目に大きな光導波路116-3に接続され、フォトダイオード118d,118iはコア材料の屈折率が4番目に大きな光導波路116-2に接続され、フォトダイオード118e,118jはコア材料の屈折率が最も小さな光導波路116-1に接続されている。
また、この半導体装置110のコネクタ部117には、一端側が発光部120に接続されている光導波路121-1〜121-5の他端が保持されたコネクタ部122が接続される。光導波路121-1〜121-5は、例えば光ファイバで構成されている。発光部120は例えば端面発光レーザ、面発光レーザ、モードロックレーザ等のレーザを用いて構成され、クロック信号に対応した光信号を発生する。この光信号の波長や変調周波数等に関しては、半導体装置110に形成された光導波路116-1〜116-5、フォトダイオード118a〜118j、または半導体装置110の要求性能に合わせて条件が設定される。例えば、波長は400〜1500nm、変調周波数は0.4〜10GHzである。
ここで、光導波路116(116-1〜116-5)およびフォトダイオード118(118a〜118j)の形成工程について説明する。
図3の工程図を参照して、光導波路116の形成工程の一例を説明する。
まず、図3Aに示すように、シリコン基板10を用意する。次に、図3Bに示すように、シリコン基板10上に、光導波路を形成するための開口を形成するためのマスク11を形成する。このマスク11としてはハードマスクが好ましい。例えば、シリコン基板10上にシリコン酸化膜(SiO2)またはシリコン窒化膜(SiN)を形成する。そして、このシリコン酸化膜またはシリコン窒化膜の上に、マスクパターンのレジストを形成する。そして、ドライエッチングでシリコン酸化膜またはシリコン窒化膜をエッチングし、その後にレジストを除去し、マスク11を形成する。
次に、図3Cに示すように、ドライエッチングを行って、シリコン基板10に、光導波路116を形成するための開口12を形成する。そして、図3Dに示すように、例えば陽極電界酸化によりクラッド膜13としてのシリコン酸化膜(SiO2)を成膜する。このシリコン酸化膜の屈折率nは、例えば1.40である。
次に、図3Eに示すように、例えばシランガスと酸素ガスを用いたCVD法により、コア膜14としてのシリコン酸化膜(SiO2)を成膜する。このシリコン酸化膜の屈折率nは、例えば1.45である。そして、図3Fに示すように、過剰成膜されたコア膜をCMP(Chemical Mechanical Polishing:化学的機械的研磨)法により除去する。
次に、図3Gに示すように、マスク11を、CMP法により除去する。そして、図3Hに示すように、全面に、例えば陽極電界酸化によりクラッド膜15としてのシリコン酸化膜(SiO2)を成膜する。このシリコン酸化膜の屈折率nは、例えば1.40である。これにより、シリコン基板10に、コア膜14の周囲をクラッド膜13,15で覆った光導波路116が形成される。
図1、図2に示す半導体装置100では、シリコン基板111に、屈折率を異にするコア材料で構成される5本の光導波路116-1〜116-5を形成する必要があるが、その場合には、上述した工程を繰り返し行えばよい。
図4の工程図を参照して、フォトダイオード118の形成工程の一例を説明する。
まず、図4Aに示すように、シリコン基板20を用意する。次に、図4Bに示すように、リソグラフィでマスクを形成し、その後にドライエッチングを行って、フォトダイオードを形成するための開口21を形成する。
次に、図4Cに示すように、例えば熱酸化により、全面にシリコン酸化膜(SiO2)22を形成する。そして、図4Dに示すように、エッチバックにより、開口21にサイドウォール23を形成する。
次に、図4Eに示すように、開口21の部分に、例えばエピタキシャル成長により、p+層24を成膜する。この場合、エピタキシャル成長によりシリコン単結晶膜を形成した後、p型キャリアをイオン注入するか、あるいはp型キャリアを予め成膜ガスにドーピングしておいてエピタキシャル成長させることで、p+層24を得ることができる。
次に、図4Fに示すように、開口21の部分に、上述したp+層24に重ねて、例えばエピタキシャル成長により、n+層25を成膜する。この場合、エピタキシャル成長によりシリコン単結晶膜を形成した後、n型キャリアをイオン注入するか、あるいはn型キャリアを予め成膜ガスにドーピングしておいてエピタキシャル成長させることで、n+層25を得ることができる。
これにより、シリコン基板20に、pn接合を有するフォトダイオード118が形成される。なお、上述は、フォトダイオード118をシリコン基板20上に成膜により形成するものを示したが、形成済みのフォトダイオードチップを開口21の部分に嵌め込む方法も可能である。ただし、チップの厚さは50μmであるため、開口21を深くする必要がある。
図5の工程図を参照して、フォトダイオード118の形成工程の他の一例を説明する。
まず、図5Aに示すように、シリコン基板30を用意する。次に、図5Bに示すように、例えばシランガスと酸素ガスを用いたCVD法により、シリコン基板30の上にシリコン酸化膜(SiO2)31を成膜する。そして、図5Cに示すように、リソグラフィでマスクを形成し、その後にドライエッチングを行って、フォトダイオードを形成するための開口32を形成する。
次に、図5Dに示すように、開口32の部分に、例えばエピタキシャル成長により、p+層24を成膜する。そして、図5Eに示すように、開口32の部分に、例えばエピタキシャル成長により、上述したp+層33に重ねてn+層34を成膜する。
次に、図5Fに示すように、シリコン基板30の上にあるシリコン酸化膜31を除去する。そして、図5Gに示すように、エピタキシャル成長により、全面にシリコン単結晶膜35を成膜する。
これにより、シリコン基板30に、pn接合を有するフォトダイオード118が形成される。なお、上述は、フォトダイオード118をシリコン基板30上に成膜により形成するものを示したが、形成済みのフォトダイオードチップを搭載する方法も可能である。ただし、チップの厚さは50μmであるため、縦方向に大きくなる。
図7の工程図を参照して、図1、図2に示す半導体装置110にあって、シリコン基板111に、光導波路116(116-1〜116-5)およびフォトダイオード118(118a〜118j)を形成する手順を説明する。なお、図7の工程図は、図6に示すA−A′線上の断面部分に対応したものである。この図7において、図3、図4に対応する部分には同一符号を付し、適宜その詳細説明を省略する。
まず、図7Aに示すように、シリコン基板111を用意する。そして、図7Bに示すように、このシリコン基板111に、フォトダイオード118を形成する。このフォトダイオード118は、上述した図4に示すような工程で形成される。
次に、図7Cに示すように、シリコン基板111上に、光導波路116に対応した部分を抜くように、例えばフォトリソグラフィによってレジストパターン40を形成する。そして、図7Dに示すように、レジストパターン40をマスクにしてドライエッチングを行うと共に、その後にレジストパターンを除去して、光導波路116を形成するための開口12を形成する。
次に、図7Eに示すように、例えば陽極電界酸化によりクラッド膜13としてのシリコン酸化膜(SiO2)を成膜する。そして、図7Fに示すように、例えばシランガスと酸素ガスを用いたCVD法により、コア膜14としてのシリコン酸化膜(SiO2)を成膜する。
次に、図3Gに示すように、過剰成膜されたコア膜をCMP法により除去した後、全面に、例えば陽極電界酸化によりクラッド膜15としてのシリコン酸化膜(SiO2)を成膜する。これにより、シリコン基板111に、フォトダイオード118と共に、光導波路116も形成される。この場合、フォトダイオード118は、光導波路116を横切る状態で形成されるので、光導波路116で導波されてくる光信号を受光できる。
なお、上述の図1、図2は、この図7で示す工程で光導波路116およびフォトダイオード118が形成されたものに対応させて、光導波路116-1〜116-5およびフォトダイオード118a〜118jを示している。
図9の工程図を参照して、図1、図2に示す半導体装置110にあって、シリコン基板111に、光導波路116(116-1〜116-5)およびフォトダイオード118(118a〜118j)を形成する、他の手順を説明する。なお、図9の工程図は、図8に示すB−B′線上の断面部分に対応したものである。この図9において、図3、図4に対応する部分には同一符号を付し、適宜その詳細説明を省略する。
まず、図9Aに示すように、シリコン基板111を用意する。そして、図9Bに示すように、このシリコン基板111に、光導波路116(ただし、上部のクラッド膜15の部分は除く)を形成する。この光導波路116は、上述した図3に示すような工程で形成される。
次に、図9Cに示すように、シリコン基板111上に、例えばフォトリソグラフィおよびドライエッチングにより、フォトダイオード118を形成するための開口21を形成する。そして、図9Dに示すように、例えば熱酸化により全面にシリコン酸化膜(SiO2)22を形成し、その後にエッチバックにより開口21にサイドウォール23を形成する。
次に、図9Eに示すように、開口21の部分に、例えばエピタキシャル成長によりp+層24を成膜し、さらにこのp+層24に重ねて、例えば例えばエピタキシャル成長によりn+層25を成膜し、フォトダイオード118を形成する。
次に、図9Fに示すように、シリコン基板111上のシリコン酸化膜22を除去する。そして、図9Gに示すように、全面に、例えば陽極電界酸化によりクラッド膜15としてのシリコン酸化膜(SiO2)を成膜する。これにより、シリコン基板111に、フォトダイオード118と共に、光導波路116も形成される。この場合、フォトダイオード118は、光導波路116を横切る状態で形成されるので、光導波路116で導波されてくる光信号を受光できる。
図10の工程図を参照して、光導波路およびフォトダイオードが形成されたシリコン基板111を用いて、図1、図2に示す半導体装置110で用いられるSOI基板114を作成する手順を説明する。
まず、図10Aに示すように、光導波路116およびフォトダイオード118が形成されたシリコン基板111を用意する。この図10Aは、上述した図7に示す工程で形成されたものを示しているが、上述した図9に示す工程で形成されたものであってもよい。そして、図10Bに示すように、例えば熱酸化により絶縁物112としてのシリコン酸化膜(SiO2)を成膜する。
また、図10Cに示すように、シリコン基板50を用意する。そして、図10Dに示すように、表面にシリコン酸化膜(絶縁物112)が成膜されたシリコン基板111上に、シリコン基板50を、例えば加熱加圧により貼り合わせる。そして、図10Eに示すように、例えばCMP法により、シリコン基板50を途中まで研磨削除してシリコン単結晶膜113を形成し、SOI基板114を作成する。
上述したように作成されたSOI基板114のシリコン単結晶膜113に、CMOS、バイポーラ技術のようなプレーナ技術で、機能ブロック115a〜115jが形成される。
なお、シリコン基板111に形成されたフォトダイオード118の電極の取り出しは、例えば図11に示すような工程で行われる。
まず、図11Aに示すように、SOI基板114を用意する。そして、図11Bに示すように、それぞれ、p+層24、n+層25に達する開口(ビアホール)61p,61nを形成する。そして、図11Cに示すように、全面に、絶縁物としての例えばシリコン酸化膜(SiO2)62を成膜する。
次に、図11Dに示すように、例えばドライエッチングにより、開口61p,61nの底のシリコン酸化膜62を除去する。そして、図11Eに示すように、開口61p,61nに金属配線63p,63nを埋め込む。この金属配線63p,63nとしては、リンPをドープしたポリシリコン、Al配線、Cu配線などを使用できる。Al配線、Cu配線を使用する場合には、バリアメタルが必要となる。ポリシリコンを使用する場合、抵抗は高くなるが、フロントエンドプロセスで形成できるため現実的である。
図1、図2に示す半導体装置110の動作を説明する。
発光部120で発生されるクロック信号に対応した光信号は、光導波路121-1〜121-5、コネクタ部122およびコネクタ部117を通じて、半導体装置110のシリコン基板111に形成された光導波路116-1〜116-5の一端に入射され、これら光導波路116-1〜116-5で導波されていく。
光導波路116-1で導波されていく光信号はフォトダイオード118e,118jで受光され、それぞれのフォトダイオード118e,118jで光電変換が行われて電気信号としてのクロック信号が得られる。フォトダイオード118eで得られたクロック信号は機能ブロック115eに供給され、フォトダイオード118jで得られたクロック信号は機能ブロック115jに供給される。
また、光導波路116-2で導波されていく光信号はフォトダイオード118d,118iで受光され、それぞれのフォトダイオード118d,118iで光電変換が行われて電気信号としてのクロック信号が得られる。フォトダイオード118dで得られたクロック信号は機能ブロック115dに供給され、フォトダイオード118iで得られたクロック信号は機能ブロック115iに供給される。
また、光導波路116-3で導波されていく光信号はフォトダイオード118c,118hで受光され、それぞれのフォトダイオード118c,118hで光電変換が行われて電気信号としてのクロック信号が得られる。フォトダイオード118cで得られたクロック信号は機能ブロック115cに供給され、フォトダイオード118hで得られたクロック信号は機能ブロック115hに供給される。
また、光導波路116-4で導波されていく光信号はフォトダイオード118b,118gで受光され、それぞれのフォトダイオード118b,118gで光電変換が行われて電気信号としてのクロック信号が得られる。フォトダイオード118bで得られたクロック信号は機能ブロック115bに供給され、フォトダイオード118gで得られたクロック信号は機能ブロック115gに供給される。
また、光導波路116-5で導波されていく光信号はフォトダイオード118a,118fで受光され、それぞれのフォトダイオード118a,118fで光電変換が行われて電気信号としてのクロック信号が得られる。フォトダイオード118aで得られたクロック信号は機能ブロック115aに供給され、フォトダイオード118fで得られたクロック信号は機能ブロック115fに供給される。
上述した半導体装置110によれば、機能ブロック115a〜115jにクロック信号を供給するフォトダイオード118a〜118jのそれぞれは、光信号の入射位置(コネクタ部117の位置)からの導波距離が長くなるほど、屈折率の小さなコア材料で構成される光導波路で導波される光信号を受光するようにされている。この場合、屈折率の小さなコア材料で構成される光導波路ほど光信号の伝送速度が速くなる。したがって、各フォトダイオード118a〜118jで受光されるクロック信号に対応した光信号の到達時間差を少なくでき、各機能ブロック115a〜115jにクロック信号を光伝送する際のスキューを良好に低減できる。
ここで、上述したように屈折率nを異にする5本の光導波路116-1〜116-5を備えることで各フォトダイオード118a〜118jの到達時間差が少なくなることを確かめるために、図12A,Bに示すシミュレーションモデルを用いて、各チップサイズにおける、フォトダイオードPD1,PD2への光信号の到達時間の差を遅延時間として求めてみた。なお、フォトダイオードPD1の導波距離は1mm、フォトダイオードPD2の導波距離は(チップサイズ−1)mmとされている。
図12Aは、単一の光導波路WGを備え、フォトダイオードPD1,PD2の双方がこの単一の光導波路WGから光信号を受光するようにされたモデルである。光導波路WGのコア材料の屈折率nが4であるとしたときの、各チップサイズに対する遅延時間は、図13に「■印」で示すように、求められた。また、光導波路WGのコア材料の屈折率nが1.5であるとしたときの、各チップサイズに対する遅延時間は、図13に「◆印」で示すように、求められた。これらから、コア材料の屈折率nが小さいほど、遅延時間が小さくなることがわかる。これは、コア材料の屈折率nが小さいほど光導波路WGにおける光信号の伝送速度が速くなるためである。
図12Bは、コア材料の屈折率が4である光導波路WG1と、コア材料の屈折率が1.5である光導波路WG2とを備え、フォトダイオードPD1が光導波路WG1から光信号を受光し、フォトダイオードPD2が光導波路WG2から光信号を受光するようにされたモデルである。各チップサイズに対する遅延時間は、図13に「*印」で示すように、求められた。
この図13から、コア材料の屈折率を異にする2本の光導波路WG1,WG2を備えたものの方が、単一の光導波路WGを備えたものより到達時間差(遅延時間)を低減できることがわかる。図14は、到達時間差(遅延時間)の改善率を示している。この改善率は、単一の光導波路WGを備えたときの遅延時間をt2とし、2本の光導波路WG1,WG2を備えたときの遅延時間をt1として、(t2−t1)/t2で求められている。このように、2本の光導波路WG1,WG2を備えたものは、n=4の単一の光導波路WGを備えたものに対しては改善率が70%前後、またn=1.5の単一の光導波路WGを備えたものに対しては改善率が40%前後である。
上述したように各フォトダイオード118a〜118jの到達時間差を少なくでき、各機能ブロック115a〜115jにクロック信号を光伝送する際のスキューを良好に低減できることから、同期をとるためのバッファ回路や複雑なアルゴリズム等を導入する必要がなくなる。また、このような回路を必要としないので、演算処理等の回路動作を単純化でき、よりスマートなLSIを形成することができる。また、上述の不要回路の代わりに他の機能を有するブロックを導入することができ、さらなる高性能を有するLSIを構築することができる。
なお、上述実施の形態においては、シリコン単結晶膜113に10個の機能ブロック115a〜115jが形成され、シリコン基板111に5本の光導波路116-1〜116-5および10個のフォトダイオード118a〜118jが形成されたものであるが、これらの個数および本数は一例であってこれに限定されるものではない。
また、上述実施の形態においては、5本の光導波路116-1〜116-5のコア材料の屈折率nは全て異なるものとしたが、複数本備える光導波路に同一の屈折率nのものが含まれる構成も考えられる。
また、上述実施の形態においては、5本の光導波路116-1〜116-5が互いに平行で、半導体装置(半導体チップ)110の外周の対面中心を結ぶ位置に配置されたものであるが、これに限定されるものではない。例えば、光導波路を半導体装置110の端部近傍位置あるいは対角線位置に配置するようにしてもよい。ただし、例えば光導波路を半導体装置110の端部近傍位置に配置した場合、各機能ブロックで配信されるクロック信号の伝送距離が長くなるので、光導波路の配置位置は半導体装置110の性能により判断すべきである。また、複数本の光導波路は必ずしも平行に配置する必要はなく、半導体装置110においてクロック信号を供給すべき複数の機能ブロックの配置位置に応じて任意に設定できる。
また、上述実施の形態においては、各機能ブロック115a〜115jのそれぞれに対応して1個のフォトダイオードを有する構成とされているが、これに限定されるものではない。例えば、ある機能ブロックに対応して、同一または異なる光導波路から光信号を受光する複数個のフォトダイオードを有する構成としてもよい。このように、各機能ブロックに対応したフォトダイオードの個数は、その機能ブロック内でのクロック信号の伝送距離などを考慮して任意に設定できる。
また、上述実施の形態においては、クロック信号に対応した光信号を伝送する例を示したが、その他の、各機能ブロックに供給すべき電気信号に対応した光信号を伝送する際にも、この発明を適用してスキューを軽減できる。その他の電気信号としては、例えば各機能ブロックの動作を制御するコード信号等が考えられる。
なお、上述した半導体装置を実際に適用し得る電子機器の一例を簡単に説明する。
図15は、コンピュータシステム200の構成を示している。このコンピュータシステム200は、CPU(Central Processing Unit)201と、メモリコントローラとしてのノースブリッジ202と、DRAM(Dynamic Random Access Memory)203と、I/Oコントローラとしてのサウスブリッジ204と、バス205と、ネットワークインタフェース(ネットワークI/F)206と、記憶装置207と、その他の入出力装置(I/O装置)208とを備えている。
ノースブリッジ202は、光配線211を介してCPU201に接続されている。また、サウスブリッジ204は、光配線212を介してノースブリッジ202に接続されていると共に、さらに光配線211を介してCPU201に接続されている。また、DRAM203は、光配線213を介してノースブリッジ202に接続されている。CPU201は、OS(Operating System)およびアプリケーションプログラムに基づいて各部を制御する。ノースブリッジ202は、メモリ203へのアクセスを統括制御する。
バス205は電気配線214を介してサウスブリッジ204に接続されている。また、ネットワークインタフェース206、記憶装置207およびその他のI/O装置208は、それぞれ、バス205に接続されている。記憶装置207は、HDD(Hard Disk Drive)、DVD(Digital Versatile Disk)ドライブ、CD(Compact Disc)ドライブなどである。I/O装置208は、ビデオ入出力装置、シリアルやパラレルのインタフェースなどである。
図16は、光配線210(光配線211〜213のそれぞれに対応している)の構成例を示している。この光配線210は、Nチャネル分の光伝送系220-1〜220-Nを有している。光伝送系220-1〜220-Nのそれぞれは、第1の回路から第2の回路に光信号を伝送する第1の伝送系221と、第2の回路から第1の回路に光信号を伝送する第2の伝送系222とからなっている。
第1の伝送系221は、パラレル/シリアル変換器(P/S変換器)221a、ドライバアンプ221b、発光素子としての半導体レーザ221c、光導波路221d、受光素子としてのフォトダイオード221e、トランスインピーダンスアンプ(TIA)221f、I/V変換アンプ(IVA)221gおよびシリアル/パラレル変換器(S/P変換器)221hを備えている。この場合、P/S変換器221a、ドライバアンプ221bおよび半導体レーザ221cは第1の回路側に配置され、フォトダイオード221e、TIA221f、IVA221gおよびS/P変換器221hは第2の回路側に配置され、光導波路221dは第1の回路と第2の回路の間に配置される。
同様に、第2の伝送系221は、P/S変換器222a、ドライバアンプ222b、半導体レーザ222c、光導波路222d、フォトダイオード222e、TIA222f、IVA222gおよびS/P変換器222hを備えている。この場合、P/S変換器222a、ドライバアンプ222bおよび半導体レーザ222cは第2の回路側に配置され、フォトダイオード222e、TIA222f、IVA222gおよびS/P変換器222hは第1の回路側に配置され、光導波路222dは第2の回路と第1の回路の間に配置される。
ここで、S/P変換器221a,222aは、それぞれ、伝送すべきデータ、例えばb0〜b7の8ビットパラレルデータをシリアルデータに変換する。ドライバアンプ221b,222bは、それぞれ、S/P変換器221a,222aで得られたシリアルデータに基づいて半導体レーザ221c,222cを駆動し、この半導体レーザ221c,222cからシリアルデータに対応した光信号を発生させる。TIA221f,222fは、それぞれ、フォトダイオード221e,222eからの光電変換による電流信号を、後続のI/V変換アンプ221g,222gに供給する際に、インピーダンスマッチングをとる。IVA221g,222gは、それぞれ、TIA221f,222fの出力信号である電流信号を電圧信号に変換する。S/P変換器221h,222hは、それぞれ、IVA221g,222gの出力信号である、伝送されてきたシリアルデータをパラレルデータに変換する。
第1の回路から第2の回路にデータを伝送する際の動作について説明する。第1の回路側では、伝送すべき8ビットのパラレルデータはP/S変換器221aでシリアルデータに変換され、このシリアルデータはドライバアンプ221bに供給される。このドライバアンプ221bにより半導体レーザ221cが駆動され、この半導体レーザ221cからはシリアルデータに対応した光信号が発生される。そして、この光信号が光導波路221dを通って第2の回路側に伝送される。
第2の回路側では、光導波路221dで伝送されてきた光信号がフォトダイオード221eに照射される。このフォトダイオード221eからの光電変換による電流信号は、インピーダンスマッチング用のTIA221fを介してIVA221gに供給され、電圧信号に変換される。そして、このIVA221gの出力信号である、伝送されてきたシリアルデータはS/P変換器221hでパラレルデータに変換される。
このようにして、第1の回路から第2の回路にデータの伝送が行われる。なお、詳細説明は省略するが、第2の回路から第1の回路にデータを伝送する際の動作についても同様に行われる。図16に示す光配線210では、Nチャネル分の光伝送系220-1〜220-Nを有しているので、Nチャネル分のデータ送受信を並行して行うことができる。
上述したコンピュータシステム200においては、図示しないプリント配線基板(マザーボード)上に、上述した電子部品としてのCPU201、ノースブリッジ202、DRAM203、サウスブリッジ204およびバス205をそれぞれ構成する半導体チップが実装される。この場合、各半導体チップを、図1、図2に示す半導体装置110と同様に構成することで、それぞれの半導体チップ内の複数の機能ブロックに、電気信号、例えばクロック信号、動作制御用のコード信号等を良好に供給できる。
図17は、ゲーム機300の構成を示している。このゲーム機300は、ゲームアプリケーションプログラム等の各種アプリケーションプログラムに基づいて信号処理や内部構成要素の制御を行うメインCPU301と、画像処理を行うグラフィックプロセッサ(GP)302と、インターネット等のネットワークとのインタフェースを行うためのネットワークインタフェース(ネットワークI/F)303と、インタフェース処理を行うIOプロセッサ(IOP)304と、DVDやCD等の光ディスク305の読み出し制御や当該読み出されたデータのデコードを行う光ディスク制御部306と、メインCPU301に接続されるメインメモリとしてのDRAM307と、IOプロセッサ304が実行する命令やデータを保持するためのIOPメモリ308と、主にオペレーティングシステム用のプログラムが格納されたOS−ROM309と、音声信号処理を行うサウンドプロセッサユニット(SPU)310と、圧縮波形データを格納するサウンドバッファ311とを基本構成として備えている。
メインCPU301とネットワークI/F303は、光配線312により接続されている。メインCPU301とグラフィックプロセッサ302は、光配線313により接続されている。メインCPU301とIOプロセッサ304は、SBUS314により接続されている。IOプロセッサ304と、光ディスク制御部306、OS−ROM309およびサウンドプロセッサユニット310は、SSBUS315により接続されている。
メインCPU301は、OS−ROM309に格納されたプログラムや、光ディスク305から読み出されてDRAM307にロードされたり、通信ネットワークを介してダウンロードされた、各種のゲームアプリケーションプログラム等を実行する。グラフィックプロセッサ302は、例えばビデオゲームにおけるレンダリング処理等を行い、ビデオ信号をディスプレイに出力する。
IOプロセッサ304には、コントローラ(図示せず)が接続されるコントローラポート321、メモリカード(図示せず)が装填されるメモリカードスロット322、USB接続端子323およびIEEE1394接続端子324が接続されている。これにより、IOプロセッサ304は、コントローラポート321を介して接続されたコントローラ、メモリカードスロット322を介して接続されたメモリカード、USB接続端子323を介して接続された図示しない携帯電話機やパーソナルコンピュータとの間でデータの送受や、プロトコル変換等を行う。
サウンドプロセッサユニット310は、サウンドバッファ311に格納されている圧縮波形データを、メインCPU301からの命令に基づいて所定のサンプリング周波数で再生することなどにより、様々なサウンドを合成し、オーディオ信号をスピーカに出力する。
なお、光配線312,313は、それぞれ、上述の図16に示すように構成されており、メインCPU301とネットワークI/F303の間、およびメインCPU301とグラフィックプロセッサ303の間では、光信号によってデータの送受信が行われる。
上述したゲーム機300においては、図示しないプリント配線基板(マザーボード)上に、上述したメインCPU301等の基本構成電子部品としての半導体チップが実装される。この場合、各半導体チップを、図1、図2に示す半導体装置110と同様に構成することで、それぞれの半導体チップ内の複数の機能ブロックに電気信号、例えばクロック信号、動作制御用のコード信号等を良好に供給できる。
図18は、サーバ400の構成を示している。このサーバ400は、CPU401,402と、チップセット403と、ネットワークインタフェース(ネットワークI/F)404と、メモリ405と、PCIブリッジ406と、ルータ407とを基本構成として備えている。
チップセット403には、光配線411,412を介してCPU401,402が接続されていると共に、光配線413を介して、ネットワークI/F404が接続されている。また、チップセット403には、電気配線により、メモリ405、PCIブリッジ406およびルータ407が接続されている。ネットワークI/F404は、ネットワークとのインタフェースを行う。チップセット403は、CPU401,402、ネットワークI/F404、メモリ405およびPCIブリッジ406などを制御する。
PCIブリッジ406には、PCIバス414を介して、記憶装置などのPCIデバイス415〜416が接続されている。ルータ407は、例えば、スイッチカード421およびラインカード422〜425から構成されている。ラインカード422〜425は、パケットの前処理を行うプロセッサであり、スイッチカード421はパケットの行き先をアドレスに従い切り替えるスイッチである。
なお、光配線411〜413は、それぞれ、上述の図16に示すように構成されており、CPU401,401とチップセット403の間、およびチップセット403とネットワークI/F404の間では、光信号によってデータの送受信が行われる。
上述したサーバ400においては、図示しないプリント配線基板(マザーボード)上に、上述したメインCPU401,402、チップセット403等の基本構成電子部品としての半導体チップが実装される。この場合、各半導体チップを、図1、図2に示す半導体装置110と同様に構成することで、それぞれの半導体チップ内の複数の機能ブロックに電気信号、例えばクロック信号、動作制御用のコード信号等を良好に供給できる。
110・・・半導体装置、111・・・シリコン基板、112・・・絶縁物、113・・・シリコン単結晶膜(アクティブシリコン層)、114・・・SOI基板、115a〜115j・・・機能ブロック、116,116-1〜116-5・・・光導波路、117,122・・・コネクタ部、118,118a〜118j・・・フォトダイオード、120・・・発光部、121-1〜121-5・・・光導波路、200・・・コンピュータシステム、210・・・光配線、300・・・ゲーム機、400・・・サーバ