JP3684112B2 - 光電気混載配線基板、その駆動方法、およびそれを用いた電子回路装置 - Google Patents
光電気混載配線基板、その駆動方法、およびそれを用いた電子回路装置 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、電子機器を構成する電子集積素子に接続される光電気混載配線基板に関し、特には、電子集積素子を実装して信号のやり取りを光インターコネクションで行なうための光電気混載配線基板、その駆動方法等に関する。
【０００２】
【従来の技術】
近年、情報処理、ディスプレイ、プリンタなどを含めたコンピュータ環境の高速化に伴い、高速ＬＳＩ（ｌａｒｇｅ ｓｃａｌｅ ｉｎｔｅｇｒａｔｉｏｎ）の開発が進んでいる。それに連れて、ＬＳＩチップ内、ＩＣ（ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）ボード内、ＭＣＭ（ｍｕｌｔｉ−ｃｈｉｐ−ｍｏｄｕｌｅ）内、スーパーコンピュータにおけるバックプレインなどの高速接続から、ボード間、コンピュー夕間、周辺機器やＡＶ（ａｕｄｉｏ−ｖｉｓｕａｌ）装置との間などの電子機器の接続において、電気配線による信号遅延、発熱、ＥＭＩ（電磁放射ノイズ）の発生などの問題が表面化している。しかし、その対策は難しく、近い将来、電気配線の限界が見えてくるのは明らかである。
【０００３】
電気配線で発生する問題を解決するために、ボード内においてランバス方式のマイクロストリップラインを用いた基板や、ボード間において振幅の小さい差動信号（ＬＶＤＳ：ｌｏｗ ｖｏｌｔａｇｅ ｄｉｆｆｅｒｅｎｔｉａｌ ｓｉｇｎａｌｉｎｇ）をシールド線で伝送する方法が開発されつつある。前者のランバス方式では４００ＭＨｚオーバーの信号伝送が達成されており、次期ＰＣ（ｐｅｒｓｏｎａｌ ｃｏｍｐｕｔｅｒ）に導入することになっている。しかし、配線の仕方、ＬＳＩ側の実装やピン配置などに制約がある。よって、チップのコストアップ、長い配線には向かない、多ビット配線ではクロストークを避けるために高密度化に限度があり基板が大きくなるなどの問題がある。また、後者ではＬＶＤＳを用いた高速シリアル伝送（〜１Ｇｂｐｓ）が実用化されているが、インタフェースＩＣやケーブルが高価なことから使用範囲は限られている。
【０００４】
一方、これら電気配線の限界をクリアする方法として、光インターコネクション技術が開発されつつある。光インターコネクションは、ＩＣなどからの電気信号をＥ（電気）／Ｏ（光）変換し、変換された光信号をボード内に形成された光配線（光導波路など）を通じて他のＩＣあるいはボードの受光器に伝送し、今度はＯ／Ｅ変換をして電気信号に戻して信号のやり取りをするものである。この方式は、電気配線の場合のような寄生容量による信号遅延、グランドの不安定性からくる信号劣化、配線から放射されるＥＭＩの放射などがないため、次世代配線技術として期待されている。この光インターコネクションにおいては、Ｏ／Ｅ及びＥ／Ｏ変換の部分、光導波路の部分が重要であり、如何に効率良くまたコストを低減して電気配線の一部を光配線で代替できるかが課題になっている。
【０００５】
光配線の例としては、特開平５−６７７７０号公報に開示されたもののように、ＩＣチップのピンの代わりに発光素子が実装された光電子ＩＣチップを光導波路と反射ミラーを備えた光配線基板に実装するものがある。これを図１２に示す。光電子ＩＣチップ１００４の裏側に発光素子１０１１が備えられ、光配線基板１００１には傾斜部１００５があって反射ミラーとし、発光素子１０１１からの光信号が光導波路（コア）１００８に結合されて他のチップ１００４の受光素子１０１２で受光されることを通して信号のやり取りを行なう。しかし、この例では、光素子１０１１、１０１２と光導波路（コア）１００８間の光結合の仕方についての記述はあるが、電子回路部１０１０と光素子１０１１、１０１２との具体的な集積方法あるいは駆動方法は記載されていない。尚、１００２は反射膜、１００６は凸部、１００７はシリコン酸化膜である。
【０００６】
一方、光配線のための光素子の駆動方法についての例としては、特開平９−９６７４６号公報に記載があるように、レーザからの出力を平面光導波路で形成したカップラで信号線の数だけ分けて、電界吸収型の光変調器やマッハツェンダ型の光スイッチなどでＥ／Ｏ変換する方法が公知である。この例を図１３に示す。この場合では、図１３（ｂ）の説明のように電気配線部と光配線部を独立に設計するので基板が複雑化せず、光素子の駆動用の特別なＩＣを用意する必要がない。よって、従来の電気プリント基板などに光配線部を付加するだけでよいので、電子機器に導入しやすい方式になっている。
【０００７】
【発明が解決しようとしている課題】
しかしながら、図１３の方式では、光配線部を電気回路とは別個に設ければよい反面、厚みが増すために、図１２の光電子混載基板に比べると、大型化してしまう。また、多チャネルの場合には、光変調器や光スイッチという高機能素子を複数用意するために、コスト高になり、電気信号から変調器への電極コンタクトの信頼性、実装上の制約、変調器間のクロストークの問題などが生ずる。また、カップラで光を分岐してさらに光変調器等に結合するので、光損失が大きく、レーザの出力パワーを確保するために消費電力が問題になってくる。
【０００８】
他方、図１２の方式では構成は不明であるが、光素子と電気素子が同一パッケージ化されており、高集積化により小型化でき、配線などの信頼性も向上すると思われる。しかし、同一パッケージ化された光電子集積回路は、従来の電子集積回路の実装方法などを根本から設計変更する必要がある。そのため、これを電子機器に導入するには、設計、製造装置の変更など製造技術を整備することに時間を要し、初期コストが上昇することが考えられる。
【０００９】
そこで、本発明の目的は、光インターコネクションに対応した電気・光混載の接続を、実装する電子集積素子は従来のＩＣパッケージ等のままで、しかも低消費電力、低コストで行なえる様に構成された光電気混載配線基板、その駆動方法などを提供することにある。
【００１０】
【課題を解決する為の手段】
上記目的を達成する電子集積素子を実装するための本発明の光電気混載配線基板は、電気配線および光導波路が該同一配線基板上に形成してあり、電子集積素子の信号の入出力を光信号で行なうために光電変換させる面型光素子、該光素子への配線、および電子集積素子を実装する為の電気端子の露出した実装部が該配線基板に備えられており、電子集積素子を電気端子同士を結合させて該実装部に電気実装するだけで該電子集積素子と該配線基板間の信号の授受の少なくとも一部を光信号で行なえる様に構成され、該光素子は光導波路の光入出射端に面同士を当接させて面実装され、該配線基板に平行に走る光導波路が垂直面で切断されて光入出射端が露出し、その垂直面上に該光素子が光導波路に光結合できるようにアライメントされて設けられ、該電気端子の露出した実装部は該垂直面に囲まれて形成されていることを特徴とする。これにより、光インターコネクションを小型、低消費電力、低コストで行なうために、電子集積素子のパッケージは通常のものと変更することなく、実装基板側にＯ／Ｅ、Ｅ／Ｏ変換部が同一基板上に集積された光電気混載配線基板を実現できる。この構成では、Ｏ／Ｅ、Ｅ／Ｏ変換を行なうための光素子のみを光配線層と集積化させて、さらにこれを電気配線基板と一体化させ、電子集積素子を電気実装する電極と光素子との配線を短距離で行なうことで、光配線と電気配線を混合して行なう上で小型、低消費電力、低コストを同時に達成できる様になっている。
【００１１】
また、光素子は面型光素子であり、該光素子は光導波路の光入出射端に面同士を当接させて面実装されていることにより、光素子の配置やこれへの配線が容易にできる。光素子のアレイ化も容易である。また、電気配線基板と光導波路を形成した層を積層した光電気混載配線基板に光素子を実装するときに、光素子の光入出射端面部と該光導波路の光入出射端面が容易に正確にアラインできる。特に、Ｅ／Ｏ変換を行なうための発光素子を低しきい値の面発光レーザにすることで、低消費電力駆動が可能で光素子と光導波路との光結合や光素子のアレイ化が容易な光電気混載配線基板を実現できる。
【００１３】
また、配線基板に垂直に走る光導波路が水平面で切断されて光入出射端が露出し、その水平面上に光素子が光導波路に光結合できるようにアライメントされて設けられている。この場合、前記入出射端の下部には反射ミラーが備えられて、前記配線基板に平行に走る光導波路の導波と光素子が光結合され得る。また、光素子が設けられた水平面に隣接して電気端子の露出した部分が形成され得る。そして、この場合、前記電気端子の露出した部分では、前記光素子への配線が該電気端子に電気的に接続されていたり、前記光素子への配線が該電気端子に電気的に接続されると共に前記実装部が形成されていたりする。また、光素子は配線基板の両面に設けられていたり、前記実装部は配線基板の両面に設けられていたり、配線基板は電気配線基板の両面に光導波路を形成した層を積層したものになっており、該電気配線基板の一部に光が透過できるスルーホールが設けられて該両面の光導波路間での光信号の接続を行なえる様に構成されていたりする。
【００１４】
更により具体的には、光素子は、アレイ状に並べられて、各素子の独立電極がフリップチップ実装で前記配線基板とは異なる第２の配線基板に貼り付けられ、光透過用の窓が該第２の配線基板に設けられて光導波路に光結合できるようにアライメントされて該光導波路の入出射端面に接着されるとともに、該第２の配線基板を介して電子集積素子の電気端子または前記実装部の露出した電気端子と光素子が電気的に接続され得る様に構成されている。光素子を独立駆動するための配線基板にフリップチップ実装することで、低消費電力駆動が可能で光導波路との光結合やアレイ化が容易で安価な光電気混載配線基板を実現できる。
【００１５】
また、光素子は面発光レーザであり、該面発光レーザは、板状の構造体と前記第２の配線基板との間にサンドイッチされる形で実装されており、多層膜反射ミラーと活性層を含む共振器層のみ残して半導体基板が除去されている構造を有する構成も採り得る。面発光レーザを形成した化合物半導体基板を除去して、より小型で、環境安全性の高い光電気混載基板を実現できる。面発光レーザで、板状の構造体に接着した後に、面発光レーザを構成したＧａＡｓ、ＩｎＰなどの化合物半導体基板を除去して、現れた表面に電極形成、素子分離などを行い、フリップチップ実装等で配線基板に接着してから導波路にアライメントするように接着することで、より小型で、環境安全性の高い光電気混載配線基板を実現できる。
【００１６】
また、光素子は面発光レーザであり、該面発光レーザは、板状の構造体の上に前記第２の配線基板を接着しさらにその上にフリップチップ実装されており、多層膜反射ミラーと活性層を含む共振器層のみ残して半導体基板が除去されている構造を有し、該フリップチップ実装された面とは反対側の面には面発光レーザの共通電極が形成されていて該電極には光取り出し用の窓が設けられて上記光導波路に光結合できるようにアライメントされて該光導波路の入射端面に接着されるとともに、該第２の配線基板を介して電子集積素子の電気端子または前記実装部の露出した電気端子と面発光レーザが電気的に接続される様に構成されている構成も採り得る。この構成でも、面発光レーザを形成した化合物半導体基板を除去して、より小型で、環境安全性の高い光電気混載基板を実現できる。面発光レーザで、板状の構造体上の配線基板にフリップチップ実装した後に、面発光レーザを構成したＧａＡｓ、ＩｎＰなどの化合物半導体基板を除去して、現れた表面に共通電極形成を行い、導波路にアライメントするように接着することで、より小型で、環境安全性の高い光電気混載配線基板を実現できる。
【００１７】
また、より具体的には、電子集積素子を実装する前記実装部において光配線するための光導波路を形成した層がくり貫かれており、該くり貫かれた部分の側面に該光導波路の入出射端面が形成されていて、光電変換させる光素子は該光導波路への光結合が可能なようにアライメントされて該入出射端面に接着されている。これにより、Ｏ／Ｅ、Ｅ／Ｏ変換部と光導波路との光結合を簡単かつ低コストで達成して安価な光電気混載配線基板を実現できる。
【００１８】
また、電子集積素子を実装する前記実装部とは反対側の面の一部において、光配線するための光導波路を形成した層がくり貫かれており、該くり貫かれた部分の近傍に沿う形で該光導波路の入出射端がアレイ状に該光導波路を形成した層の面上に形成されていて、該入出射端の下部には反射ミラーを備えて該光導波路に光を導波させるようになっており、光電変換させる光素子は該面上に形成された入出射端に光結合が可能なようにアライメントされて接着されている。これによっても、Ｏ／Ｅ、Ｅ／Ｏ変換部と光導波路との光結合を簡単かつ低コストで達成して安価な光電気混載配線基板を実現できる。
【００１９】
また、配線基板は電気配線基板の両面に光導波路を形成した層を積層したものになっており、光電変換させる光素子を両面に複数実装し、該電気配線基板の一部に光が透過できるスルーホールを設けて該両面の光導波路間での光信号の接続をも行い、前記電気集積素子間での信号の授受を電気と光混在で行なえる様に構成されている。これにより、電気配線用の基板の両面に光導波路を積層して一体化させ、上記の方法で光電変換部を集積化させて電気・光の接続・配線を行い、該両面に形成した光導波路間においても基板にスルーホールを形成することで信号の授受を行ない、低コストで高密度な実装を行なうことができ、高速信号を低ＥＭＩで伝達できる電子機器用のＭＣＭ（マルチチップモジュール）等を提供できる。
【００２０】
上記目的を達成する光素子に面発光レーザを含む上記の光電気混載配線基板の駆動方法は、面発光レーザの駆動は電子集積素子の出力段のＣＭＯＳバッファのオン・オフで直接行ない、レーザの駆動電流の調整は直列に挿入した抵抗で行なうことを特徴とする。ここでは、面発光レーザのオン・オフ駆動をＬＳＩなどの出力段のトランジスタでスイッチングすることで行なって、また、電源電圧に抵抗と面発光レーザが直列に接続されて、その抵抗値で面発光レーザの電流量を決定するので特別な回路上の変更がなく、低コスト、低消費電力の光素子の駆動方法を実現できる。
【００２１】
上記目的を達成する電子回路装置は、光素子に面発光レーザを含む上記の光電気混載配線基板に大規模中央演算装置（ＭＰＵ）、ランダムアクセスメモリなどの電気集積素子を複数実装し、上記の駆動方法で面発光レーザを駆動する様に構成されたことを特徴とする。
【００２２】
上記のような光電気混載配線基板、駆動方法を用いれば高速、低ＥＭＩの電子機器用のＭＣＭ（マルチチップモジュール）などを提供できる。
【００２３】
ここで、本発明の特徴を一具体例に沿って説明する。低消費電力で簡単な駆動系で発光できる面発光レーザアレイを、電気配線基板と光配線層を一体化した図１のような光電気混載基板に集積化させ、通常の電子集積素子を電気実装するだけで電気の接続と光の接続を同時に実現する例を用いて説明する。
【００２４】
電子集積素子６の実装はＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）型パッケージではんだボール１０で行い、光配線層２の端面に貼り付けられたＯ／Ｅ、Ｅ／Ｏ変換部８、９とは該はんだボールで実装された電極と配線されており、電気信号の一部を光信号に変換して光配線させる。Ｏ／Ｅ、Ｅ／Ｏの変換部と光導波路との光結合は光配線層２の側面に接着するときに導波路４にアライメントして固定されているために、結合損が変動することはない。面発光レーザは動作電流３ｍＡで１００μＷ程度の出力が得られ、図５（ａ）、（ｂ）に示したようなＣＭＯＳバッファによりオン／オフするという簡単な回路構成で十分駆動できる。従って、今までのＬＳＩの出力段のＭＯＳトランジスタに光電気混載基板に集積化された抵抗と面発光レーザを直列に接続することで構成できるので、ＬＳＩの回路構成の変更などは殆どなく、非常に低コストで光電気混載の配線が実現できる。ここで、レーザが１００μＷの出力で受光器の最低受信感度が−２５ｄＢｍとすれば、１５ｄＢの光損失まで許されることになり、ボード内の近距離の接続においては十分なマージンであると考えられる。その他に、図８のように光の入出射を基板に対して垂直に行なう方法や、図１０のように両面に実装する方法もある。
【００２５】
【発明の実施の態様】
以下に、本発明の実施の形態を図面を参照しつつ説明する。
【００２６】
［第１実施例］
本発明は、典型的には、ＩＣチップの形態は従来と変えることなく、チップを実装する電気配線基板上に光導波路から成る光配線層を一体化させ、その光配線層に近接してＯ／Ｅ、Ｅ／Ｏ変換部（光−電気変換部）を設けている。このことで、チップ間の信号伝送の一部を光配線で行ない、信号伝達の高速化、低ＥＭＩ化、低消費電力化を図るものである。その実施例を図１に第１実施例として示す。
【００２７】
図１の構成は、多層配線プリント基板上１に多層光配線層２が積層されており、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）型のパッケージから成る電子集積素子６を該基板上で光配線層２を一部除いて形成された凹部に装着して用いるものである。従って、この素子６は電気的接触を凹部下側で垂直方向に取り、光学的結合を凹部側面で水平方向に取るようになっている。図１において、１１ははんだボール１０を取り付けるための台座であり、７はＩＣチップを載せるためのベースとなる熱伝導性の良いプレートであって、例えば、ＡｌやＣｕが用いられ、必要であればその上部にフィン（不図示）などの放熱手段を設ける。
【００２８】
この電子集積素子６を基板１に装着するには、素子６の下方の電極部にアレイ状に並べたハンダボール１０と基板１の対応する電極５をアライメントして、フリップチップ実装を行なう。この際、ハンダボール１０のリフロー時のセルフアライン効果で、歩留まり良く位置決めできる。より位置決め精度を上げたい場合には、電子集積素子６の下方にピンを設けて光電気混載配線基板１３側に設けたガイド（不図示）に差し込む様にしてもよいし、ＢＧＡの代わりにＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）型のパッケージにして、基板１側にソケットを設けて差し込む様にしてもよい。
【００２９】
この様にして電気的接触を得ながら電子集積素子６をプリント基板１上に装着すると、該電気接続した電極５から配線３等で接続されたＯ／Ｅ変換部８およびＥ／Ｏ変換部９で、信号の一部が光信号となって他のチップと信号のやり取りを行なう。
【００３０】
光配線は、図１において、電気配線基板１上に貼り付けられた光導波路層２によって行われ、該光導波層２の電子集積素子６が実装される部分は上記した如くくり貫かれており、くり貫かれた端面に光導波路４の入出射端（不図示）が設けられていて、該入出射端にアライメントされてＯ／Ｅ、Ｅ／Ｏ変換部８、９が貼り付けられている。一方、電気信号は通常通り多層配線基板１に設けられた電気配線３を通して、他の素子や電源と接続されるようになっている。このように電気と光を混合した配線では、例えば、素子への給電ライン比較的遅いロジック信号やアナログ信号を電気配線３で行い、高速のクロックパルスやロジック信号を光配線４で行なうなどの割り振りにすればよい。
【００３１】
次に、本実施例による光−電気変換部を、Ｅ／Ｏ変換部９すなわち電気信号を光信号に変換する部分を例にとって図２を元に説明する。台座プレート１５、アレイ型面型発光素子１６、配線用フレキシブルテープ（ＴＡＢテープなど）１９が図２のような順番でスタックされている。ＴＡＢテープ１９の電極２２および台座プレート１５表面の共通電極が、はんだ等で電気配線基板１の電気配線３と電気的に結合されている。ＴＡＢテープ１９の面型光素子にあたる部分には窓２１が設けられており、光の入出射ができるようになっている。この窓２１は単なる穴でもよいし、光の集光作用を持つレンズあるいは光素子保護用の透明プレートが嵌め込まれた形でもよい。
【００３２】
上記で述べたようにチップ実装のためにくり貫かれた光配線層２の端面に、光入出射端１２が面型発光素子と同じピッチで形成されており、この一体化されたＥ／Ｏ変換部を、光結合を行なえるように光入出射端１２とアライメントして接着剤等で貼り付ける。アライメントは、台座プレート１５に設けたピン２４を光導波層２のエッジに設けた溝２５に嵌め込む形でパッシブアライメントを行なう。
【００３３】
光素子１６への電流注入は、発光部１８側のリング状電極１７とＴＡＢテープ１９のリング状電極２０を貼り合わせ、配線２６を介して各発光部に独立に行なうことができる。ここで、プレート１５およびＴＡＢテープ１９の素材は、光素子の熱放散のために熱伝導性が高いものが望ましく、プレート１５は金属かＡｌ２Ｏ３セラミック薄膜、ＴＡＢテープ１９はＡｌ２Ｏ３粉末入りのポリイミドフィルムなどを用いる。また、ＴＡＢテープ１９の電気配線は、高速の電気信号を劣化なく伝送することができるようにマイクロストリップラインで形成されていてもよい。また、ＴＡＢテープ１９にスルーホールを形成することによって電極２２を配線２６の裏面に形成する様にして、電気配線基板１との電気結合を行なってもよい。また、ＴＡＢテープ等を用いずに、光導波路層２に直接配線パターンを蒸着等で形成しても勿論よい。
【００３４】
ここでは、面型発光素子としては発光効率の良い面発光レーザを用いた。面発光レーザでは光の放射角が１０°以下と小さいので、レンズなしでも低損失で光導波路４との光結合が可能である。
【００３５】
通常、面発光レーザは、ｎ基板上に、活性層を含む共振器をＤＢＲ（Ｄｉｓｔｒｉｂｕｔｅｄ Ｂｒａｇｇ Ｒｅｆｌｅｃｔｏｒ）ミラーでサンドイッチした構造をエピタキシャル成長し、発光部だけに電流が流せるような狭窄構造を形成したもので、簡単に図２の符号１６のように２次元アレイ化できる。ここでは、ＧａＡｓ基板上にＡｌＡｓ／ＡｌＧａＡｓ多層膜エピミラーを成長し、ＧａＡｓ／ＡｌＧａＡｓの多重量子井戸活性層を持つ８３０ｎｍ帯の面発光レーザを使用した。この場合、共通電極はカソードになり、独立駆動するための電極１７はアノードになっている。
【００３６】
この面発光レーザを駆動するため回路の概念図を図５（ｂ）に示す。ＬＳＩの最終段の電極に繋がる部分には、通常、ピンからの電流駆動ができるようにＣＭＯＳバッファインバータ５３を構成して集積化させているので、ここではこれをそのまま用いてＬＳＩからの出力電流によって面発光レーザを駆動して光出力にしてしまうものである。すなわち、面発光レーザを駆動するためのレーザドライバとなる電気回路は一切使用せず、特別なＥ／Ｏ変換のための回路設計は不要である。ＣＭＯＳバッファの駆動電流能力は通常１０ｍＡ程度であるが、ここで使用した面発光レーザはしきい値が約１ｍＡ、１００μＷ出力時の動作電流は３ｍＡと非常に低いので、充分駆動することができる。面発光レーザ５４に３ｍＡの電流を流すときの動作電圧は約２．５Ｖであるため、３．３Ｖ−ＣＭＯＳの場合には直列抵抗Ｒとして、（３．３−２．５）／３×１０−３＝２６７Ωの抵抗５５を挿入すればよい。この抵抗は図２におけるＴＡＢテープ１９の配線２６中に挿入（符号２３で示す）すればよい。
【００３７】
しかし、この系ではカソードコモンで動作させるためにＣＭＯＳのｐチャネルで電流駆動させることになりそのスイッチング時間が遅く、高速化には限界がある。一方、図５（ａ）のようにアノードコモンタイプにすればｎチャネルＭＯＳで電流駆動するＣＭＯＳを選べるので、更なる高速化が図れるメリットがある。そのため、本発明では、面発光レーザのｎ基板を除去してｎ側を電極分離することでアノードコモン化する技術も開発している。その作製方法を図３に示す。
【００３８】
図３は、簡略化のため、２個のみの面発光レーザのアレイの断面を示している。図３（ａ）において、ｎ−ＧａＡｓ基板４０上に、エッチストップ層となるｎ−ＡｌＡｓ層（不図示）、コンタクト層となるｎ−ＧａＡｓ（不図示）を成長してから、ｎ−ＡｌＡｓ／ＡｌＧａＡｓ多層膜ミラー４１、アンドープのＧａＡｓ／ＡｌＧａＡｓ多重量子井戸活性層とＡｌＧａＡｓ層からなる１波長共振器層４２、ｐ−ＡｌＡｓ／ＡｌＧａＡｓ多層膜ミラー４３を有機金属気相成長法などでエピタキシャル成長する。その後、電流狭窄層４６を形成するためにリング状にエッチングを行なって凹部４７を形成してから、ＳｉＮｘなどの絶縁膜４４を発光領域部を除いて成膜して電極４５を形成する。
【００３９】
次に、図３（ｂ）において、台座プレート１５の全面電極（不図示）に、ｐ側の電極４５全体をＡｕＳｎハンダによって接着してから、ＧａＡｓ基板４０を研磨および化学的エッチングにより除去する。このとき、エッチャントはＨ２Ｏ２とＮＨ３の混合液を用いており、ＧａＡｓ基板４０上に成長してあるＡｌＡｓ層でエッチングを止めることができる。その後、すぐにＨＣｌによってＡｌＡｓ層を除去してミラー４１最下面に成長しているＧａＡｓ層を露出させる。続いて、図３（ｃ）において、表面に露出しているミラー層４１の素子間部分を硫酸系のエッチャント等でウエットエッチングして分離溝４８を形成し、ｎ側の電極１７を窓部１８を形成しながら成膜する。
【００４０】
次に、台座プレート１５に貼り付けられたＴＡＢテープ１９の穴２１の周りの電極２０と面発光レーザの電極１７同志をやはりＡｕＳｎはんだなどで接着する。さらに、これを、すでに述べたようにパッシブアライメントで光配線層２の導波路４の入出射端１２にレーザ光が結合するように接着する。このようにして、窓部２１からの光を導波路４に結合できるアノードコモン型面発光レーザが作製できる。
【００４１】
また、作製方法の若干の違いで、図４のような方法もある。この場合、図３と若干構成が異なって、配線用のＴＡＢテープ１９が台座プレート１５から出る構造になっている。図４（ａ）において、図３（ａ）の場合と同様に面発光レーザ構造を作製するが、光をｐミラー層４３側から取り出すために、電極４５には光取り出し用の窓５０を開けておく。このときレーザからの放熱性を上げるために、電極４５となる金属膜を１０μｍ以上に厚くしておく。また、ｐ側を石英ガラス板４９にエレクトロンワックスなどで貼り付ける。
【００４２】
図４（ｂ）において、図３（ｂ）の場合と同様にＧａＡｓ基板４０を除去して電極１７を形成する。このとき、共通電極となるｐ電極４５も同一面から取り出せるように、レーザ層の一部にスルーホール５１を設けてアノード電極５２をカソード電極１７と同じ側に作製する。そして、台座プレート１５にＴＡＢテープ１９を貼り付けてＴＡＢテープ上の電極２０とレーザのカソード電極１７および共通アノード電極５２を接着する。このとき、こちら側から光は取り出さないために窓を開ける必要はない。これらの作業をやり易くする為に、ｐ側を上記石英ガラス板４９に貼り付けるのである。
【００４３】
図４（ｃ）において、石英ガラス板４９を取り外し、この側の電極４５を、導波路４に光が結合するように入出射端１２に接着する。
【００４４】
このように、ＧａＡｓ基板４０を除去した構成では、レーザ光を発振させる機能層が薄くなっており、Ｅ／Ｏ変換部が非常にコンパクトになるとともに、Ａｓ含有率を大幅に下げられるので環境安全性も高くなる。
【００４５】
ところで、面型発光素子として発光ダイオードを使用することもできるが、動作電流は３０ｍＡ程度と１桁大きくなり、消費電力が高くなるとともにドライバ部分の工夫が必要になる。また、Ｏ／Ｅ変換部については詳しく触れなかつたが、構成や作製方法は類似しており、ＧａＡｓのｐｉｎ構造をエピタキシャル成長および拡散して作製している。材料はＳｉやＩｎＧａＡｓでもよい。
【００４６】
また、ここでは８３０ｎｍ帯の例を示したが、他の波長帯、すなわち、ＩｎＧａＡｓによる０．９８μｍ帯やＩｎＧａＡｓＰによる１．３μｍ帯などでも勿論よい。
【００４７】
ここで、光電気混載基板１３の説明に戻る。電気配線用の多層配線基板１は、汎用的なＰＣＢ基板以外に、ポリイミド基板、ＡｌＮなどのセラミック基板でもよい。一方、光配線用の光導波路層２は、フッ素化ＰＭＭＡやエポキシ樹脂、ポリイミドなどの樹脂で形成するのが簡便でよい。その作製方法を図６を元に簡単に説明する。
【００４８】
図６（ａ）に示す様に、電気配線用基板１上にまずクラッドとなる樹脂６１をスピナーなどで塗布後に硬化させる。その後、図６（ｂ）に示す様に、コアとなる屈折率の若干高い層６２を塗布して、ホトリソグラフィとエッチングを用いて導波路の形状（例えば、３０μｍ×３０μｍ）にして配線パターンを形成し、さらにクラッド６３で埋め込む。多層にする場合には、ＣＭＰ（ｃｈｅｍｉｃａｌｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）による平坦化工程を経て、図６（ｃ）に示す様に、さらに同様に光導波路６４を形成してクラッド６５で埋め込む。このとき、２列のアレイ状にする場合には、図６（ｃ）のように互い違いの位置にすることによりクラッド６３が薄くできてスペース効率が上がる。２層の場合、全体の光導波路層６１〜６５の厚さは約２００μｍとなった。
【００４９】
導波路の材料としては他にもいろいろあり、低損失材料としてシリカガラスを用いたものでもよい。この場合、Ｐをドープしたシリカガラス（ＰＳＧ）を用いると、加熱することでマストランスポートが起きて表面平坦化できるので、多層光配線層２として作製しやすい。この場合、コア層としてＧｅをさらにドープしたＧＰＳＧで屈折率制御を行なえば光導波路６２、６４を構成できる。加熱平坦化（リフロー）の温度は通常８００℃程度と高いので、Ｓｉなどの基板に加熱平坦化過程等を経て導波路を形成した後に、導波路層６１〜６５を電気配線基板１に貼り合わせてＳｉ基板を除去することで、問題なく光電気混載基板１３が作製できる。図１では、光配線層２は２層になっているが、それ以上の多層にしてもよいし、１層でもよい。
【００５０】
この様にして構成した光電気混載ボードの全体イメージの例を図７に示す。図７において、３０は上記で説明した光電気混載基板としてのマザーボード、３２は大規模中央演算処理装置（ＭＰＵ）、３１は１次キャシュメモリ、３３はＤＲＡＭが搭載されたＭＣＭモジュールがドーターボードとしてマザーボードに装着されているものである。
【００５１】
高速ロジックおよびクロック信号は、マザーボード３０およびドーターボード３３に形成された光導波路３４を介して信号伝送されている。電源ラインや低速の信号は、同一ボード内に構成された電気配線で接続される。光コネクタ３５および光導波路シート３６を用いて他のボードと光信号の状態で接続することもできる。光導波路シート３６はバスラインとしてパラレルに信号転送するために用いている。
【００５２】
また、マザーボード３０とドーターボード３３の光接続は、マザーボード３０のドーターボード用差込口に４５°ミラー（不図示）を形成することで行なっている。光配線をバスとして使用する場合には、光減衰を補うために接続部に光アンプを挿入するか、ボードにリピータとして機能する発光素子を設置してもよい。
【００５３】
ハードディスクドライブのような外部記憶装置との信号のやり取りは、コネクタ３８およびケーブル３７を用いてシリアル高速転送することがケーブルの低コスト化につながってよい。そこで、コネクタ部３８には、パラレル−シリアル変換して１０Ｇｂｐｓ程度のレートが可能な光ファイバ通信に用いるような送信部を装着している。図７にはボードの主要な部分しか書かれていないが必要な回路構成にすることで、クロックレートが１ＧＨｚオーバーの次世代コンピュータを構成することがきる。
【００５４】
このとき、ランバス方式を用いることに比べて配線やピンの制約が少なく、さらに高速で小型化、低消費電力化が可能で、ＥＭＩ対策が容易なボードを提供することができる。また、コンピュータに限らず、最近の電子機器、例えば携帯電話、デジタルカメラなどではより高速化、小型化が要求されており、同時に低ＥＭＩ化が必須となっているために、本発明による光電気混載方式がこれらの機器には非常に有効になる。
【００５５】
［第２実施例］
本発明による第２の実施例は、図８のように、電子集積素子８１を実装する面とは逆の面に光導波層８０を設けて、Ｅ／Ｏ、Ｏ／Ｅ変換部８３、８４の光入出力を光電気混載基板に対して垂直方向に行なうものである。そのため、光導波路４には図９のように４５度ミラー９０を設けて、Ｅ／Ｏ変換部８３から光電気混載基板に入出射端９１から結合した光は水平方向に光導波路４を伝播し、水平方向に光導波路４を伝播して入出射端９１からＯ／Ｅ変換部８４に結合する光は垂直方向に出るようになっている。導波路４の構成は第１実施例と同様でよいが、本実施例では１層の光配線層８０としている。
【００５６】
一方、電子集積素子８１とＥ／Ｏ、Ｏ／Ｅ変換部８３、８４の電気接続は、電気配線基板１のスルーホールを介して、光導波層８０が形成された側の面の電気配線８６に繋がる電極８５から第１実施例と同様のフレキシブル配線基板８２を用いて行なっている。そのため、光導波層８０の一部には、くり貫いて電気配線基板１の表面を出している部分がある。ここで用いた光電子集積素子８１は、図８のように中央部に電気接触のためのボールアレイ１０があるμ−ＢＧＡ（またはＣＳＰ：Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）型になっており、小型のパッケージになっている。
【００５７】
本実施例で用いるＥ／Ｏ、Ｏ／Ｅ変換部８３、８４は、第１実施例と同じ構造のものを、光入出射端９１（図９）に光結合するように、アライメントして接着している。アライメントは、第１実施例と同様にガイド用のピン（不図示）などを用意しておいて、パッシブアライメントができるようになっている。Ｅ／Ｏ、Ｏ／Ｅ変換部８３、８４は動作中に温度が上昇して動作が不安定になることがある。そこで、該変換部の表面のプレートに放熱フィン（不図示）などを設けて高温にならないようにしてもよい。放熱フィンを取り付ける場合には、本実施例の実装方法が適している。
【００５８】
また、発熱源である電子集積素子８１とＥ／Ｏ、Ｏ／Ｅ変換部８３、８４を光電気混載基板の表と裏で離すことで、熱的クロストークを避けることができる。
【００５９】
［第３実施例］
本発明による第３の実施例は、図１０のように多層配線基板１の両面に光導波路配線層９３、９４を設けて電子集積素子６、８１を両面実装するものであり、これによって基板上への実装密度を上げることができる。光電気混載基板１、９３、９４や電子集積素子６、８１の構成は第１や第２の実施例と同様であり、同じ機能を持つ部分には同じ記号を付してある。Ｅ／Ｏ、Ｏ／Ｅ変換部の導波路４への結合の仕方も、基板面と平行な方向、基板面と垂直な方向を混在させている。
【００６０】
本実施例で特徴的なことは、表面と裏面の光配線が図１１のようにスルーホールを介して行なえることである。図１１において、９５は電気配線基板１に開けられたスルーホールであり、Ｅ／Ｏ変換部８３から出射された光が上部光配線層９３の導波路９６を介して該スルーホール９５を抜けて下部光導波層９４に設けられた４５度ミラー９０によって光導波路４に結合することができる。受光の場合も同様である。また、基板面と平行入射する第１実施例の方式の場合は、４５度ミラーで光を反射させてスルーホールを通せばよい。
【００６１】
ここでスルーホールは単なる空気層でもよいし、導波路層９３のコア層と同じ材料を埋め込んだものでもよい。スルーホール９５の径を１００μｍ程度にしておけば、電気配線基板１の厚さが５ｍｍ程度であれば回折や反射による光損失はほとんどない。このような構造にすることにより、配線の自由度が増し、小型、高密度でＥＭＩ対策が容易な電子機器用のＭＣＭ（Ｍｕｌｔｉ−Ｃｈｉｐ―Ｍｏｄｕｌｅ）ボードを提供することができる。
【００６２】
上記の例では、電気配線基板１を光配線層９３、９４でサンドイッチした構造になっているが、光配線層の上にさらに多層電気配線層があるという電気配線層と光配線層が多層に積層された構造でもよい。
【００６３】
以上の実施例では、光素子の光の入出射は下方あるいは側方であったが、上方や斜め方向にして、空間伝播あるいは光導波路チューブ、光導波路フィルム等で他の素子や他のボードとの接続を行なってもよい。
【００６４】
また、電子集積素子のパッケージの形態については、上記実施例に限られたものではなく、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）、ＤＩＰ（Ｄｕａｌ Ｉｎ−ｌｉｎｅ Ｐａｃｋａｇｅ）などあらゆる形態に適用可能である。また、パッケージ内には１つのＬＳＩ基板のみ搭載した例を示したが、ＣＳＰ実装で３次元スタック化したＬＳＩを用いたり、Ｓｉ基板上の多層配線技術を用いて３次元ＬＳＩを構成したものであってもよい。
【００６５】
【発明の効果】
以上説明した様に、本発明によって、光インターコネクションを小型、低消費電力、低コストで行なうための、電子集積素子のバッケージが通常のものから変更することなく実装され得る光素子を同一基板上に集積した光電気混載配線基板を実現できる。また、面発光レーザを上記配線基板上に一体実装してＥ／Ｏ変換部とすることで、低消費電力駆動、高速駆動および多ビット配線が容易な光電気混載基板を実現できる。
【００６６】
また、面発光レーザのオン・オフ駆動をＬＳＩの出力段のトランジスタで行なって、特別なＬＳＩや電気回路上の変更がなく、低コスト、低消費電力の光電気混載配線基板の駆動方法も提供できる。更に、光インターコネクションを用いた高速、低ＥＭＩのマルチチップモジュールなども提供できる。
【図面の簡単な説明】
【図１】図１は本発明による第１実施例の光電気混載配線基板と電子集積素子の分離した状態を示す斜視図である。
【図２】図２は本発明による光電気混載配線基板のＥ／Ｏ変換部の構成を説明する分解斜視図である。
【図３】図３は機能層のみを残した面発光レーザの作製プロセスを説明する断面図である。
【図４】図４は機能層のみを残した面発光レーザの他の作製プロセスを説明する断面図である。
【図５】図５は本発明による光電気混載配線基板の発光素子を駆動する方法を説明する図である。
【図６】図６は多層光導波路の作製方法を説明する断面図である。
【図７】図７は本発明による光電気混載配線基板と電子集積素子を用いて構成したＭＣＭの例を示す斜視図である。
【図８】図８は本発明による第２実施例の光電気混載配線基板と電子集積素子の分離した状態を示す斜視図である。
【図９】図９は本発明による第２実施例の光結合を説明する断面図である。
【図１０】図１０は本発明による第３実施例の光電気混載配線基板と電子集積素子の分離した状態を示す斜視図である。
【図１１】図１１は本発明による光電気混載配線基板の光配線を説明するための断面図である。
【図１２】図１２は光配線基板の第１の従来例の図である。
【図１３】図１３は光配線基板の第２の従来例の図である。
【符号の説明】
１ 電気配線基板
２、８０、９３、９４ 光配線層
３、２６、８６ 電気配線
４、３４、９６、１００３ 光導波路
５、８５ 電気配線基板の電極パッド
６、３１、３２、３９、８１ 電子集積素子
７ ベースプレート
８、８４、１０１２ Ｏ／Ｅ変換部
９、８３、１０１１ Ｅ／Ｏ変換部
１０ はんだボール
１１ 台座
１２、９１ 光導波路入出射端
１３、３０、３３ 光電気混載配線基板
１５ 台座プレート
１６ 面型発光素子
１７ 素子電極
１８ 発光部
１９、８２ フレキシブル配線基板
２０ 配線基板電極
２１、５０ 光透過用窓
２２ 電極パッド
２３、５５ 抵抗体
２４ ガイドピン
２５ ガイド溝
３５、３８ 光コネクタ
３６ 光導波路シート
３７ 光導波路ケーブル
４０ 半導体基板
４１、４３ 半導体多層膜反射ミラー
４２ 活性層
４４ 絶縁膜
４５、５２ 共通電極
４６ 発光部
４７ 電流狭窄部
４８ 素子分離溝
４９ 石英板
５１ スルーホール配線
５３ ＣＭＯＳバッファインバータ
５４ レーザダイオード
６１、６３、６５ クラッド
６２、６４ コア
９０、１００２ 反射ミラー
９５ スルーホール光導波路
１００１ 光配線基板
１００４ 光電子ＩＣチップ
１００５ 傾斜面
１００６ 凸部
１００７ シリコン酸化膜
１０１０ 電子回路部
【発明の属する技術分野】
本発明は、電子機器を構成する電子集積素子に接続される光電気混載配線基板に関し、特には、電子集積素子を実装して信号のやり取りを光インターコネクションで行なうための光電気混載配線基板、その駆動方法等に関する。
【０００２】
【従来の技術】
近年、情報処理、ディスプレイ、プリンタなどを含めたコンピュータ環境の高速化に伴い、高速ＬＳＩ（ｌａｒｇｅ ｓｃａｌｅ ｉｎｔｅｇｒａｔｉｏｎ）の開発が進んでいる。それに連れて、ＬＳＩチップ内、ＩＣ（ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）ボード内、ＭＣＭ（ｍｕｌｔｉ−ｃｈｉｐ−ｍｏｄｕｌｅ）内、スーパーコンピュータにおけるバックプレインなどの高速接続から、ボード間、コンピュー夕間、周辺機器やＡＶ（ａｕｄｉｏ−ｖｉｓｕａｌ）装置との間などの電子機器の接続において、電気配線による信号遅延、発熱、ＥＭＩ（電磁放射ノイズ）の発生などの問題が表面化している。しかし、その対策は難しく、近い将来、電気配線の限界が見えてくるのは明らかである。
【０００３】
電気配線で発生する問題を解決するために、ボード内においてランバス方式のマイクロストリップラインを用いた基板や、ボード間において振幅の小さい差動信号（ＬＶＤＳ：ｌｏｗ ｖｏｌｔａｇｅ ｄｉｆｆｅｒｅｎｔｉａｌ ｓｉｇｎａｌｉｎｇ）をシールド線で伝送する方法が開発されつつある。前者のランバス方式では４００ＭＨｚオーバーの信号伝送が達成されており、次期ＰＣ（ｐｅｒｓｏｎａｌ ｃｏｍｐｕｔｅｒ）に導入することになっている。しかし、配線の仕方、ＬＳＩ側の実装やピン配置などに制約がある。よって、チップのコストアップ、長い配線には向かない、多ビット配線ではクロストークを避けるために高密度化に限度があり基板が大きくなるなどの問題がある。また、後者ではＬＶＤＳを用いた高速シリアル伝送（〜１Ｇｂｐｓ）が実用化されているが、インタフェースＩＣやケーブルが高価なことから使用範囲は限られている。
【０００４】
一方、これら電気配線の限界をクリアする方法として、光インターコネクション技術が開発されつつある。光インターコネクションは、ＩＣなどからの電気信号をＥ（電気）／Ｏ（光）変換し、変換された光信号をボード内に形成された光配線（光導波路など）を通じて他のＩＣあるいはボードの受光器に伝送し、今度はＯ／Ｅ変換をして電気信号に戻して信号のやり取りをするものである。この方式は、電気配線の場合のような寄生容量による信号遅延、グランドの不安定性からくる信号劣化、配線から放射されるＥＭＩの放射などがないため、次世代配線技術として期待されている。この光インターコネクションにおいては、Ｏ／Ｅ及びＥ／Ｏ変換の部分、光導波路の部分が重要であり、如何に効率良くまたコストを低減して電気配線の一部を光配線で代替できるかが課題になっている。
【０００５】
光配線の例としては、特開平５−６７７７０号公報に開示されたもののように、ＩＣチップのピンの代わりに発光素子が実装された光電子ＩＣチップを光導波路と反射ミラーを備えた光配線基板に実装するものがある。これを図１２に示す。光電子ＩＣチップ１００４の裏側に発光素子１０１１が備えられ、光配線基板１００１には傾斜部１００５があって反射ミラーとし、発光素子１０１１からの光信号が光導波路（コア）１００８に結合されて他のチップ１００４の受光素子１０１２で受光されることを通して信号のやり取りを行なう。しかし、この例では、光素子１０１１、１０１２と光導波路（コア）１００８間の光結合の仕方についての記述はあるが、電子回路部１０１０と光素子１０１１、１０１２との具体的な集積方法あるいは駆動方法は記載されていない。尚、１００２は反射膜、１００６は凸部、１００７はシリコン酸化膜である。
【０００６】
一方、光配線のための光素子の駆動方法についての例としては、特開平９−９６７４６号公報に記載があるように、レーザからの出力を平面光導波路で形成したカップラで信号線の数だけ分けて、電界吸収型の光変調器やマッハツェンダ型の光スイッチなどでＥ／Ｏ変換する方法が公知である。この例を図１３に示す。この場合では、図１３（ｂ）の説明のように電気配線部と光配線部を独立に設計するので基板が複雑化せず、光素子の駆動用の特別なＩＣを用意する必要がない。よって、従来の電気プリント基板などに光配線部を付加するだけでよいので、電子機器に導入しやすい方式になっている。
【０００７】
【発明が解決しようとしている課題】
しかしながら、図１３の方式では、光配線部を電気回路とは別個に設ければよい反面、厚みが増すために、図１２の光電子混載基板に比べると、大型化してしまう。また、多チャネルの場合には、光変調器や光スイッチという高機能素子を複数用意するために、コスト高になり、電気信号から変調器への電極コンタクトの信頼性、実装上の制約、変調器間のクロストークの問題などが生ずる。また、カップラで光を分岐してさらに光変調器等に結合するので、光損失が大きく、レーザの出力パワーを確保するために消費電力が問題になってくる。
【０００８】
他方、図１２の方式では構成は不明であるが、光素子と電気素子が同一パッケージ化されており、高集積化により小型化でき、配線などの信頼性も向上すると思われる。しかし、同一パッケージ化された光電子集積回路は、従来の電子集積回路の実装方法などを根本から設計変更する必要がある。そのため、これを電子機器に導入するには、設計、製造装置の変更など製造技術を整備することに時間を要し、初期コストが上昇することが考えられる。
【０００９】
そこで、本発明の目的は、光インターコネクションに対応した電気・光混載の接続を、実装する電子集積素子は従来のＩＣパッケージ等のままで、しかも低消費電力、低コストで行なえる様に構成された光電気混載配線基板、その駆動方法などを提供することにある。
【００１０】
【課題を解決する為の手段】
上記目的を達成する電子集積素子を実装するための本発明の光電気混載配線基板は、電気配線および光導波路が該同一配線基板上に形成してあり、電子集積素子の信号の入出力を光信号で行なうために光電変換させる面型光素子、該光素子への配線、および電子集積素子を実装する為の電気端子の露出した実装部が該配線基板に備えられており、電子集積素子を電気端子同士を結合させて該実装部に電気実装するだけで該電子集積素子と該配線基板間の信号の授受の少なくとも一部を光信号で行なえる様に構成され、該光素子は光導波路の光入出射端に面同士を当接させて面実装され、該配線基板に平行に走る光導波路が垂直面で切断されて光入出射端が露出し、その垂直面上に該光素子が光導波路に光結合できるようにアライメントされて設けられ、該電気端子の露出した実装部は該垂直面に囲まれて形成されていることを特徴とする。これにより、光インターコネクションを小型、低消費電力、低コストで行なうために、電子集積素子のパッケージは通常のものと変更することなく、実装基板側にＯ／Ｅ、Ｅ／Ｏ変換部が同一基板上に集積された光電気混載配線基板を実現できる。この構成では、Ｏ／Ｅ、Ｅ／Ｏ変換を行なうための光素子のみを光配線層と集積化させて、さらにこれを電気配線基板と一体化させ、電子集積素子を電気実装する電極と光素子との配線を短距離で行なうことで、光配線と電気配線を混合して行なう上で小型、低消費電力、低コストを同時に達成できる様になっている。
【００１１】
また、光素子は面型光素子であり、該光素子は光導波路の光入出射端に面同士を当接させて面実装されていることにより、光素子の配置やこれへの配線が容易にできる。光素子のアレイ化も容易である。また、電気配線基板と光導波路を形成した層を積層した光電気混載配線基板に光素子を実装するときに、光素子の光入出射端面部と該光導波路の光入出射端面が容易に正確にアラインできる。特に、Ｅ／Ｏ変換を行なうための発光素子を低しきい値の面発光レーザにすることで、低消費電力駆動が可能で光素子と光導波路との光結合や光素子のアレイ化が容易な光電気混載配線基板を実現できる。
【００１３】
また、配線基板に垂直に走る光導波路が水平面で切断されて光入出射端が露出し、その水平面上に光素子が光導波路に光結合できるようにアライメントされて設けられている。この場合、前記入出射端の下部には反射ミラーが備えられて、前記配線基板に平行に走る光導波路の導波と光素子が光結合され得る。また、光素子が設けられた水平面に隣接して電気端子の露出した部分が形成され得る。そして、この場合、前記電気端子の露出した部分では、前記光素子への配線が該電気端子に電気的に接続されていたり、前記光素子への配線が該電気端子に電気的に接続されると共に前記実装部が形成されていたりする。また、光素子は配線基板の両面に設けられていたり、前記実装部は配線基板の両面に設けられていたり、配線基板は電気配線基板の両面に光導波路を形成した層を積層したものになっており、該電気配線基板の一部に光が透過できるスルーホールが設けられて該両面の光導波路間での光信号の接続を行なえる様に構成されていたりする。
【００１４】
更により具体的には、光素子は、アレイ状に並べられて、各素子の独立電極がフリップチップ実装で前記配線基板とは異なる第２の配線基板に貼り付けられ、光透過用の窓が該第２の配線基板に設けられて光導波路に光結合できるようにアライメントされて該光導波路の入出射端面に接着されるとともに、該第２の配線基板を介して電子集積素子の電気端子または前記実装部の露出した電気端子と光素子が電気的に接続され得る様に構成されている。光素子を独立駆動するための配線基板にフリップチップ実装することで、低消費電力駆動が可能で光導波路との光結合やアレイ化が容易で安価な光電気混載配線基板を実現できる。
【００１５】
また、光素子は面発光レーザであり、該面発光レーザは、板状の構造体と前記第２の配線基板との間にサンドイッチされる形で実装されており、多層膜反射ミラーと活性層を含む共振器層のみ残して半導体基板が除去されている構造を有する構成も採り得る。面発光レーザを形成した化合物半導体基板を除去して、より小型で、環境安全性の高い光電気混載基板を実現できる。面発光レーザで、板状の構造体に接着した後に、面発光レーザを構成したＧａＡｓ、ＩｎＰなどの化合物半導体基板を除去して、現れた表面に電極形成、素子分離などを行い、フリップチップ実装等で配線基板に接着してから導波路にアライメントするように接着することで、より小型で、環境安全性の高い光電気混載配線基板を実現できる。
【００１６】
また、光素子は面発光レーザであり、該面発光レーザは、板状の構造体の上に前記第２の配線基板を接着しさらにその上にフリップチップ実装されており、多層膜反射ミラーと活性層を含む共振器層のみ残して半導体基板が除去されている構造を有し、該フリップチップ実装された面とは反対側の面には面発光レーザの共通電極が形成されていて該電極には光取り出し用の窓が設けられて上記光導波路に光結合できるようにアライメントされて該光導波路の入射端面に接着されるとともに、該第２の配線基板を介して電子集積素子の電気端子または前記実装部の露出した電気端子と面発光レーザが電気的に接続される様に構成されている構成も採り得る。この構成でも、面発光レーザを形成した化合物半導体基板を除去して、より小型で、環境安全性の高い光電気混載基板を実現できる。面発光レーザで、板状の構造体上の配線基板にフリップチップ実装した後に、面発光レーザを構成したＧａＡｓ、ＩｎＰなどの化合物半導体基板を除去して、現れた表面に共通電極形成を行い、導波路にアライメントするように接着することで、より小型で、環境安全性の高い光電気混載配線基板を実現できる。
【００１７】
また、より具体的には、電子集積素子を実装する前記実装部において光配線するための光導波路を形成した層がくり貫かれており、該くり貫かれた部分の側面に該光導波路の入出射端面が形成されていて、光電変換させる光素子は該光導波路への光結合が可能なようにアライメントされて該入出射端面に接着されている。これにより、Ｏ／Ｅ、Ｅ／Ｏ変換部と光導波路との光結合を簡単かつ低コストで達成して安価な光電気混載配線基板を実現できる。
【００１８】
また、電子集積素子を実装する前記実装部とは反対側の面の一部において、光配線するための光導波路を形成した層がくり貫かれており、該くり貫かれた部分の近傍に沿う形で該光導波路の入出射端がアレイ状に該光導波路を形成した層の面上に形成されていて、該入出射端の下部には反射ミラーを備えて該光導波路に光を導波させるようになっており、光電変換させる光素子は該面上に形成された入出射端に光結合が可能なようにアライメントされて接着されている。これによっても、Ｏ／Ｅ、Ｅ／Ｏ変換部と光導波路との光結合を簡単かつ低コストで達成して安価な光電気混載配線基板を実現できる。
【００１９】
また、配線基板は電気配線基板の両面に光導波路を形成した層を積層したものになっており、光電変換させる光素子を両面に複数実装し、該電気配線基板の一部に光が透過できるスルーホールを設けて該両面の光導波路間での光信号の接続をも行い、前記電気集積素子間での信号の授受を電気と光混在で行なえる様に構成されている。これにより、電気配線用の基板の両面に光導波路を積層して一体化させ、上記の方法で光電変換部を集積化させて電気・光の接続・配線を行い、該両面に形成した光導波路間においても基板にスルーホールを形成することで信号の授受を行ない、低コストで高密度な実装を行なうことができ、高速信号を低ＥＭＩで伝達できる電子機器用のＭＣＭ（マルチチップモジュール）等を提供できる。
【００２０】
上記目的を達成する光素子に面発光レーザを含む上記の光電気混載配線基板の駆動方法は、面発光レーザの駆動は電子集積素子の出力段のＣＭＯＳバッファのオン・オフで直接行ない、レーザの駆動電流の調整は直列に挿入した抵抗で行なうことを特徴とする。ここでは、面発光レーザのオン・オフ駆動をＬＳＩなどの出力段のトランジスタでスイッチングすることで行なって、また、電源電圧に抵抗と面発光レーザが直列に接続されて、その抵抗値で面発光レーザの電流量を決定するので特別な回路上の変更がなく、低コスト、低消費電力の光素子の駆動方法を実現できる。
【００２１】
上記目的を達成する電子回路装置は、光素子に面発光レーザを含む上記の光電気混載配線基板に大規模中央演算装置（ＭＰＵ）、ランダムアクセスメモリなどの電気集積素子を複数実装し、上記の駆動方法で面発光レーザを駆動する様に構成されたことを特徴とする。
【００２２】
上記のような光電気混載配線基板、駆動方法を用いれば高速、低ＥＭＩの電子機器用のＭＣＭ（マルチチップモジュール）などを提供できる。
【００２３】
ここで、本発明の特徴を一具体例に沿って説明する。低消費電力で簡単な駆動系で発光できる面発光レーザアレイを、電気配線基板と光配線層を一体化した図１のような光電気混載基板に集積化させ、通常の電子集積素子を電気実装するだけで電気の接続と光の接続を同時に実現する例を用いて説明する。
【００２４】
電子集積素子６の実装はＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）型パッケージではんだボール１０で行い、光配線層２の端面に貼り付けられたＯ／Ｅ、Ｅ／Ｏ変換部８、９とは該はんだボールで実装された電極と配線されており、電気信号の一部を光信号に変換して光配線させる。Ｏ／Ｅ、Ｅ／Ｏの変換部と光導波路との光結合は光配線層２の側面に接着するときに導波路４にアライメントして固定されているために、結合損が変動することはない。面発光レーザは動作電流３ｍＡで１００μＷ程度の出力が得られ、図５（ａ）、（ｂ）に示したようなＣＭＯＳバッファによりオン／オフするという簡単な回路構成で十分駆動できる。従って、今までのＬＳＩの出力段のＭＯＳトランジスタに光電気混載基板に集積化された抵抗と面発光レーザを直列に接続することで構成できるので、ＬＳＩの回路構成の変更などは殆どなく、非常に低コストで光電気混載の配線が実現できる。ここで、レーザが１００μＷの出力で受光器の最低受信感度が−２５ｄＢｍとすれば、１５ｄＢの光損失まで許されることになり、ボード内の近距離の接続においては十分なマージンであると考えられる。その他に、図８のように光の入出射を基板に対して垂直に行なう方法や、図１０のように両面に実装する方法もある。
【００２５】
【発明の実施の態様】
以下に、本発明の実施の形態を図面を参照しつつ説明する。
【００２６】
［第１実施例］
本発明は、典型的には、ＩＣチップの形態は従来と変えることなく、チップを実装する電気配線基板上に光導波路から成る光配線層を一体化させ、その光配線層に近接してＯ／Ｅ、Ｅ／Ｏ変換部（光−電気変換部）を設けている。このことで、チップ間の信号伝送の一部を光配線で行ない、信号伝達の高速化、低ＥＭＩ化、低消費電力化を図るものである。その実施例を図１に第１実施例として示す。
【００２７】
図１の構成は、多層配線プリント基板上１に多層光配線層２が積層されており、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）型のパッケージから成る電子集積素子６を該基板上で光配線層２を一部除いて形成された凹部に装着して用いるものである。従って、この素子６は電気的接触を凹部下側で垂直方向に取り、光学的結合を凹部側面で水平方向に取るようになっている。図１において、１１ははんだボール１０を取り付けるための台座であり、７はＩＣチップを載せるためのベースとなる熱伝導性の良いプレートであって、例えば、ＡｌやＣｕが用いられ、必要であればその上部にフィン（不図示）などの放熱手段を設ける。
【００２８】
この電子集積素子６を基板１に装着するには、素子６の下方の電極部にアレイ状に並べたハンダボール１０と基板１の対応する電極５をアライメントして、フリップチップ実装を行なう。この際、ハンダボール１０のリフロー時のセルフアライン効果で、歩留まり良く位置決めできる。より位置決め精度を上げたい場合には、電子集積素子６の下方にピンを設けて光電気混載配線基板１３側に設けたガイド（不図示）に差し込む様にしてもよいし、ＢＧＡの代わりにＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）型のパッケージにして、基板１側にソケットを設けて差し込む様にしてもよい。
【００２９】
この様にして電気的接触を得ながら電子集積素子６をプリント基板１上に装着すると、該電気接続した電極５から配線３等で接続されたＯ／Ｅ変換部８およびＥ／Ｏ変換部９で、信号の一部が光信号となって他のチップと信号のやり取りを行なう。
【００３０】
光配線は、図１において、電気配線基板１上に貼り付けられた光導波路層２によって行われ、該光導波層２の電子集積素子６が実装される部分は上記した如くくり貫かれており、くり貫かれた端面に光導波路４の入出射端（不図示）が設けられていて、該入出射端にアライメントされてＯ／Ｅ、Ｅ／Ｏ変換部８、９が貼り付けられている。一方、電気信号は通常通り多層配線基板１に設けられた電気配線３を通して、他の素子や電源と接続されるようになっている。このように電気と光を混合した配線では、例えば、素子への給電ライン比較的遅いロジック信号やアナログ信号を電気配線３で行い、高速のクロックパルスやロジック信号を光配線４で行なうなどの割り振りにすればよい。
【００３１】
次に、本実施例による光−電気変換部を、Ｅ／Ｏ変換部９すなわち電気信号を光信号に変換する部分を例にとって図２を元に説明する。台座プレート１５、アレイ型面型発光素子１６、配線用フレキシブルテープ（ＴＡＢテープなど）１９が図２のような順番でスタックされている。ＴＡＢテープ１９の電極２２および台座プレート１５表面の共通電極が、はんだ等で電気配線基板１の電気配線３と電気的に結合されている。ＴＡＢテープ１９の面型光素子にあたる部分には窓２１が設けられており、光の入出射ができるようになっている。この窓２１は単なる穴でもよいし、光の集光作用を持つレンズあるいは光素子保護用の透明プレートが嵌め込まれた形でもよい。
【００３２】
上記で述べたようにチップ実装のためにくり貫かれた光配線層２の端面に、光入出射端１２が面型発光素子と同じピッチで形成されており、この一体化されたＥ／Ｏ変換部を、光結合を行なえるように光入出射端１２とアライメントして接着剤等で貼り付ける。アライメントは、台座プレート１５に設けたピン２４を光導波層２のエッジに設けた溝２５に嵌め込む形でパッシブアライメントを行なう。
【００３３】
光素子１６への電流注入は、発光部１８側のリング状電極１７とＴＡＢテープ１９のリング状電極２０を貼り合わせ、配線２６を介して各発光部に独立に行なうことができる。ここで、プレート１５およびＴＡＢテープ１９の素材は、光素子の熱放散のために熱伝導性が高いものが望ましく、プレート１５は金属かＡｌ２Ｏ３セラミック薄膜、ＴＡＢテープ１９はＡｌ２Ｏ３粉末入りのポリイミドフィルムなどを用いる。また、ＴＡＢテープ１９の電気配線は、高速の電気信号を劣化なく伝送することができるようにマイクロストリップラインで形成されていてもよい。また、ＴＡＢテープ１９にスルーホールを形成することによって電極２２を配線２６の裏面に形成する様にして、電気配線基板１との電気結合を行なってもよい。また、ＴＡＢテープ等を用いずに、光導波路層２に直接配線パターンを蒸着等で形成しても勿論よい。
【００３４】
ここでは、面型発光素子としては発光効率の良い面発光レーザを用いた。面発光レーザでは光の放射角が１０°以下と小さいので、レンズなしでも低損失で光導波路４との光結合が可能である。
【００３５】
通常、面発光レーザは、ｎ基板上に、活性層を含む共振器をＤＢＲ（Ｄｉｓｔｒｉｂｕｔｅｄ Ｂｒａｇｇ Ｒｅｆｌｅｃｔｏｒ）ミラーでサンドイッチした構造をエピタキシャル成長し、発光部だけに電流が流せるような狭窄構造を形成したもので、簡単に図２の符号１６のように２次元アレイ化できる。ここでは、ＧａＡｓ基板上にＡｌＡｓ／ＡｌＧａＡｓ多層膜エピミラーを成長し、ＧａＡｓ／ＡｌＧａＡｓの多重量子井戸活性層を持つ８３０ｎｍ帯の面発光レーザを使用した。この場合、共通電極はカソードになり、独立駆動するための電極１７はアノードになっている。
【００３６】
この面発光レーザを駆動するため回路の概念図を図５（ｂ）に示す。ＬＳＩの最終段の電極に繋がる部分には、通常、ピンからの電流駆動ができるようにＣＭＯＳバッファインバータ５３を構成して集積化させているので、ここではこれをそのまま用いてＬＳＩからの出力電流によって面発光レーザを駆動して光出力にしてしまうものである。すなわち、面発光レーザを駆動するためのレーザドライバとなる電気回路は一切使用せず、特別なＥ／Ｏ変換のための回路設計は不要である。ＣＭＯＳバッファの駆動電流能力は通常１０ｍＡ程度であるが、ここで使用した面発光レーザはしきい値が約１ｍＡ、１００μＷ出力時の動作電流は３ｍＡと非常に低いので、充分駆動することができる。面発光レーザ５４に３ｍＡの電流を流すときの動作電圧は約２．５Ｖであるため、３．３Ｖ−ＣＭＯＳの場合には直列抵抗Ｒとして、（３．３−２．５）／３×１０−３＝２６７Ωの抵抗５５を挿入すればよい。この抵抗は図２におけるＴＡＢテープ１９の配線２６中に挿入（符号２３で示す）すればよい。
【００３７】
しかし、この系ではカソードコモンで動作させるためにＣＭＯＳのｐチャネルで電流駆動させることになりそのスイッチング時間が遅く、高速化には限界がある。一方、図５（ａ）のようにアノードコモンタイプにすればｎチャネルＭＯＳで電流駆動するＣＭＯＳを選べるので、更なる高速化が図れるメリットがある。そのため、本発明では、面発光レーザのｎ基板を除去してｎ側を電極分離することでアノードコモン化する技術も開発している。その作製方法を図３に示す。
【００３８】
図３は、簡略化のため、２個のみの面発光レーザのアレイの断面を示している。図３（ａ）において、ｎ−ＧａＡｓ基板４０上に、エッチストップ層となるｎ−ＡｌＡｓ層（不図示）、コンタクト層となるｎ−ＧａＡｓ（不図示）を成長してから、ｎ−ＡｌＡｓ／ＡｌＧａＡｓ多層膜ミラー４１、アンドープのＧａＡｓ／ＡｌＧａＡｓ多重量子井戸活性層とＡｌＧａＡｓ層からなる１波長共振器層４２、ｐ−ＡｌＡｓ／ＡｌＧａＡｓ多層膜ミラー４３を有機金属気相成長法などでエピタキシャル成長する。その後、電流狭窄層４６を形成するためにリング状にエッチングを行なって凹部４７を形成してから、ＳｉＮｘなどの絶縁膜４４を発光領域部を除いて成膜して電極４５を形成する。
【００３９】
次に、図３（ｂ）において、台座プレート１５の全面電極（不図示）に、ｐ側の電極４５全体をＡｕＳｎハンダによって接着してから、ＧａＡｓ基板４０を研磨および化学的エッチングにより除去する。このとき、エッチャントはＨ２Ｏ２とＮＨ３の混合液を用いており、ＧａＡｓ基板４０上に成長してあるＡｌＡｓ層でエッチングを止めることができる。その後、すぐにＨＣｌによってＡｌＡｓ層を除去してミラー４１最下面に成長しているＧａＡｓ層を露出させる。続いて、図３（ｃ）において、表面に露出しているミラー層４１の素子間部分を硫酸系のエッチャント等でウエットエッチングして分離溝４８を形成し、ｎ側の電極１７を窓部１８を形成しながら成膜する。
【００４０】
次に、台座プレート１５に貼り付けられたＴＡＢテープ１９の穴２１の周りの電極２０と面発光レーザの電極１７同志をやはりＡｕＳｎはんだなどで接着する。さらに、これを、すでに述べたようにパッシブアライメントで光配線層２の導波路４の入出射端１２にレーザ光が結合するように接着する。このようにして、窓部２１からの光を導波路４に結合できるアノードコモン型面発光レーザが作製できる。
【００４１】
また、作製方法の若干の違いで、図４のような方法もある。この場合、図３と若干構成が異なって、配線用のＴＡＢテープ１９が台座プレート１５から出る構造になっている。図４（ａ）において、図３（ａ）の場合と同様に面発光レーザ構造を作製するが、光をｐミラー層４３側から取り出すために、電極４５には光取り出し用の窓５０を開けておく。このときレーザからの放熱性を上げるために、電極４５となる金属膜を１０μｍ以上に厚くしておく。また、ｐ側を石英ガラス板４９にエレクトロンワックスなどで貼り付ける。
【００４２】
図４（ｂ）において、図３（ｂ）の場合と同様にＧａＡｓ基板４０を除去して電極１７を形成する。このとき、共通電極となるｐ電極４５も同一面から取り出せるように、レーザ層の一部にスルーホール５１を設けてアノード電極５２をカソード電極１７と同じ側に作製する。そして、台座プレート１５にＴＡＢテープ１９を貼り付けてＴＡＢテープ上の電極２０とレーザのカソード電極１７および共通アノード電極５２を接着する。このとき、こちら側から光は取り出さないために窓を開ける必要はない。これらの作業をやり易くする為に、ｐ側を上記石英ガラス板４９に貼り付けるのである。
【００４３】
図４（ｃ）において、石英ガラス板４９を取り外し、この側の電極４５を、導波路４に光が結合するように入出射端１２に接着する。
【００４４】
このように、ＧａＡｓ基板４０を除去した構成では、レーザ光を発振させる機能層が薄くなっており、Ｅ／Ｏ変換部が非常にコンパクトになるとともに、Ａｓ含有率を大幅に下げられるので環境安全性も高くなる。
【００４５】
ところで、面型発光素子として発光ダイオードを使用することもできるが、動作電流は３０ｍＡ程度と１桁大きくなり、消費電力が高くなるとともにドライバ部分の工夫が必要になる。また、Ｏ／Ｅ変換部については詳しく触れなかつたが、構成や作製方法は類似しており、ＧａＡｓのｐｉｎ構造をエピタキシャル成長および拡散して作製している。材料はＳｉやＩｎＧａＡｓでもよい。
【００４６】
また、ここでは８３０ｎｍ帯の例を示したが、他の波長帯、すなわち、ＩｎＧａＡｓによる０．９８μｍ帯やＩｎＧａＡｓＰによる１．３μｍ帯などでも勿論よい。
【００４７】
ここで、光電気混載基板１３の説明に戻る。電気配線用の多層配線基板１は、汎用的なＰＣＢ基板以外に、ポリイミド基板、ＡｌＮなどのセラミック基板でもよい。一方、光配線用の光導波路層２は、フッ素化ＰＭＭＡやエポキシ樹脂、ポリイミドなどの樹脂で形成するのが簡便でよい。その作製方法を図６を元に簡単に説明する。
【００４８】
図６（ａ）に示す様に、電気配線用基板１上にまずクラッドとなる樹脂６１をスピナーなどで塗布後に硬化させる。その後、図６（ｂ）に示す様に、コアとなる屈折率の若干高い層６２を塗布して、ホトリソグラフィとエッチングを用いて導波路の形状（例えば、３０μｍ×３０μｍ）にして配線パターンを形成し、さらにクラッド６３で埋め込む。多層にする場合には、ＣＭＰ（ｃｈｅｍｉｃａｌｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）による平坦化工程を経て、図６（ｃ）に示す様に、さらに同様に光導波路６４を形成してクラッド６５で埋め込む。このとき、２列のアレイ状にする場合には、図６（ｃ）のように互い違いの位置にすることによりクラッド６３が薄くできてスペース効率が上がる。２層の場合、全体の光導波路層６１〜６５の厚さは約２００μｍとなった。
【００４９】
導波路の材料としては他にもいろいろあり、低損失材料としてシリカガラスを用いたものでもよい。この場合、Ｐをドープしたシリカガラス（ＰＳＧ）を用いると、加熱することでマストランスポートが起きて表面平坦化できるので、多層光配線層２として作製しやすい。この場合、コア層としてＧｅをさらにドープしたＧＰＳＧで屈折率制御を行なえば光導波路６２、６４を構成できる。加熱平坦化（リフロー）の温度は通常８００℃程度と高いので、Ｓｉなどの基板に加熱平坦化過程等を経て導波路を形成した後に、導波路層６１〜６５を電気配線基板１に貼り合わせてＳｉ基板を除去することで、問題なく光電気混載基板１３が作製できる。図１では、光配線層２は２層になっているが、それ以上の多層にしてもよいし、１層でもよい。
【００５０】
この様にして構成した光電気混載ボードの全体イメージの例を図７に示す。図７において、３０は上記で説明した光電気混載基板としてのマザーボード、３２は大規模中央演算処理装置（ＭＰＵ）、３１は１次キャシュメモリ、３３はＤＲＡＭが搭載されたＭＣＭモジュールがドーターボードとしてマザーボードに装着されているものである。
【００５１】
高速ロジックおよびクロック信号は、マザーボード３０およびドーターボード３３に形成された光導波路３４を介して信号伝送されている。電源ラインや低速の信号は、同一ボード内に構成された電気配線で接続される。光コネクタ３５および光導波路シート３６を用いて他のボードと光信号の状態で接続することもできる。光導波路シート３６はバスラインとしてパラレルに信号転送するために用いている。
【００５２】
また、マザーボード３０とドーターボード３３の光接続は、マザーボード３０のドーターボード用差込口に４５°ミラー（不図示）を形成することで行なっている。光配線をバスとして使用する場合には、光減衰を補うために接続部に光アンプを挿入するか、ボードにリピータとして機能する発光素子を設置してもよい。
【００５３】
ハードディスクドライブのような外部記憶装置との信号のやり取りは、コネクタ３８およびケーブル３７を用いてシリアル高速転送することがケーブルの低コスト化につながってよい。そこで、コネクタ部３８には、パラレル−シリアル変換して１０Ｇｂｐｓ程度のレートが可能な光ファイバ通信に用いるような送信部を装着している。図７にはボードの主要な部分しか書かれていないが必要な回路構成にすることで、クロックレートが１ＧＨｚオーバーの次世代コンピュータを構成することがきる。
【００５４】
このとき、ランバス方式を用いることに比べて配線やピンの制約が少なく、さらに高速で小型化、低消費電力化が可能で、ＥＭＩ対策が容易なボードを提供することができる。また、コンピュータに限らず、最近の電子機器、例えば携帯電話、デジタルカメラなどではより高速化、小型化が要求されており、同時に低ＥＭＩ化が必須となっているために、本発明による光電気混載方式がこれらの機器には非常に有効になる。
【００５５】
［第２実施例］
本発明による第２の実施例は、図８のように、電子集積素子８１を実装する面とは逆の面に光導波層８０を設けて、Ｅ／Ｏ、Ｏ／Ｅ変換部８３、８４の光入出力を光電気混載基板に対して垂直方向に行なうものである。そのため、光導波路４には図９のように４５度ミラー９０を設けて、Ｅ／Ｏ変換部８３から光電気混載基板に入出射端９１から結合した光は水平方向に光導波路４を伝播し、水平方向に光導波路４を伝播して入出射端９１からＯ／Ｅ変換部８４に結合する光は垂直方向に出るようになっている。導波路４の構成は第１実施例と同様でよいが、本実施例では１層の光配線層８０としている。
【００５６】
一方、電子集積素子８１とＥ／Ｏ、Ｏ／Ｅ変換部８３、８４の電気接続は、電気配線基板１のスルーホールを介して、光導波層８０が形成された側の面の電気配線８６に繋がる電極８５から第１実施例と同様のフレキシブル配線基板８２を用いて行なっている。そのため、光導波層８０の一部には、くり貫いて電気配線基板１の表面を出している部分がある。ここで用いた光電子集積素子８１は、図８のように中央部に電気接触のためのボールアレイ１０があるμ−ＢＧＡ（またはＣＳＰ：Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）型になっており、小型のパッケージになっている。
【００５７】
本実施例で用いるＥ／Ｏ、Ｏ／Ｅ変換部８３、８４は、第１実施例と同じ構造のものを、光入出射端９１（図９）に光結合するように、アライメントして接着している。アライメントは、第１実施例と同様にガイド用のピン（不図示）などを用意しておいて、パッシブアライメントができるようになっている。Ｅ／Ｏ、Ｏ／Ｅ変換部８３、８４は動作中に温度が上昇して動作が不安定になることがある。そこで、該変換部の表面のプレートに放熱フィン（不図示）などを設けて高温にならないようにしてもよい。放熱フィンを取り付ける場合には、本実施例の実装方法が適している。
【００５８】
また、発熱源である電子集積素子８１とＥ／Ｏ、Ｏ／Ｅ変換部８３、８４を光電気混載基板の表と裏で離すことで、熱的クロストークを避けることができる。
【００５９】
［第３実施例］
本発明による第３の実施例は、図１０のように多層配線基板１の両面に光導波路配線層９３、９４を設けて電子集積素子６、８１を両面実装するものであり、これによって基板上への実装密度を上げることができる。光電気混載基板１、９３、９４や電子集積素子６、８１の構成は第１や第２の実施例と同様であり、同じ機能を持つ部分には同じ記号を付してある。Ｅ／Ｏ、Ｏ／Ｅ変換部の導波路４への結合の仕方も、基板面と平行な方向、基板面と垂直な方向を混在させている。
【００６０】
本実施例で特徴的なことは、表面と裏面の光配線が図１１のようにスルーホールを介して行なえることである。図１１において、９５は電気配線基板１に開けられたスルーホールであり、Ｅ／Ｏ変換部８３から出射された光が上部光配線層９３の導波路９６を介して該スルーホール９５を抜けて下部光導波層９４に設けられた４５度ミラー９０によって光導波路４に結合することができる。受光の場合も同様である。また、基板面と平行入射する第１実施例の方式の場合は、４５度ミラーで光を反射させてスルーホールを通せばよい。
【００６１】
ここでスルーホールは単なる空気層でもよいし、導波路層９３のコア層と同じ材料を埋め込んだものでもよい。スルーホール９５の径を１００μｍ程度にしておけば、電気配線基板１の厚さが５ｍｍ程度であれば回折や反射による光損失はほとんどない。このような構造にすることにより、配線の自由度が増し、小型、高密度でＥＭＩ対策が容易な電子機器用のＭＣＭ（Ｍｕｌｔｉ−Ｃｈｉｐ―Ｍｏｄｕｌｅ）ボードを提供することができる。
【００６２】
上記の例では、電気配線基板１を光配線層９３、９４でサンドイッチした構造になっているが、光配線層の上にさらに多層電気配線層があるという電気配線層と光配線層が多層に積層された構造でもよい。
【００６３】
以上の実施例では、光素子の光の入出射は下方あるいは側方であったが、上方や斜め方向にして、空間伝播あるいは光導波路チューブ、光導波路フィルム等で他の素子や他のボードとの接続を行なってもよい。
【００６４】
また、電子集積素子のパッケージの形態については、上記実施例に限られたものではなく、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）、ＤＩＰ（Ｄｕａｌ Ｉｎ−ｌｉｎｅ Ｐａｃｋａｇｅ）などあらゆる形態に適用可能である。また、パッケージ内には１つのＬＳＩ基板のみ搭載した例を示したが、ＣＳＰ実装で３次元スタック化したＬＳＩを用いたり、Ｓｉ基板上の多層配線技術を用いて３次元ＬＳＩを構成したものであってもよい。
【００６５】
【発明の効果】
以上説明した様に、本発明によって、光インターコネクションを小型、低消費電力、低コストで行なうための、電子集積素子のバッケージが通常のものから変更することなく実装され得る光素子を同一基板上に集積した光電気混載配線基板を実現できる。また、面発光レーザを上記配線基板上に一体実装してＥ／Ｏ変換部とすることで、低消費電力駆動、高速駆動および多ビット配線が容易な光電気混載基板を実現できる。
【００６６】
また、面発光レーザのオン・オフ駆動をＬＳＩの出力段のトランジスタで行なって、特別なＬＳＩや電気回路上の変更がなく、低コスト、低消費電力の光電気混載配線基板の駆動方法も提供できる。更に、光インターコネクションを用いた高速、低ＥＭＩのマルチチップモジュールなども提供できる。
【図面の簡単な説明】
【図１】図１は本発明による第１実施例の光電気混載配線基板と電子集積素子の分離した状態を示す斜視図である。
【図２】図２は本発明による光電気混載配線基板のＥ／Ｏ変換部の構成を説明する分解斜視図である。
【図３】図３は機能層のみを残した面発光レーザの作製プロセスを説明する断面図である。
【図４】図４は機能層のみを残した面発光レーザの他の作製プロセスを説明する断面図である。
【図５】図５は本発明による光電気混載配線基板の発光素子を駆動する方法を説明する図である。
【図６】図６は多層光導波路の作製方法を説明する断面図である。
【図７】図７は本発明による光電気混載配線基板と電子集積素子を用いて構成したＭＣＭの例を示す斜視図である。
【図８】図８は本発明による第２実施例の光電気混載配線基板と電子集積素子の分離した状態を示す斜視図である。
【図９】図９は本発明による第２実施例の光結合を説明する断面図である。
【図１０】図１０は本発明による第３実施例の光電気混載配線基板と電子集積素子の分離した状態を示す斜視図である。
【図１１】図１１は本発明による光電気混載配線基板の光配線を説明するための断面図である。
【図１２】図１２は光配線基板の第１の従来例の図である。
【図１３】図１３は光配線基板の第２の従来例の図である。
【符号の説明】
１ 電気配線基板
２、８０、９３、９４ 光配線層
３、２６、８６ 電気配線
４、３４、９６、１００３ 光導波路
５、８５ 電気配線基板の電極パッド
６、３１、３２、３９、８１ 電子集積素子
７ ベースプレート
８、８４、１０１２ Ｏ／Ｅ変換部
９、８３、１０１１ Ｅ／Ｏ変換部
１０ はんだボール
１１ 台座
１２、９１ 光導波路入出射端
１３、３０、３３ 光電気混載配線基板
１５ 台座プレート
１６ 面型発光素子
１７ 素子電極
１８ 発光部
１９、８２ フレキシブル配線基板
２０ 配線基板電極
２１、５０ 光透過用窓
２２ 電極パッド
２３、５５ 抵抗体
２４ ガイドピン
２５ ガイド溝
３５、３８ 光コネクタ
３６ 光導波路シート
３７ 光導波路ケーブル
４０ 半導体基板
４１、４３ 半導体多層膜反射ミラー
４２ 活性層
４４ 絶縁膜
４５、５２ 共通電極
４６ 発光部
４７ 電流狭窄部
４８ 素子分離溝
４９ 石英板
５１ スルーホール配線
５３ ＣＭＯＳバッファインバータ
５４ レーザダイオード
６１、６３、６５ クラッド
６２、６４ コア
９０、１００２ 反射ミラー
９５ スルーホール光導波路
１００１ 光配線基板
１００４ 光電子ＩＣチップ
１００５ 傾斜面
１００６ 凸部
１００７ シリコン酸化膜
１０１０ 電子回路部
Claims (18)
- 電子集積素子を実装するための配線基板において、電気配線および光導波路が該同一配線基板上に形成してあり、電子集積素子の信号の入出力を光信号で行なうために光電変換させる面型光素子、該光素子への配線、および電子集積素子を実装する為の電気端子の露出した実装部が該配線基板に備えられており、電子集積素子を電気端子同士を結合させて該実装部に電気実装するだけで該電子集積素子と該配線基板間の信号の授受の少なくとも一部を光信号で行なえる様に構成され、該光素子は光導波路の光入出射端に面同士を当接させて面実装され、該配線基板に平行に走る光導波路が垂直面で切断されて光入出射端が露出し、その垂直面上に該光素子が光導波路に光結合できるようにアライメントされて設けられ、該電気端子の露出した実装部は該垂直面に囲まれて形成されていることを特徴とする光電気混載配線基板。
- 光素子のうち発光素子は面発光レーザである請求項１記載の光電気混載配線基板。
- 配線基板に垂直に走る光導波路が水平面で切断されて光入出射端が露出し、その水平面上に光素子が光導波路に光結合できるようにアライメントされて設けられている請求項１または２記載の光電気混載配線基板。
- 前記入出射端の下部には反射ミラーが備えられて、前記配線基板に平行に走る光導波路の導波と光素子が光結合されている請求項３記載の光電気混載配線基板。
- 光素子が設けられた水平面に隣接して電気端子の露出した部分が形成されている請求項３または４記載の光電気混載配線基板。
- 前記電気端子の露出した部分では、前記光素子への配線が該電気端子に電気的に接続されている請求項５記載の光電気混載配線基板。
- 前記電気端子の露出した部分では、前記光素子への配線が該電気端子に電気的に接続されると共に前記実装部が形成されている請求項５記載の光電気混載配線基板。
- 光素子は配線基板の両面に設けられている請求項１乃至７の何れかに記載の光電気混載配線基板。
- 前記実装部は配線基板の両面に設けられている請求項１乃至８の何れかに記載の光電気混載配線基板。
- 配線基板は電気配線基板の両面に光導波路を形成した層を積層したものになっており、該電気配線基板の一部に光が透過できるスルーホールが設けられて該両面の光導波路間での光信号の接続を行なえる様に構成されている請求項１乃至９の何れかに記載の光電気混載配線基板。
- 光素子は、アレイ状に並べられて、各素子の独立電極がフリップチップ実装で前記配線基板とは異なる第２の配線基板に貼り付けられ、光透過用の窓が該第２の配線基板に設けられて光導波路に光結合できるようにアライメントされて該光導波路の入出射端面に接着されるとともに、該第２の配線基板を介して電子集積素子の電気端子または前記実装部の露出した電気端子と光素子が電気的に接続され得る様に構成されている請求項１乃至１０の何れかに記載の光電気混載配線基板。
- 光素子は面発光レーザであり、該面発光レーザは、板状の構造体と前記第２の配線基板との間にサンドイッチされる形で実装されており、多層膜反射ミラーと活性層を含む共振器層のみ残して半導体基板が除去されている構造を有する請求項１１記載の光電気混載配線基板。
- 光素子は面発光レーザであり、該面発光レーザは、板状の構造体の上に前記第２の配線基板を接着しさらにその上にフリップチップ実装されており、多層膜反射ミラーと活性層を含む共振器層のみ残して半導体基板が除去されている構造を有し、該フリップチップ実装された面とは反対側の面には面発光レーザの共通電極が形成されていて該電極には光取り出し用の窓が設けられて上記光導波路に光結合できるようにアライメントされて該光導波路の入射端面に接着されるとともに、該第２の配線基板を介して電子集積素子の電気端子または前記実装部の露出した電気端子と面発光レーザが電気的に接続される様に構成されている請求項１１記載の光電気混載配線基板。
- 電子集積素子を実装する前記実装部において光配線するための光導波路を形成した層がくり貫かれており、該くり貫かれた部分の側面に該光導波路の入出射端面が形成されていて、光電変換させる光素子は該光導波路への光結合が可能なようにアライメントされて該入出射端面に接着されている請求項１、２および８乃至１３の何れかに記載の光電気混載配線基板。
- 電子集積素子を実装する前記実装部とは反対側の面の一部において、光配線するための光導波路を形成した層がくり貫かれており、該くり貫かれた部分の近傍に沿う形で該光導波路の入出射端がアレイ状に該光導波路を形成した層の面上に形成されていて、該入出射端の下部には反射ミラーを備えて該光導波路に光を導波させるようになっており、光電変換させる光素子は該面上に形成された入出射端に光結合が可能なようにアライメントされて接着されている請求項１乃至１３の何れかに記載の光電気混載配線基板。
- 配線基板は電気配線基板の両面に光導波路を形成した層を積層したものになっており、光電変換させる光素子を両面に複数実装し、該電気配線基板の一部に光が透過できるスルーホールを設けて該両面の光導波路間での光信号の接続をも行い、前記電気集積素子間での信号の授受を電気と光混在で行なえる様に構成された請求項１乃至１５の何れかに記載の光電気混載配線基板。
- 光素子に面発光レーザを含む請求項１乃至１６の何れかに記載の光電気混載配線基板の駆動方法において、面発光レーザの駆動は電子集積素子の出力段のＣＭＯＳバッファのオン・オフで直接行ない、レーザの駆動電流の調整は直列に挿入した抵抗で行なうことを特徴とする駆動方法。
- 光素子に面発光レーザを含む請求項１乃至１６の何れかに記載の光電気混載配線基板に大規模中央演算装置（ＭＰＵ）、ランダムアクセスメモリなどの電気集積素子を複数実装し、請求項１７記載の駆動方法で面発光レーザを駆動する様に構成されたことを特徴とする電子回路装置。
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Cited By (2)
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