KR102656382B1 - 실리콘 포토닉스 기반 광전집적회로 - Google Patents

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Abstract

실리콘 포토닉스 기반 광전집적회로가 개시된다. 실리콘 포토닉스 기반 광전집적회로는 트렌치(Trench) 영역을 포함하는 SOI(Silicon On Insulator) 웨이퍼 상에 광소자가 실장된 실리콘 포토닉스 기반 PIC 칩; 상기 PIC 칩의 트렌치 영역에 실장되는 EIC 칩; 및 상기 PIC 칩의 전극패드와 EIC 칩의 전극패드를 연결하는 전기적 인터페이스를 포함할 수 있다.

Description

실리콘 포토닉스 기반 광전집적회로{ELECTRONIC-PHOTONIC INTEGRATED CIRCUIT BASED ON SILICON PHOTONICS TECHNOLOGY}
본 발명은 실리콘 포토닉스 기반 광전집적회로에 관한 것으로, 보다 구체적으로는 고속 전기신호의 손실을 최소화하면서 발생되는 열을 효과적으로 방출할 수 있는 실리콘 포토닉스 기반 광전집적회로의 구조에 관한 것이다.
실리콘 포토닉스(Silicon Photonics) 기술은 낮은 광전파 손실, 낮은 파워 소모, 높은 대역폭과 성숙된 상용 CMOS(Complementary Metal-Oxide-Semiconductor) 공정 호환성으로 기하급수적으로 증가하는 Intra/Inter 데이터 센터 트래픽과 텔레콤 트래픽을 대처할 수 있는 유일한 솔루션이다. 실리콘 포토닉스 기반 광집적회로 기술(PIC, Photonic Integrated Circuit)은 여러 가지 광소자들을 하나의 칩 위에 집적하여 제작 및 패키징 비용과 크기를 대폭적으로 줄였다. 여기서 광소자는 광원, 전광(Electro-Optic) 변환 기능을 갖는 광변조기(Modulator), 광전(Opto-Electric) 변환 기능을 갖는 광검출기(PD, Photodetector)와 같은 능동소자와 광다중화기/역다중화기, 광커플러, 편광 제어소자 등과 같은 수동소자를 포함한다.
실리콘 포토닉스 기반 PIC는 EIC(Electronic Integrated Circuit)와 단일 칩으로 모노리식 집적화(Monolithic Integration) 될 수 있다. 여기서 EIC는 광변조기를 구동하기 위한 드라이버(Driver)와 광검출기 출력 전기신호를 증폭하는 트랜스임피던스 증폭기(TIA, Trans Impedance Amplifier)를 포함한다. 하지만 EIC는 28nm 이하의 가장 진보된 CMOS 공정으로 제작되는 반면, PIC는 요구되는 최소 패턴이 ~100nm 정도로 EIC에 비해 상대적으로 매우 크기 때문에 최근에는 PIC와 EIC를 하이브리드 집적화(Hybrid Integration)한 광전집적회로(EPIC, Electronic-Photonic Integrated Circuit) 방식이 가격 효율적인 이점으로 산업계에서 선호되고 있다.
이에 따라 실리콘 포토닉스 기반 PIC 칩에 EIC(또는 ASIC, Application Specific Integrated Circuit) 칩이 플립 칩(Flip Chip) 본딩(Bonding)되는 종래의 3차원 집적화(3D Integration) 구조는 길이가 긴 본딩 와이어(Bonding Wire) 없이 EIC(또는 ASIC) 칩과 PIC 칩을 솔더 범프(Solder Bump)를 통해 플립 칩 본딩함으로써 고속 전기 신호가 매우 짧은 거리를 전파하여 손실이 적다는 장점을 가질 수 있다.
그러나 이와 같은 구조의 실리콘 포토닉스 기반 PIC는 실리콘 도파로를 형성하기 위해 SOI(Silicon-on-Insulator) 웨이퍼를 사용하거나 벌크 실리콘 웨이퍼를 사용할 경우는 국부적 BOX(Buried Oxide) 영역을 필수적으로 형성해야 한다. 하지만 수 μm 두께의 BOX 레이어로 인해 EIC(ASIC) 칩에서 발생된 열이 PIC로 전달되었을 때 외부로 방출하지 못하는 심각한 문제점을 갖게 된다.
한편, PIC 대응하는 레이저 다이오드(LD, Laser Diode) 칩과 EIC 대응하는 레이저 다이오드 드라이버 칩이 회로기판에 본딩되어 있고 본딩 와이어로 연결되어 있는 종래의 2차원 집적화(2D Integration) 구조는 레이저 다이오드 칩과 회로기판 사이에 서브마운트가 위치하여 LD 칩과 드라이버 칩의 단차를 맞춘다. 여기서 회로기판과 서브마운트는 열적으로 서로 연결되어 있으며 회로기판은 절연체이면서 LD 칩과 드라이버 칩에서 발생하는 열을 배출하는 히트 싱크의 기능을 갖는다.
따라서, 이와 같은 구조의 실리콘 포토닉스 기반 PIC는 EIC 및 PIC에서 발생하는 열을 방출하기 용이한 구조라는 장점이 있으나 상대적으로 긴 길이의 본딩 와이어에 의해 고속 전기신호 손실이 발생할 수 있고, 베이스층 위에 커버층, 서브마운트층이 요구되어 스택킹(Stacking)하는 구조물을 수를 증가시켜 다소 복잡해지는 단점이 있다.
본 발명은 트렌치(Trench) 영역을 포함하는 PIC 칩 위에 EIC 칩을 설치하여 PIC 칩의 열전도도가 높은 자체 실리콘 기판을 통해 EIC 칩에서 발생하는 열을 방출함으로써 추가적인 기능 블록 없이 효율적으로 열 방출이 가능한 EPIC 구조를 제공할 수 있다.
또한, 본 발명은 트렌치 영역에 대한 공정 깊이를 조절하여 PIC 칩의 전극패드와 EIC 칩의 전극패드가 동일한 높이를 가지도록 구현함으로써 두 전극패드를 연결하는 전기적 인터페이스의 길이를 최소화 할 수 있는 방법을 제공할 수 있다.
또한, 본 발명은 트렌치 영역이 형성되지 않은 나머지 영역을 EIC 칩 실장을 위한 가이드레일로 이용함으로써 칩 정렬 정밀도를 향상시키고 정렬 로드를 줄이는 방법을 제공할 수 있다.
본 발명의 일실시예에 따른 실리콘 포토닉스 기반 광전집적회로는 트렌치(Trench) 영역을 포함하는 SOI(Silicon On Insulator) 웨이퍼 상에 광소자가 실장된 실리콘 포토닉스 기반 PIC 칩; 상기 PIC 칩의 트렌치 영역에 실장되는 EIC 칩; 및 상기 PIC 칩의 전극패드와 EIC 칩의 전극패드를 연결하는 전기적 인터페이스를 포함할 수 있다.
상기 EIC 칩은 상기 SOI 웨이퍼의 클래딩 옥사이드(Cladding oxides), 실리콘 및 BOX가 제거된 트렌치 영역에서 상기 SOI 웨이퍼의 실리콘 기판 상에 실장될 수 있다.
상기 EIC 칩은 상기 SOI 웨이퍼의 실리콘 기판과 열전도성 접착제를 이용하여 고정될 수 있다.
상기 트렌치 영역의 깊이는 상기 PIC 칩의 전극패드와 EIC 칩의 전극패드가 동일한 높이를 가지도록 결정될 수 있다.
상기 PIC 칩의 전극패드와 EIC 칩의 전극패드는 동일한 피치 간격을 가지도록 설계될 수 있다.
본 발명의 일실시예에 따른 실리콘 포토닉스 기반 광전집적회로는 제1 트렌치(Trench) 영역 및 제2 트렌치 영역을 포함하는 SOI(Silicon On Insulator) 웨이퍼 상에 광소자가 실장된 실리콘 포토닉스 기반 PIC 칩; 상기 PIC 칩의 제1 트렌치 영역에 실장되는 EIC 칩; 상기 PIC 칩의 전극패드와 EIC 칩의 전극패드를 연결하는 전기적 인터페이스; 및 상기 PIC 칩의 제2 트렌치 영역에 실장되는 N 채널 FAB(Fiber Array Block)를 포함할 수 있다.
상기 EIC 칩은 상기 SOI 웨이퍼의 클래딩 옥사이드(Cladding oxides), 실리콘 및 BOX가 제거된 제1 트렌치 영역에서 상기 SOI 웨이퍼의 실리콘 기판 상에 실장될 수 있다.
상기 N 채널 FAB는 상기 SOI 웨이퍼의 클래딩 옥사이드(Cladding oxides), 실리콘 및 BOX가 제거된 제2 트렌치 영역에서 상기 SOI 웨이퍼의 실리콘 기판 상에 실장될 수 있다.
상기 EIC 칩은 상기 SOI 웨이퍼의 실리콘 기판과 열전도성 접착제를 이용하여 고정될 수 있다.
상기 N 채널 FAB는 상기 SOI 웨이퍼의 실리콘 기판과 접착제를 이용하여 고정될 수 있다.
상기 제1 트렌치 영역의 깊이는 상기 PIC 칩의 전극패드와 EIC 칩의 전극패드가 동일한 높이를 가지도록 결정될 수 있다.
상기 PIC 칩의 전극패드와 EIC 칩의 전극패드는 동일한 피치 간격을 가지도록 설계될 수 있다.
본 발명의 일실시예에 따른 실리콘 포토닉스 기반 광전집적회로는 트렌치(Trench) 영역을 포함하는 SOI(Silicon On Insulator) 웨이퍼 상에 광소자가 실장된 실리콘 포토닉스 기반 PIC 칩; 상기 PIC 칩의 트렌치 영역에 실장되는 EIC 칩; 상기 PIC 칩의 전극패드와 EIC 칩의 전극패드를 연결하는 전기적 인터페이스; 및 상기 PIC 칩의 하단에 배치된 열전도성 비아를 포함하는 인쇄회로기판을 포함할 수 있다.
상기 인쇄회로기판은 전극패드가 실장된 상층부 인쇄회로기판과 접착제를 이용하여 고정될 수 있다.
상기 상층부 인쇄회로기판의 높이는 상기 상층부 인쇄회로기판의 전극패드와 EIC 칩의 전극패드가 동일한 높이를 가지도록 결정될 수 있다.
상기 EIC 칩은 상기 SOI 웨이퍼의 클래딩 옥사이드(Cladding oxides), 실리콘 및 BOX가 제거된 트렌치 영역에서 상기 SOI 웨이퍼의 실리콘 기판 상에 실장될 수 있다.
상기 트렌치 영역의 깊이는 상기 PIC 칩의 전극패드와 EIC 칩의 전극패드가 동일한 높이를 가지도록 결정될 수 있다.
본 발명의 일실시예에 따른 실리콘 포토닉스 기반 광전집적회로는 트렌치(Trench) 영역을 포함하는 SOI(Silicon On Insulator) 웨이퍼 상에 광소자가 실장된 실리콘 포토닉스 기반 PIC 칩; 상기 PIC 칩의 트렌치 영역에 실장되는 EIC 칩; 및 상기 PIC 칩의 전극패드 및 EIC 칩의 전극패드와 솔더 범프(Solder bump)를 통해 연결되는 인터포저(Interposer)를 포함할 수 있다.
상기 EIC 칩은 상기 SOI 웨이퍼의 클래딩 옥사이드(Cladding oxides), 실리콘 및 BOX가 제거된 트렌치 영역에서 상기 SOI 웨이퍼의 실리콘 기판 상에 실장될 수 있다.
상기 트렌치 영역의 깊이는 상기 PIC 칩의 전극패드와 EIC 칩의 전극패드가 동일한 높이를 가지도록 결정될 수 있다.
상기 PIC 칩의 전극패드와 EIC 칩의 전극패드는 상기 인터포저 내의 전기적 인터페이스를 통해 연결될 수 있다.
본 발명은 트렌치(Trench) 영역을 포함하는 PIC 칩 위에 EIC 칩을 설치하여 PIC 칩의 열전도도가 높은 자체 실리콘 기판을 통해 EIC 칩에서 발생하는 열을 방출함으로써 추가적인 기능 블록 없이 효율적으로 열 방출이 가능한 EPIC 구조를 제공할 수 있다.
또한, 본 발명은 트렌치 영역에 대한 공정 깊이를 조절하여 PIC 칩의 전극패드와 EIC 칩의 전극패드가 동일한 높이를 가지도록 구현함으로써 두 전극패드를 연결하는 전기적 인터페이스의 길이를 최소화 할 수 있다.
또한, 본 발명은 트렌치 영역이 형성되지 않은 나머지 영역을 EIC 칩 실장을 위한 가이드레일로 이용함으로써 칩 정렬 정밀도를 향상시키고 정렬 로드를 줄일 수 있다.
도 1a 내지 도 1d는 본 발명의 제1 실시예에 따른 실리콘 포토닉스 기반 광전집적회로의 구조를 나타낸 도면이다.
도 2a 내지 도 2c는 본 발명의 제2 실시예에 따른 실리콘 포토닉스 기반 광전집적회로의 구조를 나타낸 도면이다.
도 3은 본 발명의 제3 실시예에 따른 실리콘 포토닉스 기반 광전집적회로의 구조를 나타낸 도면이다.
도 4는 본 발명의 제4 실시예에 따른 실리콘 포토닉스 기반 광전집적회로의 구조를 나타낸 도면이다.
도 5a 내지 도 5b는 본 발명의 제5 실시예에 따른 실리콘 포토닉스 기반 광전집적회로의 구조를 나타낸 도면이다.
도 6a 내지 도 6b는 본 발명의 제6 실시예에 따른 실리콘 포토닉스 기반 광전집적회로의 구조를 나타낸 도면이다.
도 7a 내지 도 7b는 본 발명의 제7 실시예에 따른 실리콘 포토닉스 기반 광전집적회로의 구조를 나타낸 도면이다.
도 8은 본 발명의 제8 실시예에 따른 실리콘 포토닉스 기반 광전집적회로의 구조를 나타낸 도면이다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 1a 내지 도 1d는 본 발명의 제1 실시예에 따른 실리콘 포토닉스 기반 광전집적회로의 구조를 나타낸 도면이다.
먼저 도 1a는 제1 실시예에 따른 실리콘 포토닉스 기반 광전집적회로(100)의 사이드 뷰(Side view)를 나타낸 도면이다. 실리콘 포토닉스 기반 광전집적회로(100)는 트렌치 영역(DEEP TRENCH)을 포함하고 있는 SOI 웨이퍼에 구현된 실리콘 포토닉스 기반 PIC 칩(10), PIC 칩(10)의 트렌치 영역에 위치하는 EIC 칩(20) 및 PIC 칩(10)의 전극패드(17)와 EIC 칩(20) 전극패드(22)를 연결하는 전기적 인터페이스(30)로 구성될 수 있다.
도 1b 및 도 1c는 제1 실시예에 따른 실리콘 포토닉스 기반 광전집적회로(100)의 탑 뷰(Top view)를 나타낸 도면이다. 도 1b는 PIC 칩(10)의 트렌치 영역 폭이 EIC 칩(20)의 폭보다 넓게 형성된 경우이고, 도 1c는 PIC 칩(10)의 트렌치 영역 폭이 EIC 칩(20)의 폭과 비교하여 낮은 오차율을 가지도록 형성된 경우이다. 도 1c와 같이 트렌치 영역이 형성되지 않은 나머지 영역은 EIC 칩(20)이 실장될 시, 가이드레일 역할을 수행함으로써 칩 정렬 정밀도를 향상시킬 수 있다.
한편, 몇몇 특수한 EIC 칩(20)은 바닥면이 전기적으로 그라운드와 연결될 필요가 있다. 이에 따라 실리콘 포토닉스 기반 광전집적회로(100)는 트렌치 영역에 별도의 금속층(41)을 포함할 수 있으며, 트렌치 영역에 EIC 칩(20)을 고정하기 위해 사용되는 열전도성 접착제(40)는 전기 전도성도 가질 수 있다.
보다 자세한 실리콘 포토닉스 기반 광전집적회로(100)의 구성은 다음의 도 2를 통해 자세히 설명하도록 한다.
도 2a 내지 도 2c는 본 발명의 제2 실시예에 따른 실리콘 포토닉스 기반 광전집적회로의 구조를 나타낸 도면이다.
먼저, 도 2a는 제2 실시예에 따른 실리콘 포토닉스 기반 광전집적회로(200)의 사이드 뷰를 나타낸 도면이다. 실리콘 포토닉스 기반 광전집적회로(200)는 제1 트렌치 영역 및 제2 트렌치 영역을 포함하고 있는 SOI 웨이퍼에 구현된 실리콘 포토닉스 기반 PIC 칩(10), 제1 트렌치(DEEP TRENCH1) 영역에 위치하는 EIC 칩(20), PIC 칩(10)의 전극패드와 EIC 칩(20)의 전극패드를 연결하는 전기적 인터페이스(30) 및 제2 트렌치(DEEP TRENCH2) 영역에 위치하는 N채널(N≥1) FAB(Fiber block Array)(50)로 구성될 수 있다.
도 2b 및 도 2c는 제2 실시예에 따른 실리콘 포토닉스 기반 광전집적회로(200)의 탑 뷰를 나타낸 도면이다. 도 2b는 PIC 칩(10)의 제1 트렌치 영역의 폭 및 제2 트렌치 영역의 폭이 각각 EIC 칩(20)의 폭 및 FAB(50)의 폭보다 넓게 형성된 경우이다. 그리고, 도 2c는 PIC 칩(10)의 제1 트렌치 영역의 폭 및 제2 트렌치 영역의 폭이 각각 EIC 칩(20)의 폭 및 FAB(50)의 폭과 비교하여 낮은 오차율을 가지도록 형성된 경우이다. 도 2c와 같이 트렌치 영역이 형성되지 않은 나머지 영역은 EIC 칩(20) 및 FAB(50)가 실장될 시, 가이드레일 역할을 수행함으로써 칩 정렬 정밀도를 향상시킬 수 있다.
보다 구체적으로 PIC 칩(10)의 광소자는 옥사이드막이 증착된 SOI 웨이퍼(11) 위에 구현될 수 있다. 통상적으로 이용하는 SOI 웨이퍼는 ~725μm 두께를 갖는 실리콘 기판(15), 2~3μm 두께를 갖는 BOX(14), 200~400nm 두께를 갖는 실리콘(13)으로 적층되어 있고, BEOL(Back-End-Of-Line) 공정으로 클래딩 옥사이드(12)와 메탈 전극(17)을 형성할 수 있다.
여기서 본 발명의 제1 트렌치 영역 및 제2 트렌치 영역을 포함하고 있는 SOI 웨이퍼에 구현된 실리콘 포토닉스 기반 PIC 칩(10)에서 제1 트렌치 영역의 깊이(D)는 BOX(14)가 충분히 제거될 수 있는 깊이이어야 한다. 즉, 제1 트렌치 영역은 클래딩 옥사이드(12), 실리콘 (13) 및 BOX(14)가 제거되고 실리콘 기판(15)만 남을 수 있다.
제1 트렌치 영역의 바람직한 깊이는 EIC 칩(20)의 전극 패드 높이와 EIC 칩(20)과 PIC 칩(10) 사이 열전도성 접착제(40)의 두께를 고려하여 결정될 수 있다.
고속 전기신호를 전송하기 위해서는 전기적 인터페이스(30)의 길이가 충분히 짧아야 하고 이를 위해 PIC 칩(10)과 EIC 칩(20)은 가능한 가장 가까운 위치에 배치해야 한다. 산업계에서는 전기적 인터페이스(30)를 본딩 와이어로 할 경우 길이를 최대 180μm 정도를 요구하고 있는데, 그 길이가 더 짧아질수록 고속신호 전송 성능은 향상될 수 있다.
통상적으로는 PIC 칩(10)이 EIC 칩(20) 보다 두꺼운데, 본 발명의 구조는 제1 트렌치 영역의 깊이를 조절하여 PIC 칩(10)의 전극패드(17)와 EIC 칩(2)의 전극패드(22)의 높이를 맞춰주어, 전기적 인터페이스(30)의 길이를 최단 거리로 구현할 수 있다. 이를 통해 고속 전기신호의 전기적 인터페이스(30)에서 인덕티브 성분에 기인한 주파수에 따른 손실이 최소가 되도록 할 수 있다. 다만, 이와 같은 제1 트렌치 영역의 깊이는 하나의 예시일 뿐 PIC 칩(10)의 전극패드(17)와 EIC 칩(2)의 전극패드(22)의 높이가 서로 다르도록 제1 트렌치 영역의 깊이가 결정될 수도 있다.
본 발명은 기존의 본딩 와이어 기반 인터커넥션 기술의 인프라를 잘 활용하면서 고속신호의 손실은 최소로 하여 실용성을 높이는 방법을 제공할 수 있으며, 길이가 매우 짧을 경우는 각각의 전극패드에 솔더 범프를 형성하고 솔더링을 통해 연결할 수도 있다.
뿐만 아니라, 본 발명에서는 PIC 칩(10)의 전극패드(17)들 사이의 피치 간격은 EIC 칩(20)의 전극패드(22)들 사이의 피치 간격과 일치하도록 설계할 수 있기 때문에 고속 전기신호 인터페이스의 고밀도화가 가능할 수 있다.
트렌치 영역의 통상적인 깊이(D)는 단일모드 광섬유(Single Mode Fiber, SMF)의 반지름(~125μm/2)을 고려하여 약 100μm로 상용 EIC 칩(20)의 두께 수준일 수 있으며, 100μm 이상의 EIC 칩(20)의 경우 트렌치 영역의 깊이를 조절하여 증가시킴으로써 유사한 수준으로 맞출 수 있다.
트렌치 영역의 공정은 PIC 칩(10)의 광입출력 소자인 에지 커플러(EC, Edge Coupler)(18)에 단일모드 광섬유를 엑세스하기 위한 필수 실리콘 포토닉스 공정으로 트렌치 영역을 포함하고 있는 SOI 웨이퍼에 구현된 실리콘 포토닉스 기반 PIC 칩(10)은 기존 공정을 그대로 활용하기 때문에 추가적인 마스크 레이어의 제작이 필요하지 않으며, 공정의 복잡도도 증가되지 않은 이점이 있다.
트렌치 영역의 마스크 레이아웃은 허용 가능한 종횡비(Aspect Ratio, AR)을 고려하여 최소 패턴 길이(L, W)로 설계해 주어야 한다. 통상적으로 100μm 깊이(D)의 트렌치 영역 마스크 레이아웃은 100μm 패턴 길이를 설계해 주어야 한다(AR ~1).
제1 트렌치 영역에 위치하는 EIC 칩(20)과 PIC 칩(10) 사이의 접속면은 열전도성 접착제(40)인 열전도성 에폭시(Thermal Expoxy)가 사용되어 접착될 수 있고, 추가적인 BEOL 공정으로 PIC 칩(10)의 실리콘 기판(15)에 구리와 같은 열전도율이 높은 매질을 도포한 후, 열전도성 접착제(40)가 사용될 수도 있다. 제2 트렌치 영역에 위치하는 FAB(50)과 PIC 칩(10) 사이의 접속면은 접착제(60)를 사용하여 고정될 수 있으며, 광모듈 제작의 간소화를 위해 열전도성 접착제(40)가 사용할 수도 있다.
본 발명의 실리콘 포토닉스 기반 광전집적회로(100, 200)는 EIC 칩(20)이 PIC 칩(10)의 실리콘 기판(15)과 접하고 있기 때문에 EIC 칩(20)에서 발생하는 열이 자체 열전달 특성이 매우 우수한 실리콘 기판(15)을 통해 외부로 방출될 수 있다. 실리콘 기판(15)은 옥사이드 매질의 클레딩(12) 또는 BOX(14)에 비해 약 100배의 열전달 계수를 갖고 있다고 알려져 있다(Si: 148W/m-K, SiO2: 1.4W/m-K).
종래의 실리콘 포토닉스 다이싱 공정을 고려하면 PIC 칩(10)의 전극패드(17)는 칩 에지에서 약 50μm의 마진을 두고 설계해야 한다. 이는 다이싱 공정으로 칩 측면이 불규칙하게 마모되기 때문이다. 도 3과 같이 본 발명의 트렌치 영역 공정은 PIC 칩(10)의 에칭되는 측면을 깨끗하게 잘라낼 수 있기 때문에 50μm 마진 폭을 반도체 공정에서 규정된 디자인 룰인 Min. Exclusion 값으로 대폭 줄일 수 있어 전기적 인터페이스(30)의 길이를 최소화할 수 있는 장점이 있다. 통상적으로 Min. Exclusion은 약 1μm 수준이다.
도 4는 본 발명의 제4 실시예에 따른 실리콘 포토닉스 기반 광전집적회로의 구조를 나타낸 도면이다.
도 4를 참고하면, 실리콘 포토닉스 기반 광전집적회로(100)는 열전도성 비아(71)를 포함하는 일반 인쇄회로기판(PCB, Printed Circuit Board) 계열 기판(70) 위에 배치될 수 있다. 이와 같은 PCB 계열 기판(70)은 실리콘 포토닉스 기반 광전집적회로(100)에서 방출되는 열을 열도전도성 비아(71)를 통해 외부로 배출함으로써 히트 싱크의 역할을 수행할 수 있다.
도 5a 내지 도 5b는 본 발명의 제5 실시예에 따른 실리콘 포토닉스 기반 광전집적회로의 구조를 나타낸 도면이다.
도 5a를 참고하면, 실리콘 포토닉스 기반 광전집적회로(100)의 전극패드(23)는 PCB 계열 기판(70)의 전극패드(72)와 전기적 인터페이스(80)를 통해 연결될 수 있으며, 이와 같은 전기적 인터페이스(80)를 통해 고속 전기신호가 입출력 될 수 있다.
한편, 도 5b를 참고하면, 실리콘 포토닉스 기반 광전집적회로(100)는 트렌치 영역에 별도의 금속층(41)을 포함할 수 있다. 이때, 트렌치 영역에 포함된 금속층(41)은 PCB 계열 기판(70)의 전극패드(72)와 전기적 인터페이스(82)를 통해 연결될 수 있다. 이때, 전극패드(72)는 편의상 하나의 그림으로 표시되었지만 시그널 전극 패드 및 그라운드 전극 패드로 구성될 수 있다.
도 6a 내지 도 6b는 본 발명의 제6 실시예에 따른 실리콘 포토닉스 기반 광전집적회로의 구조를 나타낸 도면이다.
도 6a을 참고하면, 실리콘 포토닉스 기반 광전집적회로(100)의 전극패드(23)는 PCB 계열 기판(70) 위에 적층된 상층부 PCB 계열 기판(74)의 전극패드(73)와 전기적 인터페이스(81)를 통해 연결될 수 있다. 이와 같은 전기적 인터페이스(81)를 고속 전기신호가 입출력 될 수 있다.
이때, 전기적 인터페이스(81)의 길이는 도 5a 또는 도 5b의 전기적 인터페이스(80) 길이보다 짧아 고속 전기신호 전송에 유리할 수 있다. 이와 같은 적층형 PCB 구조에서는 상층부 PCB 계열 기판(74)의 측면 각도(θ)와 두 PCB 계열 기판(70, 74) 사이에서 접착제가 흘러나온 정도에 따라 전기적 인터페이스(81)의 최소 길이가 결정될 수 있다.
한편, 도 6b를 참고하면, 실리콘 포토닉스 기반 광전집적회로(100)는 트렌치 영역에 별도의 금속층(41)을 포함할 수 있다. 이때, 트렌치 영역에 포함된 금속층(41)은 상층부 PCB 계열 기판(74)의 전극패드(73)와 전기적 인터페이스(82)를 통해 연결될 수 있다. 이때, 전극패드(73)는 편의상 하나의 그림으로 표시되었지만 시그널 전극 패드 및 그라운드 전극 패드로 구성될 수 있다.
도 7a 내지 도 7b는 본 발명의 제7 실시예에 따른 실리콘 포토닉스 기반 광전집적회로의 구조를 나타낸 도면이다.
도 7a을 참고하면, FAB(50)가 설치된 실리콘 포토닉스 기반 광전집적회로(200)의 전극패드(23)와 PCB 계열 기판(70) 위에 적층된 상층부 PCB 계열 기판(74)의 전극패드(73)가 전기적 인터페이스(81)를 통해 연결될 수 있다.
한편, 도 7b를 참고하면, 실리콘 포토닉스 기반 광전집적회로(200)는 트렌치 영역에 별도의 금속층(41)을 포함할 수 있다. 이때, 트렌치 영역에 포함된 금속층(41)은 상층부 PCB 계열 기판(74)의 전극패드(73)와 전기적 인터페이스(82)를 통해 연결될 수 있다.
도 8은 본 발명의 제8 실시예에 따른 실리콘 포토닉스 기반 광전집적회로의 구조를 나타낸 도면이다.
도 8을 참고하면, 실리콘 포토닉스 기반 광전집적회로(100)는 열전도성의 인터포저(90)와 플립-칩 본딩될 수 있다. 보다 구체적으로 PIC 칩(10)의 전극패드(17)는 인터포저(90)의 전극패드(91)와 솔더 범프(92)를 통해 플립-칩 본딩될 수 있고, EIC 칩(20)의 전극패드(22)는 인터포저(90)의 전극패드(91)와 솔더 범프(92)를 통해 플립-칩 본딩될 수 있다.
제8 실시예에 실리콘 포토닉스 기반 광전집적회로(100)는 EIC 칩(20)에서 발생하는 열을 위와 아래 두 방향으로 방출할 수 있기 때문에 효율적이고, PIC 칩(10)과 EIC 칩(20) 사이의 전기적 인터페이스(93)를 최단거리로 구현하여 고속 전기신호의 손실을 줄일 수 있다.
한편, 본 발명에 따른 방법은 컴퓨터에서 실행될 수 있는 프로그램으로 작성되어 마그네틱 저장매체, 광학적 판독매체, 디지털 저장매체 등 다양한 기록 매체로도 구현될 수 있다.
본 명세서에 설명된 각종 기술들의 구현들은 디지털 전자 회로조직으로, 또는 컴퓨터 하드웨어, 펌웨어, 소프트웨어로, 또는 그들의 조합들로 구현될 수 있다. 구현들은 데이터 처리 장치, 예를 들어 프로그램가능 프로세서, 컴퓨터, 또는 다수의 컴퓨터들의 동작에 의한 처리를 위해, 또는 이 동작을 제어하기 위해, 컴퓨터 프로그램 제품, 즉 정보 캐리어, 예를 들어 기계 판독가능 저장 장치(컴퓨터 판독가능 매체) 또는 전파 신호에서 유형적으로 구체화된 컴퓨터 프로그램으로서 구현될 수 있다. 상술한 컴퓨터 프로그램(들)과 같은 컴퓨터 프로그램은 컴파일된 또는 인터프리트된 언어들을 포함하는 임의의 형태의 프로그래밍 언어로 기록될 수 있고, 독립형 프로그램으로서 또는 모듈, 구성요소, 서브루틴, 또는 컴퓨팅 환경에서의 사용에 적절한 다른 유닛으로서 포함하는 임의의 형태로 전개될 수 있다. 컴퓨터 프로그램은 하나의 사이트에서 하나의 컴퓨터 또는 다수의 컴퓨터들 상에서 처리되도록 또는 다수의 사이트들에 걸쳐 분배되고 통신 네트워크에 의해 상호 연결되도록 전개될 수 있다.
컴퓨터 프로그램의 처리에 적절한 프로세서들은 예로서, 범용 및 특수 목적 마이크로프로세서들 둘 다, 및 임의의 종류의 디지털 컴퓨터의 임의의 하나 이상의 프로세서들을 포함한다. 일반적으로, 프로세서는 판독 전용 메모리 또는 랜덤 액세스 메모리 또는 둘 다로부터 명령어들 및 데이터를 수신할 것이다. 컴퓨터의 요소들은 명령어들을 실행하는 적어도 하나의 프로세서 및 명령어들 및 데이터를 저장하는 하나 이상의 메모리 장치들을 포함할 수 있다. 일반적으로, 컴퓨터는 데이터를 저장하는 하나 이상의 대량 저장 장치들, 예를 들어 자기, 자기-광 디스크들, 또는 광 디스크들을 포함할 수 있거나, 이것들로부터 데이터를 수신하거나 이것들에 데이터를 송신하거나 또는 양쪽으로 되도록 결합될 수도 있다. 컴퓨터 프로그램 명령어들 및 데이터를 구체화하는데 적절한 정보 캐리어들은 예로서 반도체 메모리 장치들, 예를 들어, 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(Magnetic Media), CD-ROM(Compact Disk Read Only Memory), DVD(Digital Video Disk)와 같은 광 기록 매체(Optical Media), 플롭티컬 디스크(Floptical Disk)와 같은 자기-광 매체(Magneto-Optical Media), 롬(ROM, Read Only Memory), 램(RAM, Random Access Memory), 플래시 메모리, EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM) 등을 포함한다. 프로세서 및 메모리는 특수 목적 논리 회로조직에 의해 보충되거나, 이에 포함될 수 있다.
또한, 컴퓨터 판독가능 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 가용매체일 수 있고, 컴퓨터 저장매체 및 전송매체를 모두 포함할 수 있다.
본 명세서는 다수의 특정한 구현물의 세부사항들을 포함하지만, 이들은 어떠한 발명이나 청구 가능한 것의 범위에 대해서도 제한적인 것으로서 이해되어서는 안되며, 오히려 특정한 발명의 특정한 실시형태에 특유할 수 있는 특징들에 대한 설명으로서 이해되어야 한다. 개별적인 실시형태의 문맥에서 본 명세서에 기술된 특정한 특징들은 단일 실시형태에서 조합하여 구현될 수도 있다. 반대로, 단일 실시형태의 문맥에서 기술한 다양한 특징들 역시 개별적으로 혹은 어떠한 적절한 하위 조합으로도 복수의 실시형태에서 구현 가능하다. 나아가, 특징들이 특정한 조합으로 동작하고 초기에 그와 같이 청구된 바와 같이 묘사될 수 있지만, 청구된 조합으로부터의 하나 이상의 특징들은 일부 경우에 그 조합으로부터 배제될 수 있으며, 그 청구된 조합은 하위 조합이나 하위 조합의 변형물로 변경될 수 있다.
마찬가지로, 특정한 순서로 도면에서 동작들을 묘사하고 있지만, 이는 바람직한 결과를 얻기 위하여 도시된 그 특정한 순서나 순차적인 순서대로 그러한 동작들을 수행하여야 한다거나 모든 도시된 동작들이 수행되어야 하는 것으로 이해되어서는 안 된다. 특정한 경우, 멀티태스킹과 병렬 프로세싱이 유리할 수 있다. 또한, 상술한 실시형태의 다양한 장치 컴포넌트의 분리는 그러한 분리를 모든 실시형태에서 요구하는 것으로 이해되어서는 안되며, 설명한 프로그램 컴포넌트와 장치들은 일반적으로 단일의 소프트웨어 제품으로 함께 통합되거나 다중 소프트웨어 제품에 패키징 될 수 있다는 점을 이해하여야 한다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시 예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100 : 실리콘 포토닉스 기반 광전집적회로
10 : PIC 칩
20 : EIC 칩
30 : 전기적 인터페이스

Claims (20)

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  6. 제1 트렌치(Trench) 영역 및 제2 트렌치 영역을 포함하는 SOI(Silicon On Insulator) 웨이퍼 상에 광소자가 실장된 실리콘 포토닉스 기반 PIC 칩;
    상기 PIC 칩의 제1 트렌치 영역에 실장되는 EIC 칩;
    상기 PIC 칩의 전극패드와 EIC 칩의 전극패드를 연결하는 전기적 인터페이스; 및
    상기 PIC 칩의 제2 트렌치 영역에 실장되는 N 채널 FAB(Fiber Array Block)
    를 포함하는 실리콘 포토닉스 기반 광전집적회로.
  7. 제6항에 있어서,
    상기 EIC 칩은,
    상기 SOI 웨이퍼의 클래딩 옥사이드(Cladding oxides), 실리콘 및 BOX가 제거된 제1 트렌치 영역에서 상기 SOI 웨이퍼의 실리콘 기판 상에 실장되는 실리콘 포토닉스 기반 광전집적회로.
  8. 제6항에 있어서,
    상기 N 채널 FAB는,
    상기 SOI 웨이퍼의 클래딩 옥사이드(Cladding oxides), 실리콘 및 BOX가 제거된 제2 트렌치 영역에서 상기 SOI 웨이퍼의 실리콘 기판 상에 실장되는 실리콘 포토닉스 기반 광전집적회로.
  9. 제6항에 있어서,
    상기 EIC 칩은,
    상기 SOI 웨이퍼의 실리콘 기판과 열전도성 접착제를 이용하여 고정되는 실리콘 포토닉스 기반 광전집적회로.
  10. 제6항에 있어서,
    상기 N 채널 FAB는,
    상기 SOI 웨이퍼의 실리콘 기판과 접착제를 이용하여 고정되는 실리콘 포토닉스 기반 광전집적회로.
  11. 제6항에 있어서,
    상기 제1 트렌치 영역의 깊이는,
    상기 PIC 칩의 전극패드와 EIC 칩의 전극패드가 동일한 높이를 가지도록 결정되는 실리콘 포토닉스 기반 광전집적회로.
  12. 제6항에 있어서,
    상기 PIC 칩의 전극패드와 EIC 칩의 전극패드는,
    동일한 피치 간격을 가지도록 설계되는 실리콘 포토닉스 기반 광전집적회로.
  13. 트렌치(Trench) 영역을 포함하는 SOI(Silicon On Insulator) 웨이퍼 상에 광소자가 실장된 실리콘 포토닉스 기반 PIC 칩;
    상기 PIC 칩의 트렌치 영역에 실장되는 EIC 칩;
    상기 PIC 칩의 전극패드와 EIC 칩의 전극패드를 연결하는 전기적 인터페이스; 및
    상기 PIC 칩의 하단에 배치된 열전도성 비아를 포함하는 인쇄회로기판
    을 포함하고,
    상기 인쇄회로기판은,
    전극패드가 실장된 상층부 인쇄회로기판과 접착제를 이용하여 고정되는 실리콘 포토닉스 기반 광전집적회로.
  14. 삭제
  15. 제13항에 있어서,
    상기 상층부 인쇄회로기판의 높이는,
    상기 상층부 인쇄회로기판의 전극패드와 EIC 칩의 전극패드가 동일한 높이를 가지도록 결정되는 실리콘 포토닉스 기반 광전집적회로.
  16. 제13항에 있어서,
    상기 EIC 칩은,
    상기 SOI 웨이퍼의 클래딩 옥사이드(Cladding oxides), 실리콘 및 BOX가 제거된 트렌치 영역에서 상기 SOI 웨이퍼의 실리콘 기판 상에 실장되는 실리콘 포토닉스 기반 광전집적회로.
  17. 제13항에 있어서,
    상기 트렌치 영역의 깊이는,
    상기 PIC 칩의 전극패드와 EIC 칩의 전극패드가 동일한 높이를 가지도록 결정되는 실리콘 포토닉스 기반 광전집적회로.
  18. 삭제
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