JPH02214136A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野〕 この発明は、半導体装置の製造方法に関するものである
。 （従来の技術〕 集積回路素子では、その集積度を向上して小型化を図る
ために、半導体素子などの内部素子の形成パターンの微
細化が進められてきている。現在では、サブミクロンル
ールの半導体素子などが開発されるに至っており、次世
代の素子のパターンルールは、サブミクロンからハーフ
ミクロン、クォーターミクロンのオーダーへと進むと考
えられている。これに伴ってパターン形成技術も紫外線
リソグラフィから、Ｘ線リソグラフィ、電子ビームリソ
グラフィなどへと開発が進められている。 集積回路素子には、バイポーラトランジスタ。 ＭＯＳ）ランジスタ、およびバイポーラトランジスタと
ＭＯＳ）ランジスタとを複合したパイＣＭＯＳトランジ
スタなどの能動素子、ならびに抵抗や容量素子などのよ
うな受動素子が備えられている。 特に能動素子では、その微細化によって素子特性および
製造工程に重大な影響が生じる。まず素子特性の面では
、素子の縮小に伴って闇値電圧が変動する短チャンネル
効果および狭チャンネル効果が生じ、また拡散層の近接
によりこの拡散層間に常時電流が流れるパンチスルーが
生じるなどの問題がある。これらの問題は、拡散層をＬ
ＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ　）構
造とするなどして解決されている。 一方、製造工程の面からは、配線の微細化により配線材
料の粒子が電界によって移動し断線を生じさせるエレク
トロマイグレーシランが生じ、また配線材料を素子に接
続するためのコンタクトホールが小さくなるために接触
抵抗が大きくなるという問題を解決するために、従来用
いられている配線材料に代えて、高融点金属材料やシリ
サイドなどを用いることが検討されている。さらに、従
来のプレーナ技術による容量素子の形成や、ＬｏＣＱ　
３　（１（＋ｃａｌｉｚｅｄＱｙｉｄａｔｉｏｎ　ｏｆ
　５ｉｌｉｃｏｎ）法による素子間分離では、素子面積
を小さくすることができず、このため基板に溝を掘って
容量素子を形成したトレンチキャパシタや、同様に基板
に溝を掘って素子間の分離を行うトレンチ分離が提案さ
れている。しかし、トレンチ（溝）の深さ、大きさ、お
よびエツチング形状によって特性が変化するなどの問題
が残されており、前記トレンチキャパシタやトレンチ分
離は開発段階にある。 素子間の分離技術には、ｐｎ接合分離、埋設絶縁分離、
誘電体分離、空気分離、および多結晶分離などの技術が
ある。このなかで、微細な素子の形成、特にサブミクロ
ンルール以下の素子では、埋設絶縁分離および誘電体分
離が用いられると考えられている。 第３図は前記埋設絶縁分離技術を説明するための断面図
である。基板１をエツチングして溝２を形成し、この中
に酸化シリコン３．窒化シリコン４、およびポリシリコ
ン５を順に堆積して溝２を埋め、酸化シリコン６で蓋を
する。このようにして、溝２によって分離された基板１
上の各領域に形成された半導体素子などのが電気的に絶
縁されて分離される。 前記誘電体分離技術では、Ｓ　ＯＳ　（Ｓｉｌｉｃｏｎ
　０ｎＳａｐｈａｒｅ　）技術、　　Ｓｏ　Ｉ　　（Ｓ
ｉｌｉｃｏｎ　Ｏｎ　Ｉｎ５ｕｌａｔｅｒ）技術、ＳＩ
ＭＯχ（Ｓｅｐａｒａｔｉｏｎ　ｂｙ　Ｉｍｐｌａｎｔ
ｅｄＯｘｇｅｎ　）技術などが提案されている。前記Ｓ
Ｏ３技術は第４図に示されている。サファイア基板７上
に絶縁膜８をパターン形成し、前記サファイア基板７の
露出部９に選択エピタキシャル成長によってシリコン単
結晶１０を成長させる。このようにして絶縁膜８によっ
て絶縁された前記シリコン単結晶ｌＯにそれぞれ半導体
素子などの素子が形成される。 第５図は前記ＳＯＩ技術を説明するための断面図である
。シリコン基板ｌｌ上に絶縁膜１２を堆積し、この絶縁
膜１２をエツチングしてシリコン基板１１表面の参照符
号１３で示す部位（以下「露出部分１３」という。）を
露出させ、この後にシリコン１４のエピタキシャル成長
を行い、前記露出部分１３のシリコン基板１１を種結晶
としてレーザアニールなどでシリコン１４を全面にわた
って単結晶化する。前記絶縁膜１２によって絶縁された
シリコン基板１１および単結晶化したシリコン１４にそ
れぞれ半導体素子などの素子が形成される。 第６図は前記ＳＩＭＯＸ技術を説明するための断面図で
ある。第６図（１）に示すように、シリコン基板１５に
酸素イオン】６を高エネルギーで加速して高濃度に注入
する。これによって第６図（２）に示すように、シリコ
ン基板１５を酸化シリコン層１７によって２つの領域１
５ａ、１５ｂに分離することができる。そしてこの分離
された各領域１５ａ、１５ｂに半導体素子などの素子が
それぞれ形成される。 〔発明が解決しようとする課題〕 上述した従来技術において、第３図に示された埋設絶縁
分離技術では、酸化シリコン３と窒化シリコン４とから
なる絶縁膜には、その溝２への埋め込み時にボイドが生
じ、そこからリークが起こるという問題がある。すなわ
ち、たとえば酸化シリコン３を溝２の内部に成長させる
際に、この酸化シリコン３には大きな応力が生じ、この
ため溝２の内部で酸化シリコン３に力が働き、分離耐圧
の劣化を招くことになり、またポリシリコン５を溝２内
に埋め込むときにも同様に応力が働き、前記酸化シリコ
ン３の劣化につながる。このようにして前記ボイドが生
じることになる。さらに、比較的深い溝２をドライエツ
チングによって形成するため、この満２の周辺部の基板
１に結晶欠陥が生じる。 このような問題は、溝を形成する必要がなく、また比較
的薄い酸化膜（応力が生じない。）を用いる誘電体分離
技術では生じない。しかしながら、第４図に示されたＳ
Ｏ８技術では、サファイアが高価であるためコスト高と
なる問題があり、したがってこのＳＯ８技術は実用に適
さない。 さらに第５図に示されたＳｏｌ技術は、プレーナプロセ
スで素子を形成したシリコン基板１１上に絶縁膜１２を
堆積した上に単結晶膜（シリコン１４）を成長させ、こ
の単結晶膜にも素子を形成する技術であるが、前記単結
晶膜が大面積にわたるときには単結晶成長が困難でしか
も結晶性が悪いという問題があり、また多層構造となる
ため熱放散が困難でこのため素子特性が劣化するという
問題がある。 また第６図に示されたＳＩＭＯＸ技術では、シリコン基
板１５内で酸素イオンが第７図に示すように、シリコン
基板１５の表面からの距離に対して成る分布を有して存
在しており、このため前記酸素イオンが存在する領域に
素子を形成した場合には素子特性が劣化するという問題
がある。また、注入される酸素イオン１６によって、シ
リコン基板１５表面の結晶秩序が乱れるため、酸化シリ
コンｊｌＪ１７の形成後にアニールなどの方法で表面の
活性化を行う必要があり、むやみに手間がかかる。 この発明の目的は、上述の技術的課題を解決し、低コス
ト化に有利で、しかも結晶性および素子特性が格段に向
上される半導体装置の製造方法を提供することである。 〔課題を解決するための手段〕 この発明の半導体装置の製造方法は、半導体基板表面の
所定領域をエツチングして、この半導体基板表面に凹所
を形成し、 この凹所を形成した半導体基板表面に絶縁膜を堆積し、 この絶縁膜の前記凹所の底面に形成された部分をエンチ
ング除去し、 この絶縁膜のエツチング除去後の半導体基板表面に、半
導体結晶をエピタキシャル成長させ、この半導体結晶を
エッチバック法により平坦化して、前記凹所外に形成し
た絶縁膜表面を露出させ、 前記凹所外に形成した絶縁膜をエツチング除去し、 前記凹所の内側壁に形成した絶縁膜によって囲まれた前
記半導体結晶と、前記半導体基板とにそれぞれ素子を形
成することを特徴とする。 〔作用〕 この発明の構成によれば、半導体基板には、その表面の
所定領域をエツチングすることよって凹所がパターン形
成される。この状態で前記半導体基板表面に絶縁膜が形
成され、この絶縁膜の前記凹所の底面に形成された部分
がエツチング除去される。そしてこの絶縁膜をエツチン
グ除去した半導体基板表面に半導体結晶をエピタキシャ
ル成長させる。このとき前記凹所の底面では、半導体基
板表面が露出しているので、前記凹所内に形成される半
導体結晶は単結晶となり、また前記凹所外に形成される
半導体結晶は多結晶となる。 前記半導体結晶には、エッチバック法による平坦化処理
が施される。そのようにして前記凹所外に形成した絶縁
膜表面が露出するようにされる。 このようにして、前記凹所内では半導体単結晶がこの凹
所の内側壁に形成された絶縁膜によって囲まれることに
なる。 この後に前記凹所外の絶縁膜がエツチング除去され、前
記凹所の内側壁に形成した絶縁膜によって囲まれた前記
半導体単結晶と、前記と半導体基板とにそれぞれ半導体
素子などの素子が形成され上述のように、この発明では
従来のＳＯ８技術のようにサファイアなどの高価な材料
を用いる必要がなく、また前記凹所内への半導体単結晶
の形成は、レーザアニールなどによることなく容易にし
かも良好に行うことができ、したがって素子を形成すべ
き半導体（半導体単結晶および半導体基板）はいずれも
良好な結晶性を有することができるようになるとともに
、住産性をも向上することができる。また素子は前記半
導体単結晶と半導体基板が同一平面上に形成されるので
、従来のＳＯＩ技術のように多層構造となることがなく
、したがって熱放散は良好に行われる。さらに、従来の
Ｓ［ＭＯＸ技術のように、イオンの注入を行わないので
、絶縁膜と半導体基板および半導体単結晶との間の界面
は明確であり、したがって絶縁膜を形成した部位に素子
が形成されることを確実に防ぐことができる。またレー
ザアニールなどによる表面の活性化処理を必要としない
。 〔実施例〕 第１図はこの発明の一実施例の半導体装置の製造方法を
説明するための断面図である。半導体基板として、（１
００）、Ｐ型、比抵抗１０ｏｈｍ−ｃｍの３インチシリ
コン基板２０を用い、このシリコン基板２０に既存のホ
トリソグラフィに従って所定領域を露光し、レジストパ
ターンを形成した後、ドライエツチングによって前記シ
リコン基板２０に深さ３μｍの凹所２１をパターン形成
する。この後プラズマＣＶＤによって基板２０全面に絶
縁膜となる酸化シリコン膜２２を０．５μｍの膜厚に堆
積する。この状態が第１図（１）に示されている。 なお前記ホトリソグラフィには、第２図に示されるホト
マスクが用いられる。この第２図において斜線部は遮光
部でホトレジストが残る部分であり、残余の部分は透光
部であってこの部分に対応するシリコン基板２０表面に
はホトレジストは残らない、たとえば、１つの遮光部お
よび透光部は一辺が７μｍの正方形とされる。 前記シリコン基板２０のエツチングは、エツチングガス
にＳＦ、とＣＣＩ！、４の混合ガスを用いた反応性イオ
ンエツチングによって行う。このときのエツチング条件
は下記のとおりである。 ガス流ｉ１　　ＳＦ、　　ガス：２ＱｓｃｃｍＣＣＸ、
ガス：　　５　　ｓｅｃｍ ガス圧力　　　　　　　　　５　　ｍＴｏｒｒＲＦｉ力
　　　　　　　１５０　Ｗ エンチング時間　　　　　　５　　Ｉａｉｎさらにエン
チング後のホトレジストの除去は、０２ガスを用いた以
下の条件下でのドライエツチング番こより行う。 ガス流量　　　　　　　　５０３゜。。 ガス圧力　　　　　　　１００　　ｍＴｏｒｒＲＦ電力
　　　　　　　１００　　Ｗ エツチング時間　　　　　１０ｍ１ｎ またプラズマＣＶＤによる酸化シリコン膜２２の形成は
、原料ガスとして、アルゴン（Ａ　ｒ　）をヘースとし
た５％のシラン（ＳｉＨ４）ガスと二酸化窒素（ＮＯｘ
）ガスとの混合ガスを用い下記の条件で行う。 ガス流量　３ｉＨ４ガス：２００ｓｃｃｍＮ　Ｏｘガス
：　　１０　　ｓｃｃｍ ＲＦ電力　　　　　　　１５０　Ｗ 堆積時間　　　　　　　　１１ｍ１ｎ 前記プラズマＣＶＤによる酸化シリコン膜２２の堆積は
、凹所２１の側壁２１ａ、その底面２１ｂ５および凹所
２１外のシリコン板２０表面に全域にわたって均一に行
われる。 次に第１図（１）に示す状態から、既存のホトグラフィ
によって、酸化シリコン膜２２表面にホトレジストを形
成し、このホトレジストの凹所２１の底面２１ｂの部分
に窓を形成する。そしてドライエツチングによって異方
性エンチングを行い、前記凹所２１の底面２１ｂの酸化
シリコン膜２２を除去する。この後にシリコン基板２０
表面に残留するホトレジストを前述と同様のエツチング
条件でドライエツチングを行って除去する。前記酸化シ
リコン膜２２のエツチングはＣＨＦ、ガスを用いて行わ
れ、このときのエツチング条件は、下記のとおりである
。 ガス流量　　　　　　　　２０５ＣＣＩｌガス圧力　　
　　　　　　　５　　ｍＴｏｒｒＲＦ電力　　　　　　
　１２０　Ｗ エツチング時間　　　　　２５　輌ｉｎ前記ホトレジス
トをエツチング除去したシリコン基板２０表面に半導体
結晶であるシリコン２３をエピタキシャル成長させる。 この状態が第１図（２）に示されている。このときシリ
コン基板２０が露出している部分（凹所２１の底面２１
ｂの部分）に形成されるシリコン２３は単結晶シリコン
２４となり、凹所２１外に形成した酸化シリコン膜２２
上に形成されるシリコン２３は多結晶シリコン２５とな
る。前記シリコン２３のエピタキシャル成長は、ジクロ
ロシラン（ＳｉＨｚＣ１２）と水素（Ｈ８）との混合ガ
スを原料ガスとした通常の熱ＣＶＤ法によって、下記の
条件で行われる。 ガス圧力　　　　　　　７００　　Ｔｏｒｒ基板温度　
　　　　　１０００　　℃ 成長時間　　　　　　　　１７ｍ１ｎ この条件下で、前記シリコン２３の膜厚は５Ｉ１ｍとな
る。 第１図（２）に示された状態から、通常のエッチバック
法によって前記シリコン２３を前記凹所２１外のシリコ
ン基板２０表面に形成した酸化シリコン膜２２が露出す
るまでエツチングして表面を平坦化する。この状態が第
１図（３）に示されている。 前記エッチバック法は、第１図（２）図示の状態でシリ
コン２３表面にホトレジスト（○ＥＰＲ−８００：商品
名：東京応化商品名：東京応化室布し、このホトレジス
トにプリベークを施してこのホトレジストによって表面
を平坦化した後、ＮＦ。 ガスとＮ８ガスとの混合ガスを用いた反応性イオンエツ
チングによつて、ホトレジストとシリコン２３とのエツ
チングレートが等しくなる条件でエツチングを行うもの
である。このときのエツチング条件を以下に示す。 ガス流量　Ｎ　Ｆ　ｓガス：　　３０　　ｓｅｃｍＮ、
　　ガス：　　１０　　ｓｅｃ＋ｍガス圧力　　　　　
　　１７　Ｏｎ＋ＴｏｒｒＲＦ電力　　　　　　　２０
０　Ｗ エツチング時間　　　　　１８ｍ１ｎ 第１図（３）に示された状態から、凹所２１外のシリコ
ン基板２０表面の酸化シリコンｌｌ！２２をバッファフ
ッ酸に浸漬してエツチング除去する。バッファフッ酸は
ＨＦ／ＮＨ，Ｆ　＝１１５であるものを用い、エツチン
グ時間は１　ｓｉｎとする。 この後に、凹所２１の側壁２１ａに形成した酸化シリコ
ンＭ！２２で分離された、シリコン２３およびシリコン
基板２０にそれぞれ半導体素子２６゜２７を既存のプレ
ーナ技術によってそれぞれ形成する。 なお第１図（４）において、半導体素子２６．２７の参
照符号２６ａ、２７ａで示す部分は、たとえばＭＯＳト
ランジスタにおけるゲート電極部であって、これらの部
分とシリコン２３．シリコン基板２０との間にはたとえ
はゲート絶縁膜（図示せず）などが形成される。 以上のようにして作製された、半導体装置において凹所
２１内に形成したシリコン２３とシリコン基板２０とに
関して、Ｘ線回折法でロッキングカーブを測定したとこ
ろ、ロッキングカーブの半値幅はシリコン基板２０で約
１＃、シリコン２３で約１＃〜２＃となり、はぼ同程度
の長距離秩序を有することが確認された。また、短距離
秩序性を透過電子顕微鏡（ＴＥＭ）を用いて調べたとこ
ろ、スポットの位置に差異は無く、短距離秩序性も良好
であることが判った。 さらに通常のプレーナ技術でシリコン基板に形成したＭ
ＯＳ）ランジスタ素子と、この実施例に従って作製した
トランジスタ素子について、昇温昇圧試験、電圧−電流
特性、容量−電圧特性、ストレス試験などの素子寿命加
速試験を行ったところ全く差がなく、再結晶化による素
子特性の劣化は認められなかった。 以上のように、この実施例によれば第４図に示された従
来のＳＯ３技術のようにサファイアなどの高価な材料を
用いないので半導体装置を廉価に作製することができる
。また、凹所２１ではシリコン２３をシリコン基板２０
に接触させてエピタキシャル成長させることができるの
で、レーザアニールを行うことなく前記凹所２１内にシ
リコン２３の単結晶を良好にしかも容易に形成すること
ができる。 また第１図（４）に示すように半導体素子２６．２７は
略同−平面に形成され、第５図に示された従来のＳｏｌ
技術のように多層構造となることはなく、したがって熱
放散性に優れている。また、素子が略同−平面上に形成
される結果として、シリコン基板２０の形状が多少悪く
ても素子に劣化が生じることがない。さらに、酸化シリ
コンＩｔ！２２とシリコン基板２０およびシリコン２３
との界面は明確であるので、従来のＳＩＭＯＸ技術のよ
うに絶縁物中に素子を形成したりなどすることを確実に
防ぐことができる。 さらにこの実施例では、酸化シリコン膜２２はプラズマ
ＣＶＤ法によって形成されるので、その応力の制御が容
易であり、したがってこの酸化シリコン膜２２が劣化す
ることはない。 〔発明の効果〕 以上のようにこの発明の半導体装置の製造方法によれば
、従来のＳＯ３技術のようにサファイアなどの高価な材
料を用いる必要がないので、廉価に作製することができ
、低コスト化に有利である。 また素子を形成すべき半導体（凹所内で絶縁膜に囲まれ
た半導体単結晶および半導体基板）はいずれも良好な結
晶性を有することができる。 また素子は半導体単結晶と半導体基板との表面近傍で略
同−平面に形成されるので、従来のＳＯＩ技術のように
多層構造となることがなく、したがって熱放散は良好に
行われる。さらに、従来のＳ［ＭＯＸ技術のように、イ
オンの注入を行わないので、絶縁膜と半導体基板および
半導体単結晶との間の界面は明確であり、したがって絶
縁膜を形成した部位に素子が形成されることを確実に防
ぐことができる。このようにして素子特性が格段に向上
される。

【図面の簡単な説明】

第１図はこの発明の一実施例の半導体装置の製造方法を
説明するための断面図、第２図は凹所２１の形成のため
に用いられるホトマスクの簡略化した平面図、第３図は
埋設絶縁分離技術を説明するための断面図、第４図はＳ
Ｏ５技術を示す断面図、第５図はＳｏｌ技術を示す断面
図、第６図はＳＩＭＯＸ技術を示す断面図、第７図は第
６図に示された構成においてシリコン基板１５内の酸素
イオン濃度分布を示すグラフである。 ２０・・・シリコン基Ｆｉ（半導体基板）、２１・・・
凹所、２２・・・酸化シリコン膜（絶縁膜）、２３・・
・シリコン（半導体結晶）、２６．２１・・・半導体素
子第１図 第 図

Claims (1)

1. 【特許請求の範囲】 半導体基板表面の所定領域をエッチングして、この半導
   体基板表面に凹所を形成し、 この凹所を形成した半導体基板表面に絶縁膜を堆積し、 この絶縁膜の前記凹所の底面に形成された部分をエッチ
   ング除去し、 この絶縁膜のエッチング除去後の半導体基板表面に、半
   導体結晶をエピタキシャル成長させ、この半導体結晶を
   エッチバック法により平坦化して、前記凹所外に形成し
   た絶縁膜表面を露出させ、 前記凹所外に形成した絶縁膜をエッチング除去し、 前記凹所の内側壁に形成した絶縁膜によって囲まれた前
   記半導体結晶と、前記半導体基板とにそれぞれ素子を形
   成することを特徴とする半導体装置の製造方法。