JPS60198841A - 半導体装置の素子分離方法 - Google Patents

半導体装置の素子分離方法

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体装置の素子分離方法に関する。
（従来技術とその問題点） 従来、半導体装置の素子分離方法の一つにＬＯｃｏｓ法
（Ｌｏｃａｌ　０ｘｉｄｏｔｉｏｎ　ｏｆ　５ｉｌｉｃ
ｏｎ　）と呼ばれるものがある。これはシリコン窒化膜
を熱酸化防止用マスクとして用いておシ、選択的な熱酸
化が可能であるので、その形成方法は簡便であ、９．Ｍ
Ｏ８集積回路やバイポーラ集積回路に広く適用されてい
た。しかし熱酸化時に窒化膜のエツジから横方向に酸化
膜が喰い込んで成長現象、所謂バーズ・ピークが生じて
、所定の素子分離領域の寸法が変化するので、変化量を
見込んだマスク設計を必要としていた。近年素子の微細
化が進むにつれて、素子分離に要する寸法の微細化も成
されてきてはいるもののバーズ・ピークによる変化量を
素子のスケーリング側にしたがって小さくすることは困
難であシ、素子の大容量比に対する大きな障壁となって
いた。
最近、シリコン基板に反応性イオンエツチング法によっ
て深く微細な溝部を設けて、その溝内に種々の絶縁体を
埋込む方法が、Ｙｏｉｃｈｉ　Ｔａｍａｋｉ等によって
ジャパニーズ・ジャーナル・オブ・アプライド−フィジ
ックス、１９８２年、サブリメント２１−１巻、３７頁
から４０頁に記載されているが、表面の平坦化が難しい
、製造工程が複雑である、微細化パターンを形成する特
殊で高価な装置が必要である等の問題点があった。
（発明の目的） 本発明は、上記欠点を除去し、特別なパターン形成装置
を用いなくてもサブミクロン又はそれ以下の微細な幅で
しかも深い絶縁分離が可能でかつ寸法制御が容易な半導
体装置の素子分離方法を提供するものである。
（発明の構成） 本発明の半導体装置の素子分離方法は、同一半導体基板
平面上に第１の半導体層と第２の半導体層とが基板表面
に対して垂直状に設けた絶縁膜を介して隣接する構造を
形成する場合、垂直状の側壁を有する第１の半導体層の
パターンを形成する工程と前記第１の半導体層の表面お
よび前記垂直状側壁に絶縁膜を形成する工程と前記半導
体基板の表面が露出した部分に選択的に前記第２の半導
体単結晶層を堆積する工程とを含み、かつ前記半導体基
板は（１００）面方位のシリコン単結晶で、前記第１の
半導体層の側壁表面も（１００）面方位からなることを
特徴としている。
（構成の詳細な説明） 第１図は従来の溝埋込み型素子分離構造の一例を模式的
に示した断面図で、１１はシリコン基板、１２はシリコ
ン基板内に形成した溝、１３は絶縁膜、１４は多結晶シ
リコン膜、１５はフィールド酸化膜、１６は素子活性領
域という構成が多用されている。
この従来構造では、分離領域寸法は溝の寸法に相当する
ので、分離領域の微細イ６は溝パターンの加工方゛法に
依存する。したがって幅０．５μｍ程度の溝パターンを
形成するには電子ビーム描画装置などの特殊なパターン
形成装置を必要とする。さらに溝内に埋込む材料には主
に多結晶シリコンが用いられるが、反応性イオンエツチ
ング法によって素子活性領域上の多結晶シリコンを除去
し、溝内多結晶シリコン表面を平坦にするたＳロセスが
必要となシ、工程の複雑さが欠点となっていた。
第２図は本発明の方法で形成される構造を第１図に比較
して示した模式的な断面図で、２１は（１００）面方位
の単結晶シリコン基板、２２は絶縁膜、２３は選択エピ
タキシャルシリコン膜、２４はフィールド酸化膜、２５
および２６は、第１半導体層および第２半導体層のそれ
ぞれ素子活性領域表面をそれぞれ示す。この構造では、
基板表面に対してほぼ垂直な側壁に設けた絶縁膜２２が
分離領域となる。ＣＶＤ法や熱酸化法などによる絶縁膜
の膜厚は０．２μｍを十分に制御して形成することがで
きるので、特殊な加工装置を用いなくても椿めて微細な
分離領域を高精度で形成することが可能となる。
第３図（、）は第２半導体層となる選択エピタキシャル
膜２３を形成するだめの矩形穿口部の四辺がおのおの（
１１０）方位をもっている場合における平面図で、第３
図（ｂ）は（、）図のＡＡ′切断による断面図を示した
ものである。穿口部が垂直に形成されて＋−ＩＬ　９宜
ｒ−＋立ＩＴＨｍ　臀イーＡｔ−ｈ　ＩＳイＸＩ　ＩＩ
　Ｍ−／ｎ）ｒｌＩＡ）Ｗに近い面を有する。このため
穿口部内に選択的なシリコンのエピタキシャル成長を施
すと、絶縁膜と接するシリコン単結晶領域に（１１０）
面から２０〜２４°程度傾いた（３１１）あるいは（４
１１）の面方位をもつ４回対称の傾斜面、いわゆるファ
セットが形成される。このファセットの生成は絶縁膜界
面に核成長した時、成長速度の遅い表面が形成されてい
くものと考えられている。このような基板を用いて例え
ばＭＯ８ｉ界効果トランジスタを形成すると、第３図（
ｂ）のＢおよびＣで示される不連続表面上の酸化膜の絶
縁耐圧が著しく劣化し、歩留シの低下を来たすことは明
らかである。
第４図（ａ）　＃　（ｂ）はそれぞれ第３図に対応して
示した本発明によって得られる構造の平面図と断面図を
示したものであるが、矩形穿口部の四辺がおのおの（１
００）方位をもっていることが相違点である。
穿口部壁面はほぼシリコンの（ｉｏｏ）面となるため、
成長速度の非常に小さい（１１１）　＝　（３１１）　
、　（４１１）などによるファセットは形成され難い。
矩形穿口部の４角が丸みを帯びた場合には局部的に（１
１０）面が発生し、ファセットが第４図りのようにわず
かに形成されるが、前述したようなゲート酸化膜領域は
平坦性を保てるので、耐圧低下の問題はない。また（１
００）面を有する矩形穿口部は、従来（１１０）方位に
設けられていたウニノ・−のオリエンテーションフラッ
トを（１００）方位に設けることによシ従来工程で矛盾
なく形成できる。
こうして本発明を用いることにより、特殊な装置を用い
ることなく極めて微細な素子分離領域を形成することが
可能で、しかも平坦な素子領域を形成することができる
。
（実施例） 次に本発明の実施例を図を用いて説明する。第５図（、
）〜（ｆ）は実施例としてｎチャネルＭＯ８電界効果ト
ランジスタからなる集積回路の製造工程を工程順に説明
するための模式的断面図である。
（１００）面を有し、＜１００＞方位にオリエンテーシ
ョンフラットを有するｐｍシリコン基板３１上に熱酸化
膜３２およびシリコン窒化膜３３およびＣＶＤ法による
シリコン酸化膜３４からなる三層絶縁膜を形成し、通常
の写真蝕刻技術によってシリコン穿口部を設けるだめの
レジストパターンを形成し、前述の三層絶縁膜に転写す
る。続いてレジスト膜を除去し、酸化膜３４をマスクと
してシリコン基板３１を約２μｍエツチングする。垂直
状の穿口部壁面を得るために方向性エツチング手法であ
る反応性イオンエツチング法を使用する。またマスク用
のシリコン酸化膜３４の膜厚はシリコン基板内溝の深さ
に比例して決められ、通常ある溝深１ さに対して百〜０程度の酸化膜厚が用いられる。
こうして第５図（、）が得られる。
次に熱酸化膜３５を厚さ約５０ｎｍ形成した後、シリコ
ン窒化膜３６を厚さ約５０　ｎｍ堆積し、続いて反応性
イオンエツチング法によって方向性エツチングを施すと
、穿口部側壁にのみ熱酸化膜３５およびシリコン窒化膜
３６を形成することができる。次に熱アニール法又はウ
ェットエツチング法などによってドライエツチング損傷
を除去した後、８ｉＨ１Ｃ１１とＨＣＩの混合ガスをＨ
６で輸送して選択シリコンエピタキシャル膜３７を約２
μ−膜厚で穿口部内に成長すると平坦な表面が得られ、
８５図（ｂ）を得る。
次にマスク用シリコン酸化膜３４を除去後、通常のＬＯ
ＧＯＳプロセスと同様な方法によって熱酸化膜３８．シ
リコン窒化膜３９を形成して、写真蝕刻技術でパターン
°形成を施し、第５図（ｃ）が得られる。この時、シリ
コン窒化膜パターンラフイールド領域となすべき領域に
はみ出して形成すると、次に行なわれる選択熱酸化膜４
ｏを形成する工程時に発生するバーズビークは素子領域
のまゎシのシリコン窒化膜で止ま夛、良好な形状を得る
。シリコン窒化膜３３および３９と熱酸化膜３２および
３８を熱リン酸や希フッ酸を用いて除去すると、第５図
（ｄ）が得られる。
次に熱酸化法によってゲート酸化膜４１を形成した後、
所定のしきい値電圧を得るためのチャネ、、）＋１−７
’４２をイオン注入で行う。そしてリンをドープした多
結晶シリコンをＣＶＤ法を用いて堆積し、写真蝕刻法を
周込て多結晶シリコンゲート電極４３を形成し、続いて
全面に砒素などのれ型不純物をイオン注入によって打込
むとソース・ドレイン領域４４が形成される。こうして
第５図（ｅ）が得られる。
次に適尚なイオン注入アニールを施こし、層間絶縁膜と
してＣＶＤシリコン酸化膜４５を堆積した後、写真蝕刻
技術によってコンタクト穴４６を開孔し、従来法と同様
なアルミニウム金属配線４７を形成する。適切なアロイ
工程によって良好なオーミック接触が得られ、第５図（
ｒ）となる。
実施例ではシリコンのｎチャネルＭＯ８デバイスに対し
て述べたものであるが、ＣＭＯＳデバイスあるいはＧａ
Ａａなどのデバイスにも本発明を適用することができる
。
また溝の深さは特に制限されることはなく、バイポーラ
トランジスタやＭＩＳとバイポーラとを組合わせ九Ｂ１
ＭＯＳデバイスにも適用することができる。
（発明の効果） 本発明によれば素子分離領域の幅を微細にしかも深く形
成できるため著しく高密度・高集積化された集積回路が
形成可能で、しかも特殊な微細化装置を用いなくても製
造の信頼性や歩留シが高い。
【図面の簡単な説明】
第１図は従来の溝埋込み型分離の構造を模式的に示した
断面図で、第２図は第１図に対比して示した本発明によ
って得られる構造の模式的断面図を示す。第３図（、）
ν（ｂ）はそれぞれ、矩形穿口部の４辺がおのおの（１
１０）方位を有するように配した場合の選択エピタキシ
ャル成長後の表面および断面を示した模式図で、第４図
（ａ）　ｔ　（ｂ）はそれぞれ矩形穿口部の４辺がおの
おの（ｉｏｏ）方位を有するように配した場合の第３図
に対応する模式的平面図および模式的断面図である。第
５図（ａ）〜（ｒ）はｎチャネルＭＯＳ電界効果トラン
ジスタからなる集積回路を実施例とした製造工程の概略
断面図であり、図中の番号および記号は、 １１．２１ｊ３１・・・（１００）シリコン基板１２・
・・シリコン基板内の溝部 １３．２２・・・側壁を被覆した絶縁膜１４・・・多結
晶シリコン ３２＃３５，３８・・・薄い熱酸化膜 ３３＃３６ｔ３９・・・シリコン窒化膜３４・・・シリ
コン酸化膜 ２３．３７・・・選択シリコンエピタキシャル膜１５．
２４，４０・・・フィールド酸化膜１６・・・素子活性
領域の表面 ２５・・・第１半導体層の素子活性領域の表面２６・・
・第２半導体層の素子活性領域の表面４１・・・ゲート
酸化膜 ４２・・・チャネルドープ領域 ４３・・・多結晶シリコンゲート電極 ４４・・・ソースφドレイン領域 ４５・・・層間絶縁膜 ４６・・・コンタクト穴 ４７・・・アルミニウム配線 ＢＩＣ・・・絶縁耐圧低下を引起し易い不連続表面Ｄ・
・・ファセットが発生し易いエッヂ部分７１図 ７２図 （ ７４図　ａｏｏ＞

Claims (1)

    【特許請求の範囲】
  1. （１００）面方位の単結晶半導体基板平面上に第１の半
    導体層と第２の半導体層とが基板表面に対して垂直状に
    設けた絶縁膜を介して隣接する構造を形成する場合、（
    １００）面方位からなる垂直状の側壁を有する第１の半
    導体層のパターンを形成する工程と、前記第１の半導体
    層の表面および前記垂直状側壁に絶縁膜を形成する工程
    と前記半導体基板の表面が露出した部分に選択的に前記
    第２の半導体単結晶層を堆積する工程とを含むことを特
    徴とする半導体装置の素子分離法。
JP59055622A 1984-03-23 1984-03-23 半導体装置の素子分離方法 Expired - Lifetime JPH0669064B2 (ja)

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