JPS58192346A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS58192346A JPS58192346A JP57075831A JP7583182A JPS58192346A JP S58192346 A JPS58192346 A JP S58192346A JP 57075831 A JP57075831 A JP 57075831A JP 7583182 A JP7583182 A JP 7583182A JP S58192346 A JPS58192346 A JP S58192346A
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- semiconductor layer
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76294—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using selective deposition of single crystal silicon, i.e. SEG techniques
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- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、集積形成される半導体素子の周囲に絶縁物を
埋めこんで素子間分離した半導体装置の製造方法に関す
る・ 〔発明の技術的背景とその問題点〕 半導体としてシリコンを用いた半導体装置、特に相補型
ＭＯ８半導体装置は、低消費電力、高いノイズ余裕のた
めに、今後の超高密度化され九半導体装置として極めて
有力である◎従来の相補ｇＭｏｓ（以下ＣＭＯ８と称す
る）半導体装置の欠点は、同一半導体基板上に形成する
ｎチャネルＭＯ８）ランノスタとｐチャネルＭＯＳトラ
ンジスタを電気的に分離し、ラッチアップ現象を防止す
るために、これらをたとえば１０μｍ以上離以上形成す
る必要があり、そのために集積度が向上しないことであ
る拳この欠点を改善する試みとして、ＭＯＳトランノス
タの周辺を酸化物等の絶縁物質を埋めこんで囲う技術が
知られている。その−例を第１図を用いて説明する。
埋めこんで素子間分離した半導体装置の製造方法に関す
る・ 〔発明の技術的背景とその問題点〕 半導体としてシリコンを用いた半導体装置、特に相補型
ＭＯ８半導体装置は、低消費電力、高いノイズ余裕のた
めに、今後の超高密度化され九半導体装置として極めて
有力である◎従来の相補ｇＭｏｓ（以下ＣＭＯ８と称す
る）半導体装置の欠点は、同一半導体基板上に形成する
ｎチャネルＭＯ８）ランノスタとｐチャネルＭＯＳトラ
ンジスタを電気的に分離し、ラッチアップ現象を防止す
るために、これらをたとえば１０μｍ以上離以上形成す
る必要があり、そのために集積度が向上しないことであ
る拳この欠点を改善する試みとして、ＭＯＳトランノス
タの周辺を酸化物等の絶縁物質を埋めこんで囲う技術が
知られている。その−例を第１図を用いて説明する。
ｎｕのシリコンウェハ１１上に通常の写真食刻工程でレ
ジストマスク１２を形成し、反応性イオン工、チング（
以下ＲＩＥと称する）工程を用 「いて、素子分
離領域に幅約１．５μｍ１深さ約５μｍの溝１３を形成
する（、）。続いてＣＶＤ工程によシウエハ全面に酸化
シリコン膜１４を堆積し、更にその上に流動性物質１５
、たとえばフォトレジストを塗布し、て表面を平坦化す
る（ｂ）。次に、前記流動性物質１５と酸化シリコン膜
１４の工、チング速度が等しくなる条件下で、ＲＩＥに
より半導体ウェハ１１の表面が露出するまで工、チング
して、溝１３内に酸化シリコン膜１４を埋め込む（Ｃ）
。この後再び通常の写真食刻工程でレジストマスク１６
を形成し、ｎチャネルＭＯ８）ランノスタ形成領域に不
純物をイオン注入し、ｐ−ウェル１７を形成する（ｄ）
。以降は通常の工程により、ｐ−ウェル１７中にｎ−チ
ャネルＭＯ８）ランゾスタを、またこれに隣接するｎＷ
１領域にｐチャネルＭＯ８）ランノスタを形成する。
ジストマスク１２を形成し、反応性イオン工、チング（
以下ＲＩＥと称する）工程を用 「いて、素子分
離領域に幅約１．５μｍ１深さ約５μｍの溝１３を形成
する（、）。続いてＣＶＤ工程によシウエハ全面に酸化
シリコン膜１４を堆積し、更にその上に流動性物質１５
、たとえばフォトレジストを塗布し、て表面を平坦化す
る（ｂ）。次に、前記流動性物質１５と酸化シリコン膜
１４の工、チング速度が等しくなる条件下で、ＲＩＥに
より半導体ウェハ１１の表面が露出するまで工、チング
して、溝１３内に酸化シリコン膜１４を埋め込む（Ｃ）
。この後再び通常の写真食刻工程でレジストマスク１６
を形成し、ｎチャネルＭＯ８）ランノスタ形成領域に不
純物をイオン注入し、ｐ−ウェル１７を形成する（ｄ）
。以降は通常の工程により、ｐ−ウェル１７中にｎ−チ
ャネルＭＯ８）ランゾスタを、またこれに隣接するｎＷ
１領域にｐチャネルＭＯ８）ランノスタを形成する。
しかし、この方法では、素子分離のための絶縁物が埋め
こまれる溝１３の輪はＲＩＥ工程で形成されるため、た
とえば幅１μｍ以下にすることは極めて困難であシ、素
子分離領域にとられる面積が大きく、集積度の向上の一
点からはまだ不十分である。ｔた、溝１３はその深さに
較べ幅が狭いので、絶縁物を完全に鳳め込むことができ
ず、内１ｔｉＫ巣が生じ、これが素子の信頼性及び電気
的特性に影響を与える。さらにｐ−ウェル１１を形成す
る工程では、イオン注入用マスクとしてのレジストマス
ク１６は、埋め込まれた酸化シリコン膜１４と高い精度
で位置合わせが実現されなければならない。
こまれる溝１３の輪はＲＩＥ工程で形成されるため、た
とえば幅１μｍ以下にすることは極めて困難であシ、素
子分離領域にとられる面積が大きく、集積度の向上の一
点からはまだ不十分である。ｔた、溝１３はその深さに
較べ幅が狭いので、絶縁物を完全に鳳め込むことができ
ず、内１ｔｉＫ巣が生じ、これが素子の信頼性及び電気
的特性に影響を与える。さらにｐ−ウェル１１を形成す
る工程では、イオン注入用マスクとしてのレジストマス
ク１６は、埋め込まれた酸化シリコン膜１４と高い精度
で位置合わせが実現されなければならない。
この発明は上記の点に鑑み、極めて微小な幅の素子分離
領域に信頼性よく絶縁物を埋め込み、またこの絶縁物に
よ〕区分される各領域に自己整合的に所定導電型の半導
体領域を形成して、素子の高密度集積化を可能とした半
導体装置の製造方法を提供することを目的とする。
領域に信頼性よく絶縁物を埋め込み、またこの絶縁物に
よ〕区分される各領域に自己整合的に所定導電型の半導
体領域を形成して、素子の高密度集積化を可能とした半
導体装置の製造方法を提供することを目的とする。
本発明の方法は、半導体ウェハの所定の素子形成領域に
凹部を形成し、この凹部ｗｍのみ絶縁膜でおおＶ九た後
、この凹部に平坦に単結晶半導体層を埋め込み、絶縁膜
で区分された各午導体領域に素子を形成することを特徴
とする。
凹部を形成し、この凹部ｗｍのみ絶縁膜でおおＶ九た後
、この凹部に平坦に単結晶半導体層を埋め込み、絶縁膜
で区分された各午導体領域に素子を形成することを特徴
とする。
本発明によれば、第１に素子分離領域に埋め込まれる絶
縁膜は、半導体ウェハに形成された凹部の１％Ｉｌ壁を
おおうように例えば熱酸化膜を形成することによ、９１
−以下の厚さにすることも容易である。従って素子分離
領域が半導体ウェハ表面に占める面積は極めて小さいも
のとなり、素子の高密度集積化が可能となる。また第２
に細い信金体を絶縁膜で埋め込む従来の方法と異なって
、素子分離領域内部に巣が発生することもなく、信頼性
および電気的分離特性の優れた半導体装置が得られる。
縁膜は、半導体ウェハに形成された凹部の１％Ｉｌ壁を
おおうように例えば熱酸化膜を形成することによ、９１
−以下の厚さにすることも容易である。従って素子分離
領域が半導体ウェハ表面に占める面積は極めて小さいも
のとなり、素子の高密度集積化が可能となる。また第２
に細い信金体を絶縁膜で埋め込む従来の方法と異なって
、素子分離領域内部に巣が発生することもなく、信頼性
および電気的分離特性の優れた半導体装置が得られる。
また第３に凹部にはエピタキシャル成長法などを利用し
て自己整合的に半導体層を埋め込むことにより１絶縁膜
で区分された領域を互いに異なる導電型とする場合にも
、従来のように複雑なマスク合せ工程を賛せず、それぞ
れの素子形成領域を所望の導電型の半導体層とすること
ができる。第４に、本発明では凹部の側壁のみ絶縁膜で
おふ・うようにしているので、凹部の底面全体から結晶
化が進み、均質な単結晶半導体層を堀込む事が出来、・
（ルクに近い素子特性を得る事ができる。特に本発明は
、ＣＭＯｇ半導体装置に適用することによシ、う。
て自己整合的に半導体層を埋め込むことにより１絶縁膜
で区分された領域を互いに異なる導電型とする場合にも
、従来のように複雑なマスク合せ工程を賛せず、それぞ
れの素子形成領域を所望の導電型の半導体層とすること
ができる。第４に、本発明では凹部の側壁のみ絶縁膜で
おふ・うようにしているので、凹部の底面全体から結晶
化が進み、均質な単結晶半導体層を堀込む事が出来、・
（ルクに近い素子特性を得る事ができる。特に本発明は
、ＣＭＯｇ半導体装置に適用することによシ、う。
チア、！現象を確実に陳止してしかも高密度に集積形成
することができるという、大きな効果が得られる。
することができるという、大きな効果が得られる。
ＩＦ５図は一実施例の製造工程を示す図である。
ａｌｌシリコン基板２ノーの全面にｐｍ層２１２をエピ
タキシャル成長させたシリコンウエノ１２１ｆ：用意し
、その表面に写真食刻工程によシレノストマスク２２を
形成して、ＲＩＥ工程により所定の素子形成領域に凹ｗ
２ｓｔ形晟する（＆）。凹部２３は急峻な１ＩＩＩｌｌ
をもち、またその深さはｐ麿層２１２の厚みよシ大であ
る０次に、レゾストマスク２２を除去し、凹部２３のａ
ｍのみ絶縁膜を形成する。この方法は種々あるが本実施
例で しく・・ は次の様にして行なった。先ず、ウエノ・全面に約ｓｏ
ｇｏｌ厚Ｏ熱酸化膜２４を形成する（ｂ）６次いで、Ｃ
Ｆ４とＨ２の雰囲気でＲＩＥを行ない、凹部ＸＳＯ側壁
の酸化膜２４のみ残して、他を除去する（＠）。この場
合Ｒｒｇｏ％黴である異方性エツチングを利用すること
によプ、図に示すような構造ができるわけである。この
後エピタキシャル成長法によシ凹部２Ｊの深さより厚く
全面にｎ臘シリコン層２５を形成し、つぎに表面が平坦
になるようにレジスト膜２６を塗布する（ａ）。
タキシャル成長させたシリコンウエノ１２１ｆ：用意し
、その表面に写真食刻工程によシレノストマスク２２を
形成して、ＲＩＥ工程により所定の素子形成領域に凹ｗ
２ｓｔ形晟する（＆）。凹部２３は急峻な１ＩＩＩｌｌ
をもち、またその深さはｐ麿層２１２の厚みよシ大であ
る０次に、レゾストマスク２２を除去し、凹部２３のａ
ｍのみ絶縁膜を形成する。この方法は種々あるが本実施
例で しく・・ は次の様にして行なった。先ず、ウエノ・全面に約ｓｏ
ｇｏｌ厚Ｏ熱酸化膜２４を形成する（ｂ）６次いで、Ｃ
Ｆ４とＨ２の雰囲気でＲＩＥを行ない、凹部ＸＳＯ側壁
の酸化膜２４のみ残して、他を除去する（＠）。この場
合Ｒｒｇｏ％黴である異方性エツチングを利用すること
によプ、図に示すような構造ができるわけである。この
後エピタキシャル成長法によシ凹部２Ｊの深さより厚く
全面にｎ臘シリコン層２５を形成し、つぎに表面が平坦
になるようにレジスト膜２６を塗布する（ａ）。
その後再びＲＩＫにより、レノスト膜２６とシリコン層
２５のエツチング速度が等しくなるような条件でｐ証層
２１２０表面が露出するまで均一に工、チングして、凹
部２３に平坦に一温シリコン層２１５を鳳め込む（＠）
。そして熱酸化膜２４によって分離されたｐ、ａｌ１８
領域に通常のノロセスにようて、ダート酸化膜Ｊ Ｆ１
＃ ２７２を介して多結晶シリコンからなるダート電極
２８１゜２８２を形成し、ソース、ドレインとなるｎ湿
層２９１、 Ｊ ９２オヨびｐＨ層Ｊ（’１．Ｊｏ２ｔ
−順次形成する（ｆ）、最後に図示しないが、ＣｖＤ酸
化膜を形成し、コンタクトホールをあけて電極配線を形
成してＣＭ０８半導体装置が完成する。
２５のエツチング速度が等しくなるような条件でｐ証層
２１２０表面が露出するまで均一に工、チングして、凹
部２３に平坦に一温シリコン層２１５を鳳め込む（＠）
。そして熱酸化膜２４によって分離されたｐ、ａｌ１８
領域に通常のノロセスにようて、ダート酸化膜Ｊ Ｆ１
＃ ２７２を介して多結晶シリコンからなるダート電極
２８１゜２８２を形成し、ソース、ドレインとなるｎ湿
層２９１、 Ｊ ９２オヨびｐＨ層Ｊ（’１．Ｊｏ２ｔ
−順次形成する（ｆ）、最後に図示しないが、ＣｖＤ酸
化膜を形成し、コンタクトホールをあけて電極配線を形
成してＣＭ０８半導体装置が完成する。
この実施例によれば、素子分離に用いられる熱酸化ｌ［
２４は酸化速度（温度、時間によって決まる）によ）そ
の膜厚を制御することができるので、パターニング精度
で素子分離領域の幅が決まる従来法に比べて、例えば膜
厚を１μｍ以下に制御して素子分離領域の幅を極めて狭
いものとすることができ、従ってＣＭＯ８４＆導体装置
の高密度集積化が図られる。また素子分離が安定な熱酸
化膜で行われるため、信頼性、電気的特性に優れたＣＭ
０８半導体装置が得られる。更に、ｐ ＊ 凰Ｏ素子形
成領域は、選択拡散によりｐウェルあるいはｎウェルを
形成する従来法と異なり、複雑なマスク合せ工程を要せ
ず自己整合的に形成されるΦまた１凹部２３をｐ型層２
１２の厚みよシ深く形成することにより、素子分離領域
の熱酸化膜２４が深くなシ、ラッチアッグ現象は確実に
防止されることになる・又、凹部２３の１１ＩＩ１１に
のみ絶縁膜２４が形成されているため、エピタキシャル
成長時に凹部の底面全体から結晶化が進み、均質な単結
晶半導体層を埋込む事が出来、バルクに近い素子特性を
得る事ができる。
２４は酸化速度（温度、時間によって決まる）によ）そ
の膜厚を制御することができるので、パターニング精度
で素子分離領域の幅が決まる従来法に比べて、例えば膜
厚を１μｍ以下に制御して素子分離領域の幅を極めて狭
いものとすることができ、従ってＣＭＯ８４＆導体装置
の高密度集積化が図られる。また素子分離が安定な熱酸
化膜で行われるため、信頼性、電気的特性に優れたＣＭ
０８半導体装置が得られる。更に、ｐ ＊ 凰Ｏ素子形
成領域は、選択拡散によりｐウェルあるいはｎウェルを
形成する従来法と異なり、複雑なマスク合せ工程を要せ
ず自己整合的に形成されるΦまた１凹部２３をｐ型層２
１２の厚みよシ深く形成することにより、素子分離領域
の熱酸化膜２４が深くなシ、ラッチアッグ現象は確実に
防止されることになる・又、凹部２３の１１ＩＩ１１に
のみ絶縁膜２４が形成されているため、エピタキシャル
成長時に凹部の底面全体から結晶化が進み、均質な単結
晶半導体層を埋込む事が出来、バルクに近い素子特性を
得る事ができる。
なおこの実施例の場合、通常のエピタキシャル成長を用
い九が、選択エピタキシャル成長技術を利用してもよい
、また形成されるｎ型シリコ７層２５は特に熱酸化膜２
４に接する部分で結晶性が劣っていることが懸念される
が、後の素子形成での熱工程でアニールされ、十分良質
の結晶となるので問題はない。素子形成工程での熱処理
ではアニール効果が十分でない場合には、レーザアニー
ル、電子ビームアニールあるいは熱アニールなどの単結
晶化処理工程を別に付加することも有効である・またこ
のような単結晶化処理工程を付加するならば、！Ｉ型シ
リコン層２５ｔ−エピタキシャル成長法によらず、多結
晶層あるいは非晶質層の状態で堆積形成してもよい。
い九が、選択エピタキシャル成長技術を利用してもよい
、また形成されるｎ型シリコ７層２５は特に熱酸化膜２
４に接する部分で結晶性が劣っていることが懸念される
が、後の素子形成での熱工程でアニールされ、十分良質
の結晶となるので問題はない。素子形成工程での熱処理
ではアニール効果が十分でない場合には、レーザアニー
ル、電子ビームアニールあるいは熱アニールなどの単結
晶化処理工程を別に付加することも有効である・またこ
のような単結晶化処理工程を付加するならば、！Ｉ型シ
リコン層２５ｔ−エピタキシャル成長法によらず、多結
晶層あるいは非晶質層の状態で堆積形成してもよい。
また上記実施例においては、ｎ型基板にｐｍ層をエピタ
キシャル成長させたウエノ・を用いたが、ｐｍ層は拡散
層であってもよいし、各層の導電産を実施例とは逆にし
てもよいことは勿論である。
キシャル成長させたウエノ・を用いたが、ｐｍ層は拡散
層であってもよいし、各層の導電産を実施例とは逆にし
てもよいことは勿論である。
次に本発明の別の実施例を、第３図を用いて説明する。
ｎｆｉシリコンウエノ・３１を用いてその表面に熱酸化
膜３２を形成し、写真食刻工程により形成したレジスト
マスク３３を用いて熱酸化膜３２をエツチングした後、
ＲＩＥによりシリコンウェハ３１を深さ約５μｍエツチ
ングして急峻な側壁をもつ凹＠３４ｆ形成し、次いで形
成された凹部３４の底にｐ＋層３５をホウ素のイ 。
膜３２を形成し、写真食刻工程により形成したレジスト
マスク３３を用いて熱酸化膜３２をエツチングした後、
ＲＩＥによりシリコンウェハ３１を深さ約５μｍエツチ
ングして急峻な側壁をもつ凹＠３４ｆ形成し、次いで形
成された凹部３４の底にｐ＋層３５をホウ素のイ 。
オン打ち込み工程により形成する（、）・レノストマス
ク３３を除去後、シリコンウェハ３１の表面に、約５ｏ
ｏｏｌ厚の熱酸化膜３６を形成する（ｂ）、このとき凹
部３４以外の領域の熱酸化１１Ａ３ｘ’はよシ膜厚が厚
くなる。ついで、ウニノー全面にボウｔＡｔ高濃度に含
んだ多結晶シリコンｌＡ３１をＣｖＤで形成し、１００
０℃の熱処理を加 「え、多結晶シリコン膜３７中
のホウ素を、熱酸化膜３６中に拡散させる（Ｃ）、この
工程によシ、多結晶シリコン膜３１の表面に酸化膜３８
が形成されるが、この後酸化膜３８及び多結晶シリコン
膜Ｓ１をエツチングにより除去する。ついで、 ＣＦ４
とＨ２の雰囲気でＲＩＥｔ−おこない、熱酸化膜５００
０Ｘを除去する。 ＲＩＥで工、チングした場合、エツ
チングは基板表面に垂直方向に進むので、凹部３４の側
壁にある熱酸化膜３６は工、チンダされずに残ｂ、ｔた
、凹１ｌｓ３４以外の領域でも厚さ約５０００Ｘに相当
する分が工、チンダされるが、２０００〜３ｏｏｏ１の
熱酸化膜３２′が工、チングされずに残って、凹部３４
の底面のクエへ面を露出させた状態が得られる（ａ）・
次にウニ八全面にｐ！１のシリコン層３９をエピタキシ
ャル成長させる（・）、このとき、シリコン層３９は熱
酸化膜ｓ ｘ’ ｅ ｘ ｅ上では、多結晶シリコンと
なるが、クリコンウェハ３１が露出した凹部Ｓ４内では
単結晶層となる・次に全面に流動性被膜であるレジスト
ＩＩ［４０を塗布して表面を平坦化する（ｆ）・この場
合、エピタキシャルで形成したシリコン層Ｊ９の表面は
約５＃の段差があるため、まず通常の写真食刻工程で凹
部３４上に選択的にレジスト膜を埋めζんだ後に、もう
一度全面にレジスト膜を塗布すれば、確実に表面が平坦
化される。ついで、レジスト膜４０トタリコン層１９（
Ｄエツチング速度が同一になる条件で、レジスト膜４０
およびシリコン層３９を均一エツチングすると、凹部３
４に平坦にシリコン層ｊ９が鳳め込まれる（ｇ）・そし
てシリコンウェハ３１の表面の一部に残されている熱酸
化膜ｓ ２’ をエツチングして除去すると、シリコン
ウェハ３１の一部に、ウェハと逆導電盤のシリコン層３
９が場めこまれ、かつその周囲を厚さ約５０００ｉＯ熱
酸化膜３６がと９囲み、底部にウェハ３１と逆導電蓋の
ｐ 層３５が埋め込まれた状態が得られる（ｉ）０次に
このウェハの表面を例えばレーザーによシアニールする
と、シリコン層３９は熱酸化膜３６に接する部分まで単
結晶化され、同時に熱酸化膜３６中に拡散されていたホ
ウ素が単結晶化し九シリコン層３９中へ拡散する。この
拡散されたホウ素は素子分離のための熱酸化膜３６の厚
さが非常に薄いため隣接領域の電位の影響を受けて埋め
こまれたシリコン層３９の側壁周囲が反転するのを防止
す石、この後は先飼実施例と同様％ Ｐ ｌ ！１各領
域にそれぞれｈチャネル、ｐチャネルＭＯ８）ランジス
タを形成して、ＣＭＯ８半導体装置が得られるＯ この実施例によっても１先の実施例と同様、素子分離領
域の占有面積會小さくして高密度集積化した、信頼性お
よび電気的特性に優れたＣＭＯ８半導体装置が得られる
。またこの実施例によれば、素子分離用の熱酸化１８３
６に予め不純物を拡散させておくことによって凹部３４
に場メ込まれたシリコン層Ｓ９の周囲が薄い熱酸化膜３
６を介して隣接素子の電位の影響で反転するのを防止し
てお）、安定した特性が得られる。
ク３３を除去後、シリコンウェハ３１の表面に、約５ｏ
ｏｏｌ厚の熱酸化膜３６を形成する（ｂ）、このとき凹
部３４以外の領域の熱酸化１１Ａ３ｘ’はよシ膜厚が厚
くなる。ついで、ウニノー全面にボウｔＡｔ高濃度に含
んだ多結晶シリコンｌＡ３１をＣｖＤで形成し、１００
０℃の熱処理を加 「え、多結晶シリコン膜３７中
のホウ素を、熱酸化膜３６中に拡散させる（Ｃ）、この
工程によシ、多結晶シリコン膜３１の表面に酸化膜３８
が形成されるが、この後酸化膜３８及び多結晶シリコン
膜Ｓ１をエツチングにより除去する。ついで、 ＣＦ４
とＨ２の雰囲気でＲＩＥｔ−おこない、熱酸化膜５００
０Ｘを除去する。 ＲＩＥで工、チングした場合、エツ
チングは基板表面に垂直方向に進むので、凹部３４の側
壁にある熱酸化膜３６は工、チンダされずに残ｂ、ｔた
、凹１ｌｓ３４以外の領域でも厚さ約５０００Ｘに相当
する分が工、チンダされるが、２０００〜３ｏｏｏ１の
熱酸化膜３２′が工、チングされずに残って、凹部３４
の底面のクエへ面を露出させた状態が得られる（ａ）・
次にウニ八全面にｐ！１のシリコン層３９をエピタキシ
ャル成長させる（・）、このとき、シリコン層３９は熱
酸化膜ｓ ｘ’ ｅ ｘ ｅ上では、多結晶シリコンと
なるが、クリコンウェハ３１が露出した凹部Ｓ４内では
単結晶層となる・次に全面に流動性被膜であるレジスト
ＩＩ［４０を塗布して表面を平坦化する（ｆ）・この場
合、エピタキシャルで形成したシリコン層Ｊ９の表面は
約５＃の段差があるため、まず通常の写真食刻工程で凹
部３４上に選択的にレジスト膜を埋めζんだ後に、もう
一度全面にレジスト膜を塗布すれば、確実に表面が平坦
化される。ついで、レジスト膜４０トタリコン層１９（
Ｄエツチング速度が同一になる条件で、レジスト膜４０
およびシリコン層３９を均一エツチングすると、凹部３
４に平坦にシリコン層ｊ９が鳳め込まれる（ｇ）・そし
てシリコンウェハ３１の表面の一部に残されている熱酸
化膜ｓ ２’ をエツチングして除去すると、シリコン
ウェハ３１の一部に、ウェハと逆導電盤のシリコン層３
９が場めこまれ、かつその周囲を厚さ約５０００ｉＯ熱
酸化膜３６がと９囲み、底部にウェハ３１と逆導電蓋の
ｐ 層３５が埋め込まれた状態が得られる（ｉ）０次に
このウェハの表面を例えばレーザーによシアニールする
と、シリコン層３９は熱酸化膜３６に接する部分まで単
結晶化され、同時に熱酸化膜３６中に拡散されていたホ
ウ素が単結晶化し九シリコン層３９中へ拡散する。この
拡散されたホウ素は素子分離のための熱酸化膜３６の厚
さが非常に薄いため隣接領域の電位の影響を受けて埋め
こまれたシリコン層３９の側壁周囲が反転するのを防止
す石、この後は先飼実施例と同様％ Ｐ ｌ ！１各領
域にそれぞれｈチャネル、ｐチャネルＭＯ８）ランジス
タを形成して、ＣＭＯ８半導体装置が得られるＯ この実施例によっても１先の実施例と同様、素子分離領
域の占有面積會小さくして高密度集積化した、信頼性お
よび電気的特性に優れたＣＭＯ８半導体装置が得られる
。またこの実施例によれば、素子分離用の熱酸化１８３
６に予め不純物を拡散させておくことによって凹部３４
に場メ込まれたシリコン層Ｓ９の周囲が薄い熱酸化膜３
６を介して隣接素子の電位の影響で反転するのを防止し
てお）、安定した特性が得られる。
を九凹部Ｊ４の底にｐ十層３５を臘め込んでいるため、
２ツチア、！現象の抑制効果が大きい。
２ツチア、！現象の抑制効果が大きい。
なお、素子分離用の熱酸化膜３６に不純物を入れておく
ための方法として、多結晶シリコン膜からの拡散でなく
、斜め方向のイオン打ち込みを利用してもよい。またシ
リコン層を凹部に平坦に埋め込む工程では、第３図（・
）の状態でシリコン層３９の凹部３４上の単結晶部分と
それ以外の多結晶部分のエツチング速度差を利用して、
予め工、チングにより段差を小さくしてから、次の平坦
化膜の形成を行うようにしてもよい・ 第４図はこの様に形成したデバイス構成例である。１４
図（、）はＣｕＯ２の平面図、（ｂ）はその回路図を示
している０便宜上、第２図と同符号を付しである。図に
おいて、ｐｍ層２１２に作られたｎチャネルＭＯ３）ラ
ンノスタＴ１と、ｎ型シリコ７層２６に作られたｐチャ
ネルＭＯ８）ランジスタＴ２とでＣｕＯ２を構成してい
る。若し、先述工、チング形成した凹部表面を絶縁膜で
覆い、マスク合わせして底面の絶縁膜の一部を除去した
場合、エピタキシャル成長しても凹部内を均質な単結
「晶で埋め尽くす事は離しいし、成長面は凹
部のへりで大きな窪みが生じてしまう。この様なシリコ
ン層に形成したＭＯＳ ）ランジスタはヘシの部分でし
きい値が低下する。従って上記の様に例えば０Ｍ０８回
路を組んだ場合、ロード側トランノスタＴ１でリークが
生じ消費電力が増大するという問題があるｅ然しなから
本発明では平坦に卑結晶半導体装装置め込んだ様にして
いる為、配線の断線が防止できると共に特性上の劣化が
生じないという副次的効果もある０本発明はＣＭＯ８半
導体装置に限られるものではなく、通常のｐチャネルＭ
Ｏ８１ｎチャネルＭＯ８は勿論、パイポーラトランノス
タ回路、１２５回路等を集積形成する場合にも有用であ
る。ｔた、素子分離用として凹部側壁に形成する絶縁膜
として、熱酸化膜の他に、直接窒化による熱窒化膜、Ｃ
ｖＤによる酸化膜や窒化膜等を用いても、従来法に比べ
れば十分制御性Ｉよ〈微小な素子分離領域を形成するこ
とができる。又、凹部の側壁に絶縁膜を形成する方法も
、ウェハーを傾けて絶縁ｗＸを斜めから蒸着する等、種
Ａ（Ｄ方法が適用で龜る拳
ための方法として、多結晶シリコン膜からの拡散でなく
、斜め方向のイオン打ち込みを利用してもよい。またシ
リコン層を凹部に平坦に埋め込む工程では、第３図（・
）の状態でシリコン層３９の凹部３４上の単結晶部分と
それ以外の多結晶部分のエツチング速度差を利用して、
予め工、チングにより段差を小さくしてから、次の平坦
化膜の形成を行うようにしてもよい・ 第４図はこの様に形成したデバイス構成例である。１４
図（、）はＣｕＯ２の平面図、（ｂ）はその回路図を示
している０便宜上、第２図と同符号を付しである。図に
おいて、ｐｍ層２１２に作られたｎチャネルＭＯ３）ラ
ンノスタＴ１と、ｎ型シリコ７層２６に作られたｐチャ
ネルＭＯ８）ランジスタＴ２とでＣｕＯ２を構成してい
る。若し、先述工、チング形成した凹部表面を絶縁膜で
覆い、マスク合わせして底面の絶縁膜の一部を除去した
場合、エピタキシャル成長しても凹部内を均質な単結
「晶で埋め尽くす事は離しいし、成長面は凹
部のへりで大きな窪みが生じてしまう。この様なシリコ
ン層に形成したＭＯＳ ）ランジスタはヘシの部分でし
きい値が低下する。従って上記の様に例えば０Ｍ０８回
路を組んだ場合、ロード側トランノスタＴ１でリークが
生じ消費電力が増大するという問題があるｅ然しなから
本発明では平坦に卑結晶半導体装装置め込んだ様にして
いる為、配線の断線が防止できると共に特性上の劣化が
生じないという副次的効果もある０本発明はＣＭＯ８半
導体装置に限られるものではなく、通常のｐチャネルＭ
Ｏ８１ｎチャネルＭＯ８は勿論、パイポーラトランノス
タ回路、１２５回路等を集積形成する場合にも有用であ
る。ｔた、素子分離用として凹部側壁に形成する絶縁膜
として、熱酸化膜の他に、直接窒化による熱窒化膜、Ｃ
ｖＤによる酸化膜や窒化膜等を用いても、従来法に比べ
れば十分制御性Ｉよ〈微小な素子分離領域を形成するこ
とができる。又、凹部の側壁に絶縁膜を形成する方法も
、ウェハーを傾けて絶縁ｗＸを斜めから蒸着する等、種
Ａ（Ｄ方法が適用で龜る拳
嬉１図（ａ）〜（ｄ）は従来の０ＭＯ８製造工程を説明
するための図、第２図（、）〜（ｆ）は本発明の一実施
例の０ＭＯ８製造工程を説明するための図、第３図（ａ
）〜（ｈ）は別の実施例の０ＭＯ８製造工程を説明する
ための図、第４図（ａ） 、 （ｂ）は本発明の詳細な
説明する平面図及び回路図である。 ２１・°°シリコンウェハ、２１１・・・ｎ減シリコン
基板、２１２・・・ｐ型層、２２・・・レノストマスク
、２３・・・凹部、２４・・・熱酸化［（素子分離用絶
縁膜）、ＺＳ・・・ｍＷシリコン層、２６・・・レジス
ト［（平坦化膜）、３１・・・ｎ３ｊシリコンウエハ、
Ｊ ２ 、 Ｊ ２’ ・・・熱酸化膜、３３・・・レ
ノストマスク、３４・・・凹部、３５・・・ｐ層、３６
・・・熱酸化膜（ｉＡ子分離用絶縁ｊｉ［）、３１・・
・多結晶シリコン膜、３８・・・熱酸化膜、３９・・・
ｐ型シリコン層、４０・・・レジスト膜。 出願人代理人 弁理士 鈴 江 武 彦第２図 ２２ 第２図 第３図 （？Ａ「二 第３図 ′ 第３図 第４図
するための図、第２図（、）〜（ｆ）は本発明の一実施
例の０ＭＯ８製造工程を説明するための図、第３図（ａ
）〜（ｈ）は別の実施例の０ＭＯ８製造工程を説明する
ための図、第４図（ａ） 、 （ｂ）は本発明の詳細な
説明する平面図及び回路図である。 ２１・°°シリコンウェハ、２１１・・・ｎ減シリコン
基板、２１２・・・ｐ型層、２２・・・レノストマスク
、２３・・・凹部、２４・・・熱酸化［（素子分離用絶
縁膜）、ＺＳ・・・ｍＷシリコン層、２６・・・レジス
ト［（平坦化膜）、３１・・・ｎ３ｊシリコンウエハ、
Ｊ ２ 、 Ｊ ２’ ・・・熱酸化膜、３３・・・レ
ノストマスク、３４・・・凹部、３５・・・ｐ層、３６
・・・熱酸化膜（ｉＡ子分離用絶縁ｊｉ［）、３１・・
・多結晶シリコン膜、３８・・・熱酸化膜、３９・・・
ｐ型シリコン層、４０・・・レジスト膜。 出願人代理人 弁理士 鈴 江 武 彦第２図 ２２ 第２図 第３図 （？Ａ「二 第３図 ′ 第３図 第４図
Claims (6)
- （１）半導体ウェハの所定の素子形成領域に凹部を形成
する工程と、この凹部の側壁のみ絶縁膜でおおう工程と
、この凹部に平坦に単結晶半導体層を埋め込む工程と、
絶縁膜で区分された各半導体領域に素子を形成す不工程
とを備えたことを特徴とする半導体装置の製造方法。 - （２） 前記半導体ウェハは第１導電型半導体基板全
面に第２導電型半導体層を形成したものでおり、前記凹
部は少くとも前記第１導電型半導体基板に達する深さに
形成し、前記凹部に埋め込む半導体層は第１導電型でお
って、前記絶縁膜で区分された第１および第２導電型半
導体領域にそれぞれ異なる導電チャネルのＭＯＳ ）ラ
ンノスタを形成する特許請求の範囲紙１項記載の半導体
装置の製造方法。 - （３）前記半導体ウェハは第１導電型であり、前記凹部
に纏め込む半導体層は第２導電型であって、前記絶縁属
で区分された第１および第２導電飄半導体領域にそれぞ
れ異なる導電チャネルのＭＯＳ ）ランノスタを形成す
る特許請求の範囲第１項記載の半導体装置の製造方法。 - （４） 前記凹部の側壁のみ絶縁膜でおおう工程は、
凹部が形成された半導体ウェハ全面に熱酸化膜を形成し
、異方性ドライエ、チングによ）この熱酸化膜を四Ｓ＊
壁にのみ残して除去するものである特許請求の範囲第１
項記載の半導体装置の製造方法。 - （５）前記半導体ウェハに凹部を形成する工程は、予め
ウェハ全面に熱酸化膜を形成してその上にレノストマス
クを形成し、このレノストマスクを用いて熱酸化膜をエ
ツチングし露出した半導体ウェハ表面を工、チングする
ものでアシ、形成された凹部の側壁のみ絶縁膜でおおう
工程は、レノストマスクを除去した後、再度ウェハ全面
に熱酸化膜を形成した後、その上に不純物を含む多結晶
半導体膜を堆積してその不純物を熱酸化膿に拡散させ、
その後この多結晶半導体を除去して異方性ドライエツチ
ングにより前記熱酸化膜な半導体ウェハ表面と共に凹部
の側壁のみ残して工、チングするものである特許請求の
範囲第１項記載の半導体装置の製造方法。 - （６）前記凹部に半導体層を埋め込む工程は、凹部が形
成された半導体ウェハ全面に凹部の深さより厚く半導体
層をエピタキシャル成長させるかまたは堆積し、その上
に表面が平坦になるように平坦化膜を堆積した後、これ
ら平坦化膜と半導体層を両者の工、チング速度が略等し
い工、チング条件で全面エツチングするものである特許
請求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57075831A JPS58192346A (ja) | 1982-05-06 | 1982-05-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57075831A JPS58192346A (ja) | 1982-05-06 | 1982-05-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58192346A true JPS58192346A (ja) | 1983-11-09 |
| JPH0348656B2 JPH0348656B2 (ja) | 1991-07-25 |
Family
ID=13587521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57075831A Granted JPS58192346A (ja) | 1982-05-06 | 1982-05-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58192346A (ja) |
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60107844A (ja) * | 1983-11-16 | 1985-06-13 | Nippon Precision Saakitsutsu Kk | 半導体装置の製造方法 |
| US4526631A (en) * | 1984-06-25 | 1985-07-02 | International Business Machines Corporation | Method for forming a void free isolation pattern utilizing etch and refill techniques |
| US4528047A (en) * | 1984-06-25 | 1985-07-09 | International Business Machines Corporation | Method for forming a void free isolation structure utilizing etch and refill techniques |
| JPS60198841A (ja) * | 1984-03-23 | 1985-10-08 | Nec Corp | 半導体装置の素子分離方法 |
| JPS6122645A (ja) * | 1984-06-26 | 1986-01-31 | Nec Corp | 半導体デバイス用基板およびその製造方法 |
| JPS61128555A (ja) * | 1984-11-27 | 1986-06-16 | Mitsubishi Electric Corp | 半導体装置 |
| JPS61177770A (ja) * | 1985-01-28 | 1986-08-09 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 相補領域を有する半導体装置の製造方法 |
| JPS6288359A (ja) * | 1985-10-15 | 1987-04-22 | Nec Corp | 相補型半導体装置の製造方法 |
| US4679309A (en) * | 1983-06-21 | 1987-07-14 | Societe Pour L'etude Et La Fabrication De Circuits Integres Speciaux E.F.C.I.S. | Process for manufacturing isolated semi conductor components in a semi conductor wafer |
| JPS63140562A (ja) * | 1986-10-06 | 1988-06-13 | フェアチャイルド セミコンダクタ コーポレーション | 選択的エピタキシイＢｉＣＭＯＳプロセス |
| JPH0282551A (ja) * | 1988-09-19 | 1990-03-23 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| US4929570A (en) * | 1986-10-06 | 1990-05-29 | National Semiconductor Corporation | Selective epitaxy BiCMOS process |
| US4970175A (en) * | 1988-08-09 | 1990-11-13 | U.S. Philips Corporation | Method of manufacturing a semiconductor device using SEG and a transitory substrate |
| US5250461A (en) * | 1991-05-17 | 1993-10-05 | Delco Electronics Corporation | Method for dielectrically isolating integrated circuits using doped oxide sidewalls |
| KR100485170B1 (ko) * | 2002-12-05 | 2005-04-22 | 동부아남반도체 주식회사 | 반도체 소자 및 이의 제조 방법 |
-
1982
- 1982-05-06 JP JP57075831A patent/JPS58192346A/ja active Granted
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4679309A (en) * | 1983-06-21 | 1987-07-14 | Societe Pour L'etude Et La Fabrication De Circuits Integres Speciaux E.F.C.I.S. | Process for manufacturing isolated semi conductor components in a semi conductor wafer |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0348656B2 (ja) | 1991-07-25 |
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