JPS6122645A - 半導体デバイス用基板およびその製造方法 - Google Patents
半導体デバイス用基板およびその製造方法Info
- Publication number
- JPS6122645A JPS6122645A JP13147984A JP13147984A JPS6122645A JP S6122645 A JPS6122645 A JP S6122645A JP 13147984 A JP13147984 A JP 13147984A JP 13147984 A JP13147984 A JP 13147984A JP S6122645 A JPS6122645 A JP S6122645A
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- JP
- Japan
- Prior art keywords
- insulating film
- substrate
- silicon
- film
- single crystal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野の説明〕
本発明は単結晶半導体基板上に微細で深い素子分離がで
き、表面ｔはぼ平坦にできる半導体デバイス用基板とそ
の製造方法に関する。
き、表面ｔはぼ平坦にできる半導体デバイス用基板とそ
の製造方法に関する。
選択エピタキシャル成長法は半導体単結晶基板に部分的
に絶縁膜を形成し、その絶縁膜上には堆積しないで露出
した基板領域にのみエピタキシャル成長し、これを素子
の能動領域とするものである。このエピタキシャル成長
法によれば、微細で深い素子分離を実現することが原理
的には可能である。しかし、実際には、従来の選択エピ
タキシャル成長法では、ファセットが形成されるため微
細な素子分離を実現することが困難であった。
に絶縁膜を形成し、その絶縁膜上には堆積しないで露出
した基板領域にのみエピタキシャル成長し、これを素子
の能動領域とするものである。このエピタキシャル成長
法によれば、微細で深い素子分離を実現することが原理
的には可能である。しかし、実際には、従来の選択エピ
タキシャル成長法では、ファセットが形成されるため微
細な素子分離を実現することが困難であった。
第２図に示すような９通常の選択エピタキシャル成長基
板（４は素子分離絶縁膜、５は単結晶シリコン基板）で
は大きなファセットｍが形成される、この原因は２つあ
り、その一つは、エツジにの形状であり、もう一つは基
板シリコン５と絶縁物４との界面の歪である。現在の微
細加工技術では、露出させたシリコン表面と絶縁物膜側
壁とのなす角を厳密に直角に形成することは難しく、絶
縁物膜をエツチングした後の形状は、第３図に示すよう
に、絶縁物の尾６が残ることは避けられない、この尾が
残りでいると、エピタキシャル成長するときラテラルエ
ピ成長が起き、従って成長速度の遅い面が発生し、膜厚
の増加と共に成長速度の差によってファセットが発達す
る。また、シリコンと絶縁物は熱膨張率が異るため１選
択エビタ４ナ キシャル成長温度ぢ近では両者の界面に大きなパターン
エツジ応力が働く、この応力によってエツジに生じた歪
をきっかけとして、成長速度の遅い面が発生し、成長速
度の差によって膜厚の増加と共にファセットが発達する
。このような事情は。
板（４は素子分離絶縁膜、５は単結晶シリコン基板）で
は大きなファセットｍが形成される、この原因は２つあ
り、その一つは、エツジにの形状であり、もう一つは基
板シリコン５と絶縁物４との界面の歪である。現在の微
細加工技術では、露出させたシリコン表面と絶縁物膜側
壁とのなす角を厳密に直角に形成することは難しく、絶
縁物膜をエツチングした後の形状は、第３図に示すよう
に、絶縁物の尾６が残ることは避けられない、この尾が
残りでいると、エピタキシャル成長するときラテラルエ
ピ成長が起き、従って成長速度の遅い面が発生し、膜厚
の増加と共に成長速度の差によってファセットが発達す
る。また、シリコンと絶縁物は熱膨張率が異るため１選
択エビタ４ナ キシャル成長温度ぢ近では両者の界面に大きなパターン
エツジ応力が働く、この応力によってエツジに生じた歪
をきっかけとして、成長速度の遅い面が発生し、成長速
度の差によって膜厚の増加と共にファセットが発達する
。このような事情は。
側壁に第４図に示すように、絶縁物膜８を８ｉ０゜とし
、側壁材料７を５ｉｓＮ、とした構造の場合も同様であ
る。
、側壁材料７を５ｉｓＮ、とした構造の場合も同様であ
る。
本発明は１以上のような知見に基づいて、ファセットの
発生を防ぎ、°平坦な選択エピタキシャル成長ができ、
しかも微細で深い素子分離をも実現できる半導体デバイ
ス用基板とその製造方法を提供するものである。
発生を防ぎ、°平坦な選択エピタキシャル成長ができ、
しかも微細で深い素子分離をも実現できる半導体デバイ
ス用基板とその製造方法を提供するものである。
本発明によれば、シリコン単結晶基板表面に絶縁膜パタ
ーンが形成され、この絶縁膜パターンの端では′うすい
絶縁膜が他の部分より深く基板中にうめこまれており、
しかも絶縁膜パターン間では単結晶シリコンがほぼ平坦
に形成されていることを特徴とする半導体デバイス用基
板が得られる。
ーンが形成され、この絶縁膜パターンの端では′うすい
絶縁膜が他の部分より深く基板中にうめこまれており、
しかも絶縁膜パターン間では単結晶シリコンがほぼ平坦
に形成されていることを特徴とする半導体デバイス用基
板が得られる。
更に本発明によれば、シリコン単結晶基板表面口部にシ
リコンを気相エピタキシャル成長させる工程を含む半４
体デバイス用基板の製造方法であって、前記開口部のシ
リコンを異方的にエツチングし１次にこの開口部の側壁
にのみ薄く絶縁膜を形成し１次に前記開口部に選択的に
シリコンを気相エピタキシャルすることを特徴とする半
導体デバイス用基板の製造方法が得られる。
リコンを気相エピタキシャル成長させる工程を含む半４
体デバイス用基板の製造方法であって、前記開口部のシ
リコンを異方的にエツチングし１次にこの開口部の側壁
にのみ薄く絶縁膜を形成し１次に前記開口部に選択的に
シリコンを気相エピタキシャルすることを特徴とする半
導体デバイス用基板の製造方法が得られる。
第５図（ａｌ〜（６）に示すように、絶縁膜９をデバイ
ス作成のために必要な厚さで形成し、（（ａ）図）、該
絶縁膜をバターニングした（（ｂ）図）後、パターン化
された該絶縁膜をパターンとして更に基板シリコンをエ
ツチングして所望の深さの開口部を形成する（（Ｃ）図
）。次に、開口部の側壁にのみ薄い絶縁膜１０を形成す
る（（ｄ）図または第１図）。次に。
ス作成のために必要な厚さで形成し、（（ａ）図）、該
絶縁膜をバターニングした（（ｂ）図）後、パターン化
された該絶縁膜をパターンとして更に基板シリコンをエ
ツチングして所望の深さの開口部を形成する（（Ｃ）図
）。次に、開口部の側壁にのみ薄い絶縁膜１０を形成す
る（（ｄ）図または第１図）。次に。
選択エピタキシャル成長すると、薄い側壁絶Ｒ膜は、基
板シリコンとの間で大きな界面応力を発生せず、エツジ
からファセットが発生することはない（（ｅ）図）０選
択エビ成長面がフィールド絶縁膜一基板シリコン界面に
達したとき、既に述べたパターンエツジ応力の影響を受
けるが、側壁絶縁膜によってファセットの発生は抑制さ
れる。また深い側壁絶縁膜は同時に深い素子分離を可能
にしている。
板シリコンとの間で大きな界面応力を発生せず、エツジ
からファセットが発生することはない（（ｅ）図）０選
択エビ成長面がフィールド絶縁膜一基板シリコン界面に
達したとき、既に述べたパターンエツジ応力の影響を受
けるが、側壁絶縁膜によってファセットの発生は抑制さ
れる。また深い側壁絶縁膜は同時に深い素子分離を可能
にしている。
第６図に示すように、フィールド絶縁膜を８ｉ０゜１３
とし、側壁絶縁膜としてＳｉ、Ｎ４１４を用いた。単結
晶シリコン基板はｐ（１００）、オリエンテーションフ
ラットは＜ １１０ ＞ で、矩形開口部をその辺が
＜ １１０ ＞に平行になるように形成した。Ｓｉｎ。
とし、側壁絶縁膜としてＳｉ、Ｎ４１４を用いた。単結
晶シリコン基板はｐ（１００）、オリエンテーションフ
ラットは＜ １１０ ＞ で、矩形開口部をその辺が
＜ １１０ ＞に平行になるように形成した。Ｓｉｎ。
膜１３は１０００℃、ウェット酸化で約５０００ Ａの
厚さに形成した。リアクティブイオンエツチング法によ
りＳの２をパターニングした後、更にリアクティブイオ
ンエツチング法により基板シリコンを表面から２μｍ（
１）深さにまで加工した。
厚さに形成した。リアクティブイオンエツチング法によ
りＳの２をパターニングした後、更にリアクティブイオ
ンエツチング法により基板シリコンを表面から２μｍ（
１）深さにまで加工した。
その後、全面膜厚さ１０００ｋ（７）Ｓｉ、Ｎ４ｇ％Ｃ
ＶＤ法で全面に構成した後、リアクティブイオンエラ
□チング法により、側壁にのみ８ｉ、Ｎ、膜１４を残
した。
ＶＤ法で全面に構成した後、リアクティブイオンエラ
□チング法により、側壁にのみ８ｉ、Ｎ、膜１４を残
した。
次に、８ｉＨ，Ｃ１，をソースガスとし、Ｈ７をキャリ
アーガスとし、成長中にＨ（Ｊ を注入する選択エピタ
キシャル成長法により、成長温度９５０℃。
アーガスとし、成長中にＨ（Ｊ を注入する選択エピタ
キシャル成長法により、成長温度９５０℃。
成長時圧力５０ＴＯＲＲで選択エピタキシャル成長させ
た。成長後ファセットの大きさを測ると、第７図に示す
ファセット幅Ｗは約０．２μｍ、ファセット深さＤは約
０．１μｍであった。
た。成長後ファセットの大きさを測ると、第７図に示す
ファセット幅Ｗは約０．２μｍ、ファセット深さＤは約
０．１μｍであった。
Ｓｉｎ、厚さを変えると、ファセット幅、深さはＳ１０
．膜厚に比例した。従って、作成するデバイスによって
は、フィールド５ｉｎ２を設けず、側壁Ｓｉ３Ｎ、のみ
で素子分離することが可能で、その場合、ファセットの
全くない選択エピタキシャル成長表面を得ることも可能
である。
．膜厚に比例した。従って、作成するデバイスによって
は、フィールド５ｉｎ２を設けず、側壁Ｓｉ３Ｎ、のみ
で素子分離することが可能で、その場合、ファセットの
全くない選択エピタキシャル成長表面を得ることも可能
である。
以上述べたように、本発明によれば、ファセットが無く
しかも微細で深い素子分離ができる半導体デバイス用基
板とその製造方法を提供することができ、その工業的価
値は高い。
しかも微細で深い素子分離ができる半導体デバイス用基
板とその製造方法を提供することができ、その工業的価
値は高い。
第１図は本発明によるファセットの発達を抑制できる選
択エピタキシャル成長基板の断面図である。第２図は通
常の基板に選択エビタ牛シャル成畏したウェーハの断面
図である。第３図はりアクティブイオンエツチングによ
って加工された基板の断面図である。第４図は開口部側
壁にＳｉ３Ｎ、膜をコートさせた基板の断面図である。 第５図（ａｊ〜（ｅ）は本発明による基板の作成プロセ
スを示す断面図である。第６図は本発明による基板の実
施例を説明するための断面図である。第７図はファセッ
トを承す断面図である。 １・・フィールド絶縁膜、２・・・基板シリコン。 ３・・側壁絶縁膜、 ｈ・・・開口部、４・・・
フィールド絶縁膜、５・・・基板シリコン５ｍ・・フ・
ｒセット、ｋ ０．、エツジ、６・・・エツジ、
７・・・８ｉ３Ｎ、。 ８・・・８ｉ０□、 ９・・・フィールド絶
縁膜。 ｌＯ・・・基板シリコン、１１・・・側壁絶縁膜。 ”１２・・・エピ放置シリコン、１３・・・フィールド
酸化膜、１４・・・Ｓｊ、Ｎ４、 Ｗ・・・
ファセット幅。 Ｄ・・・ファセット深さ。
択エピタキシャル成長基板の断面図である。第２図は通
常の基板に選択エビタ牛シャル成畏したウェーハの断面
図である。第３図はりアクティブイオンエツチングによ
って加工された基板の断面図である。第４図は開口部側
壁にＳｉ３Ｎ、膜をコートさせた基板の断面図である。 第５図（ａｊ〜（ｅ）は本発明による基板の作成プロセ
スを示す断面図である。第６図は本発明による基板の実
施例を説明するための断面図である。第７図はファセッ
トを承す断面図である。 １・・フィールド絶縁膜、２・・・基板シリコン。 ３・・側壁絶縁膜、 ｈ・・・開口部、４・・・
フィールド絶縁膜、５・・・基板シリコン５ｍ・・フ・
ｒセット、ｋ ０．、エツジ、６・・・エツジ、
７・・・８ｉ３Ｎ、。 ８・・・８ｉ０□、 ９・・・フィールド絶
縁膜。 ｌＯ・・・基板シリコン、１１・・・側壁絶縁膜。 ”１２・・・エピ放置シリコン、１３・・・フィールド
酸化膜、１４・・・Ｓｊ、Ｎ４、 Ｗ・・・
ファセット幅。 Ｄ・・・ファセット深さ。
Claims (2)
- （１）シリコン単結晶基板表面に絶縁膜パターンが形成
され、この絶縁膜パターンの端ではうすい絶縁膜が他の
部分より深く基板中にうめこまれており、しかも絶縁膜
パターン間では単結晶シリコンがほぼ平坦に形成されて
いることを特徴とする半導体デバイス用基板。 - （２）シリコン単結晶基板上に開口部を設けた絶縁膜を
形成する工程と、この開口部にシリコンを気相エピタキ
シャル成長させる工程を含む半導体デバイス用基板の製
造方法であって、前記開口部のシリコンを異方的にエッ
チングし、次にこの開口部の側壁にのみ薄く絶縁膜を形
成し、次に前記開口部に選択的にシリコンを気相エピタ
キシャルすることを特徴とする半導体デバイス用基板の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13147984A JPS6122645A (ja) | 1984-06-26 | 1984-06-26 | 半導体デバイス用基板およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13147984A JPS6122645A (ja) | 1984-06-26 | 1984-06-26 | 半導体デバイス用基板およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6122645A true JPS6122645A (ja) | 1986-01-31 |
Family
ID=15058935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13147984A Pending JPS6122645A (ja) | 1984-06-26 | 1984-06-26 | 半導体デバイス用基板およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6122645A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4929570A (en) * | 1986-10-06 | 1990-05-29 | National Semiconductor Corporation | Selective epitaxy BiCMOS process |
| JPH05233954A (ja) * | 1991-04-19 | 1993-09-10 | Pfu Ltd | 電子機器搭載装置のドロア |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51102479A (en) * | 1975-03-05 | 1976-09-09 | Iwatsu Electric Co Ltd | Handotaisochino seizohoho |
| JPS58168258A (ja) * | 1982-03-30 | 1983-10-04 | Nippon Telegr & Teleph Corp <Ntt> | 半導体集積回路装置およびその製造方法 |
| JPS58192346A (ja) * | 1982-05-06 | 1983-11-09 | Toshiba Corp | 半導体装置の製造方法 |
-
1984
- 1984-06-26 JP JP13147984A patent/JPS6122645A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51102479A (en) * | 1975-03-05 | 1976-09-09 | Iwatsu Electric Co Ltd | Handotaisochino seizohoho |
| JPS58168258A (ja) * | 1982-03-30 | 1983-10-04 | Nippon Telegr & Teleph Corp <Ntt> | 半導体集積回路装置およびその製造方法 |
| JPS58192346A (ja) * | 1982-05-06 | 1983-11-09 | Toshiba Corp | 半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4929570A (en) * | 1986-10-06 | 1990-05-29 | National Semiconductor Corporation | Selective epitaxy BiCMOS process |
| JPH05233954A (ja) * | 1991-04-19 | 1993-09-10 | Pfu Ltd | 電子機器搭載装置のドロア |
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