JPS6288359A - 相補型半導体装置の製造方法 - Google Patents
相補型半導体装置の製造方法Info
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- JPS6288359A JPS6288359A JP60230260A JP23026085A JPS6288359A JP S6288359 A JPS6288359 A JP S6288359A JP 60230260 A JP60230260 A JP 60230260A JP 23026085 A JP23026085 A JP 23026085A JP S6288359 A JPS6288359 A JP S6288359A
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- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、Ｓｉ基板上に高密度に形成される相補型半導
体装置の製造方法に関する。
体装置の製造方法に関する。
（従来の技術）
低消費電力、広範囲な動作マージンといった特徴を有す
る相補型半導体素子（ｒｉ、半導体デバイスの高密度化
、高性能化の点で今後重要性を増してくる。相補型半導
体素子は単結晶８１基板上のｐ型領域にｎチャネルＭＯ
８）ランジスタ’Ｔｈ、ｎ型ｌＪ域にｐチャネルＭＯ８
）ランジスタを形成し、この両トランジスタを組み合わ
せることにより得られる半導体デバイスである。ＣＭＯ
Ｓデバイスの高密度化を制限する要素として第１に基板
表面付近に低濃度で基板と異なる導電型の領域であるウ
ールを形成することであり、これは高温長時間を熱処理
によってウールが深さ方向以外に横方向にも拡がるので
素子分離領域に余裕をもたせる必要があることに起因す
る。第２１Ｃ１寄生サイリスクが動作して起こるラッチ
アップを防１トするためにｐチャネルＭＯ８）ランジス
タとｎチャネルＭＯＳトランジスタを必要以上に離して
設計することである。これらの制限をのり越える方法と
しているいろな素子分離方法が提案されているが、例え
ばヤマグチ等によりアイイーイーイートランザクシ曹ン
ズ オン エレクトロンデバイセズ（ＩｌｌＴＲＡＮＳ
ＡＳＴＩＯＮＳ ＯＮ ＥＬＥＣＴＯＲＯＮ ＤＦｉＶ
ＩＣＥＳ）第ＥＤ−３２巻の１８４ページから１９３ペ
ージに発表された論文において第２図に示すようにｐ型
エピタキシャル基板に幅２μｍで深さ６μｍの溝を形成
し、溝表面を酸化した後多結晶シリコンで埋め込み、エ
ッチバックにより平坦化する分離法である。
る相補型半導体素子（ｒｉ、半導体デバイスの高密度化
、高性能化の点で今後重要性を増してくる。相補型半導
体素子は単結晶８１基板上のｐ型領域にｎチャネルＭＯ
８）ランジスタ’Ｔｈ、ｎ型ｌＪ域にｐチャネルＭＯ８
）ランジスタを形成し、この両トランジスタを組み合わ
せることにより得られる半導体デバイスである。ＣＭＯ
Ｓデバイスの高密度化を制限する要素として第１に基板
表面付近に低濃度で基板と異なる導電型の領域であるウ
ールを形成することであり、これは高温長時間を熱処理
によってウールが深さ方向以外に横方向にも拡がるので
素子分離領域に余裕をもたせる必要があることに起因す
る。第２１Ｃ１寄生サイリスクが動作して起こるラッチ
アップを防１トするためにｐチャネルＭＯ８）ランジス
タとｎチャネルＭＯＳトランジスタを必要以上に離して
設計することである。これらの制限をのり越える方法と
しているいろな素子分離方法が提案されているが、例え
ばヤマグチ等によりアイイーイーイートランザクシ曹ン
ズ オン エレクトロンデバイセズ（ＩｌｌＴＲＡＮＳ
ＡＳＴＩＯＮＳ ＯＮ ＥＬＥＣＴＯＲＯＮ ＤＦｉＶ
ＩＣＥＳ）第ＥＤ−３２巻の１８４ページから１９３ペ
ージに発表された論文において第２図に示すようにｐ型
エピタキシャル基板に幅２μｍで深さ６μｍの溝を形成
し、溝表面を酸化した後多結晶シリコンで埋め込み、エ
ッチバックにより平坦化する分離法である。
続いてリンｉｎ型とすべき領域にイオン注入して適当々
深さに拡散させることによってｎウェル２３を形成する
。フィールド酸化膜を形成した後ＣＭＯＳデバイスを形
成するものである。本方式はウールの横方向拡散がない
ために素子分離幅が小さくなり、また、エビウーハ−を
用いていることからラッチアップ耐性のあるＣＭＯＳデ
バイスが得られ素子の高密度化が期待される。
深さに拡散させることによってｎウェル２３を形成する
。フィールド酸化膜を形成した後ＣＭＯＳデバイスを形
成するものである。本方式はウールの横方向拡散がない
ために素子分離幅が小さくなり、また、エビウーハ−を
用いていることからラッチアップ耐性のあるＣＭＯＳデ
バイスが得られ素子の高密度化が期待される。
（発明が解決しようとする問題点）
第２図で示した相補型半導体装置如月いら力、る素子分
離領域を形成するにはシリコン基板に溝を堀り、絶縁膜
等で平坦に埋め込む手順を必要とする。ここで素子分離
幅をより低減しようとすると、高解像性の特殊なリソグ
ラフィー技術や微細溝を埋め込み、平坦化する高度な膜
堆積技術が必要とされ、現状のプロセス技術を用いる限
９０．５μｍ以下の分離幅を実現することが困難であっ
た。本発明の目的は、リソグラフィー技術の解像度に制
限されることなく、かつ微細で平坦な分離を容易に形成
することができる高密度の相補型半導体装置の製造方法
を与えるものである。
離領域を形成するにはシリコン基板に溝を堀り、絶縁膜
等で平坦に埋め込む手順を必要とする。ここで素子分離
幅をより低減しようとすると、高解像性の特殊なリソグ
ラフィー技術や微細溝を埋め込み、平坦化する高度な膜
堆積技術が必要とされ、現状のプロセス技術を用いる限
９０．５μｍ以下の分離幅を実現することが困難であっ
た。本発明の目的は、リソグラフィー技術の解像度に制
限されることなく、かつ微細で平坦な分離を容易に形成
することができる高密度の相補型半導体装置の製造方法
を与えるものである。
（問題点を解決するための手段）
本発明は、単結晶シリコン基板上に側面が基板面に対し
て垂直状力る溝を掘り、前記溝の側面部のみに絶縁膜を
形成し、前記溝にのみ選択的に且つ単結晶シリコン基板
表面とほぼ同一平面となるようにシリコンをエピタキシ
ャル成長し、前記単結晶シリコン基板上に絶縁ゲート型
電界効果トランジスタを形成し、エピタキシャル成長層
上に、これと異なる電導型の絶縁ゲート型電界効果型ト
ランジスタを形成する製造方法において、ｎチャネル電
界効果トランジスタを形成する素子領域の素子分離領域
の深さより浅い領域てイオン注入法により濃いｐ型層を
形成することによって従来技術の問題点を解決した。す
なわち、本発明の要旨とするところは、垂直状のシリコ
ン溝側面に形成した絶縁膜膜厚を制御することによって
ｎチャネルトランジスタとｐチャネルトランジスタの微
細分離幅を実現する点にある。
て垂直状力る溝を掘り、前記溝の側面部のみに絶縁膜を
形成し、前記溝にのみ選択的に且つ単結晶シリコン基板
表面とほぼ同一平面となるようにシリコンをエピタキシ
ャル成長し、前記単結晶シリコン基板上に絶縁ゲート型
電界効果トランジスタを形成し、エピタキシャル成長層
上に、これと異なる電導型の絶縁ゲート型電界効果型ト
ランジスタを形成する製造方法において、ｎチャネル電
界効果トランジスタを形成する素子領域の素子分離領域
の深さより浅い領域てイオン注入法により濃いｐ型層を
形成することによって従来技術の問題点を解決した。す
なわち、本発明の要旨とするところは、垂直状のシリコ
ン溝側面に形成した絶縁膜膜厚を制御することによって
ｎチャネルトランジスタとｐチャネルトランジスタの微
細分離幅を実現する点にある。
（作用）
本発明を用いれば、ＣＭＯ８’に構成するｎチャネルＭ
ＩＳ）ランジスタとｐチャネルＭＩＳ）ランジスタは基
板そのものと、基板に溝を形成した後、埋込まれたエピ
タキシャル層とに別々に形成させるために、それぞれの
トランジスタは溝側面に堆積した絶縁膜によって分離で
きる。そこで、素子分離領域の寸法は特殊な高解像性リ
ソグラフィー技術に依存することなく絶縁膜の形成膜厚
により任意に選べ、かつ深さはシリコン溝をエツチング
する深さによって決゛牛る。このためＣＭＯ８分離に要
求される深くて狭い分離領域を容易に実現できる。また
、ウールの濃度をイオン注入やエピタキシャル成長中の
ドーピング等によシ深さ方向に自由に分布させることが
できるとともにウールの拡がりをほとんど無視できる程
度である。
ＩＳ）ランジスタとｐチャネルＭＩＳ）ランジスタは基
板そのものと、基板に溝を形成した後、埋込まれたエピ
タキシャル層とに別々に形成させるために、それぞれの
トランジスタは溝側面に堆積した絶縁膜によって分離で
きる。そこで、素子分離領域の寸法は特殊な高解像性リ
ソグラフィー技術に依存することなく絶縁膜の形成膜厚
により任意に選べ、かつ深さはシリコン溝をエツチング
する深さによって決゛牛る。このためＣＭＯ８分離に要
求される深くて狭い分離領域を容易に実現できる。また
、ウールの濃度をイオン注入やエピタキシャル成長中の
ドーピング等によシ深さ方向に自由に分布させることが
できるとともにウールの拡がりをほとんど無視できる程
度である。
（実施例）
以下、本発明の実施例について図面を用いて詳細に説明
する。第１図（、）〜（ｆ）は、本発明の実施例によシ
製造される相補型半導体装置の主な工程における断面構
造を示す模式図である。Ｐ型ｌΩ・工（〜１０１６の−
３）面方位（１００）のＳ＋基板１の表面に熱酸化によ
り厚さ５０００ｃＡの５ｉ０２膜を形成し、シリコン溝
を堀るための８ｉ０Ｊ！マスク２を形成するこの際パタ
ーン方向に＜１００＞ とする。次に反応性イオンエツ
チングによりエツチング側面が基板面次に、熱酸化によ
り溝の８１面を約２５００Ｘ酸〜弱） 化した後、再び反応性イオンエツチングにより溝底部の
８ｉ０．膜のみ全エツチングして溝の側面に絶縁膜を残
す。次にマスクを用いることなくイオン注入法によりリ
ン全加速エネルギー１２０ ｋｅＶでｌ ｘ ｌ Ｑ１
′ｃｍ−２注入し、活性化のためアニール全行うと第１
図（ｂ）の構造を得る。次に絶縁膜上には堆積すること
なく露出し７’ｃ８ ｉ表面にのみ選択的にＳｔ全エピ
タキシャル成長させ、エピタキシャル層６の厚さがシリ
コン溝の深さと同じとするとシリコン表面がほぼ平坦と
な９た第１図（ｃ）の構造を得る。
する。第１図（、）〜（ｆ）は、本発明の実施例によシ
製造される相補型半導体装置の主な工程における断面構
造を示す模式図である。Ｐ型ｌΩ・工（〜１０１６の−
３）面方位（１００）のＳ＋基板１の表面に熱酸化によ
り厚さ５０００ｃＡの５ｉ０２膜を形成し、シリコン溝
を堀るための８ｉ０Ｊ！マスク２を形成するこの際パタ
ーン方向に＜１００＞ とする。次に反応性イオンエツ
チングによりエツチング側面が基板面次に、熱酸化によ
り溝の８１面を約２５００Ｘ酸〜弱） 化した後、再び反応性イオンエツチングにより溝底部の
８ｉ０．膜のみ全エツチングして溝の側面に絶縁膜を残
す。次にマスクを用いることなくイオン注入法によりリ
ン全加速エネルギー１２０ ｋｅＶでｌ ｘ ｌ Ｑ１
′ｃｍ−２注入し、活性化のためアニール全行うと第１
図（ｂ）の構造を得る。次に絶縁膜上には堆積すること
なく露出し７’ｃ８ ｉ表面にのみ選択的にＳｔ全エピ
タキシャル成長させ、エピタキシャル層６の厚さがシリ
コン溝の深さと同じとするとシリコン表面がほぼ平坦と
な９た第１図（ｃ）の構造を得る。
次に、エツチングマスクとして用い２ｓｉｏ２膜２をエ
ツチングした後、選択酸化法によりフィールド酸化膜７
を形成し、それを同時にｎウール８が得られている。続
いてゲート酸化膜を形成すると第１図（ｄ）’（ｒ得る
。次に、レジストをマスクにＭＯＳトランジスタのしき
い値電圧を制御するためのチャネルイオン注入量それぞ
れ行うが、絶縁膜側壁における反転防止のためのチャネ
ルストッパ全形成するためにｎチャネ／Ｉ／ＭＯＳトラ
ンジスタ全形成する領域に加速エネルギー４００ ｋｅ
Ｖで注入量ｌ Ｘ Ｉ Ｑ１４ｃｒｎ−’注入する。こ
れＫ Ｘ ッ”ｌ： 〜ｌ Ｑ”ｃｍ−” （Ｄ濃度の
層が形成される。次に減圧ＣＶＤ法により多結晶シリコ
ン６４ｓｏｏＸ堆積し、リソグラフィー技術と反応性イ
オンエツチング技術を用いてゲート電極１１を形成する
。次にｎチャネルＭＯＳトランジスタ領域にヒ素を加速
エネルギー１５０ｋｅＶで５ Ｘ １０ ”ｃｍ−２イ
オン注入しｎチャネルソースドレイン１２’ｅ、ｐチャ
ネルＭＯ８）ランジスタ領域にホウ素を加速エネルギー
３０ ｋｅＶで２Ｘ１０”積し、コンタクトホールを開
けた後アルミニウム配線を行うと第１図（ｆ）のようが
断面構造を有する相補型半導体装置が得られる。
ツチングした後、選択酸化法によりフィールド酸化膜７
を形成し、それを同時にｎウール８が得られている。続
いてゲート酸化膜を形成すると第１図（ｄ）’（ｒ得る
。次に、レジストをマスクにＭＯＳトランジスタのしき
い値電圧を制御するためのチャネルイオン注入量それぞ
れ行うが、絶縁膜側壁における反転防止のためのチャネ
ルストッパ全形成するためにｎチャネ／Ｉ／ＭＯＳトラ
ンジスタ全形成する領域に加速エネルギー４００ ｋｅ
Ｖで注入量ｌ Ｘ Ｉ Ｑ１４ｃｒｎ−’注入する。こ
れＫ Ｘ ッ”ｌ： 〜ｌ Ｑ”ｃｍ−” （Ｄ濃度の
層が形成される。次に減圧ＣＶＤ法により多結晶シリコ
ン６４ｓｏｏＸ堆積し、リソグラフィー技術と反応性イ
オンエツチング技術を用いてゲート電極１１を形成する
。次にｎチャネルＭＯＳトランジスタ領域にヒ素を加速
エネルギー１５０ｋｅＶで５ Ｘ １０ ”ｃｍ−２イ
オン注入しｎチャネルソースドレイン１２’ｅ、ｐチャ
ネルＭＯ８）ランジスタ領域にホウ素を加速エネルギー
３０ ｋｅＶで２Ｘ１０”積し、コンタクトホールを開
けた後アルミニウム配線を行うと第１図（ｆ）のようが
断面構造を有する相補型半導体装置が得られる。
本実施例において用いた基板ｅｐ型で面方位（１００）
としたがこれに限定するものでなく例えばｎ型基板を用
いてｐウールを形成し、基板上（／ＣｐチャネルＭＯ８
）ランジスタを、エピタキシャル層上にｎチャネルＭＯ
８）ランジスタを用いてもかまわりい。また、Ｓｉ溝を
堀るための５ｉ０２マスクパターン’ｊｉ＜１００＞方
向としたのは、エピタキシャル成長層にファセット面が
あられれず、積層欠陥が少ないためであるがこれに限定
するものでなく、基板面方位およびエピタキシャル成長
条件によっては他の方向でもかまわない。また、シリコ
ン溝ｆ：５μｍとしたが、この深さに限定するもので々
く、エツチング形状が垂直形状であればかまわ々い。ま
た、Ｓｉ溝表面に形成する絶縁膜を熱酸化による厚さ２
５００＾のＳ＋０２膜としたがこれに限定するものでな
くたとえばＣＶＤ法による５ｔ０２膜、８ｉ３Ｎ４膜で
もよく、また厚さも電気的に絶縁されていれば制限され
るものでない。また、チャネルストッパのためのホウ素
のイオン注入をチャネル注入の工程と同時としたが、例
えば製造工程の初めにイオン注入してもよく、また溝を
形成した後にイオン注入してもかまわりい。
としたがこれに限定するものでなく例えばｎ型基板を用
いてｐウールを形成し、基板上（／ＣｐチャネルＭＯ８
）ランジスタを、エピタキシャル層上にｎチャネルＭＯ
８）ランジスタを用いてもかまわりい。また、Ｓｉ溝を
堀るための５ｉ０２マスクパターン’ｊｉ＜１００＞方
向としたのは、エピタキシャル成長層にファセット面が
あられれず、積層欠陥が少ないためであるがこれに限定
するものでなく、基板面方位およびエピタキシャル成長
条件によっては他の方向でもかまわない。また、シリコ
ン溝ｆ：５μｍとしたが、この深さに限定するもので々
く、エツチング形状が垂直形状であればかまわ々い。ま
た、Ｓｉ溝表面に形成する絶縁膜を熱酸化による厚さ２
５００＾のＳ＋０２膜としたがこれに限定するものでな
くたとえばＣＶＤ法による５ｔ０２膜、８ｉ３Ｎ４膜で
もよく、また厚さも電気的に絶縁されていれば制限され
るものでない。また、チャネルストッパのためのホウ素
のイオン注入をチャネル注入の工程と同時としたが、例
えば製造工程の初めにイオン注入してもよく、また溝を
形成した後にイオン注入してもかまわりい。
（発明の効果）
本発明を用いれば、素子間分離に用いられる絶縁膜は厚
さに対してリソグラフィー技術で規定されず、薄膜化が
可能である。！ｆ、た、ウールを形成する際にマスクを
必要とせず、しかも高温アニール等に行なわずに深い部
分に高濃度層（前記実施例では基板濃度〜１０１６儂″
″３に対し〜ｌ ＱＩＱｃｍ−３の濃度である）を持ち
、かつ表面濃度の低いウールが形成できウールの横方向
拡散も少ない。その結果、縮小化した場合にもラッチア
ップに強い素子が得られた。
さに対してリソグラフィー技術で規定されず、薄膜化が
可能である。！ｆ、た、ウールを形成する際にマスクを
必要とせず、しかも高温アニール等に行なわずに深い部
分に高濃度層（前記実施例では基板濃度〜１０１６儂″
″３に対し〜ｌ ＱＩＱｃｍ−３の濃度である）を持ち
、かつ表面濃度の低いウールが形成できウールの横方向
拡散も少ない。その結果、縮小化した場合にもラッチア
ップに強い素子が得られた。
第１図は本発明の実施例における相補型半導体装置の主
な製造工程１（おける断面構造を示す模式図である。第
２図は従来例により製造された相補型半導体装置の断面
構造を示す模式図である。 図において、 １・・・ｐ型Ｓｉ基板 ２・・・Ｓ ｉｏ、膜マ
スク３・・・溝 ４・・・側壁５ｉ０
２膜５・・・リンイオン注入層 ６・・・エピタキシ
ャル層７・−・フィールド酸化膜 ８，２３・・・ｎ
ウール９・・・ケート酸化膜 １０・・・チャネ
ルス）ｙパ領域１１ 、２６・・・ゲート電極 １２．２７・・・ｎチャネルソースドレイン１３．２８
・・・ｐチャネルソースドレイン１４・・・ＣＶＤＳｉ
Ｏ２膜 １５．３０・・・アルミ配線２１・・・
高濃度ｐ型基板領域 ２２・・・低濃度ｐ型エビ層２４
・・・シリコン−酸化膜 ２５・・・トレンチ分離領域
２９・・・層間絶縁膜 第 ７図 （ρ９ （Ｃ） 躬 ／ 図 （ｄ） （ｅン （ｆ） 微′
な製造工程１（おける断面構造を示す模式図である。第
２図は従来例により製造された相補型半導体装置の断面
構造を示す模式図である。 図において、 １・・・ｐ型Ｓｉ基板 ２・・・Ｓ ｉｏ、膜マ
スク３・・・溝 ４・・・側壁５ｉ０
２膜５・・・リンイオン注入層 ６・・・エピタキシ
ャル層７・−・フィールド酸化膜 ８，２３・・・ｎ
ウール９・・・ケート酸化膜 １０・・・チャネ
ルス）ｙパ領域１１ 、２６・・・ゲート電極 １２．２７・・・ｎチャネルソースドレイン１３．２８
・・・ｐチャネルソースドレイン１４・・・ＣＶＤＳｉ
Ｏ２膜 １５．３０・・・アルミ配線２１・・・
高濃度ｐ型基板領域 ２２・・・低濃度ｐ型エビ層２４
・・・シリコン−酸化膜 ２５・・・トレンチ分離領域
２９・・・層間絶縁膜 第 ７図 （ρ９ （Ｃ） 躬 ／ 図 （ｄ） （ｅン （ｆ） 微′
Claims (1)
- 単結晶シリコン基板上に側面が基板面に対して垂直状の
溝を堀り、前記溝の側面に絶縁膜を形成し、前記溝の中
に選択的に、且つ前記単結晶シリコン基板表面とほぼ同
一平面になるようにシリコンをエピタキシャル成長し、
前記単結晶シリコン基板上に絶縁ゲート型電界効果トラ
ンジスタを形成しエピタキシャル層上にこれとは異なる
導電型の絶縁ゲート型電界効果トランジスタを形成する
相補型半導体装置の製造方法において、製造工程の始め
あるいは溝を堀った後、あるいはエピタキシャル成長し
た後の工程において、イオン注入法によりｎチャネル電
界効果トランジスタを形成する素子領域の素子分離領域
の深さより浅い領域に不純物濃度の大きなｐ型層を形成
することを特徴とする相補型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60230260A JPH079974B2 (ja) | 1985-10-15 | 1985-10-15 | 相補型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60230260A JPH079974B2 (ja) | 1985-10-15 | 1985-10-15 | 相補型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6288359A true JPS6288359A (ja) | 1987-04-22 |
| JPH079974B2 JPH079974B2 (ja) | 1995-02-01 |
Family
ID=16905013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60230260A Expired - Lifetime JPH079974B2 (ja) | 1985-10-15 | 1985-10-15 | 相補型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH079974B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0256949A (ja) * | 1988-03-23 | 1990-02-26 | Mitsubishi Electric Corp | 分離構造を有する半導体装置およびその製造方法 |
| JPH0282551A (ja) * | 1988-09-19 | 1990-03-23 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| US4925806A (en) * | 1988-03-17 | 1990-05-15 | Northern Telecom Limited | Method for making a doped well in a semiconductor substrate |
| JPH0697377A (ja) * | 1992-07-30 | 1994-04-08 | Nec Corp | Ｃｍｏｓ半導体装置の素子分離構造およびその製造方法 |
Citations (4)
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| JPS5835966A (ja) * | 1981-08-28 | 1983-03-02 | Fujitsu Ltd | 相補ｍｉｓトランジスタの製造方法 |
| JPS58192346A (ja) * | 1982-05-06 | 1983-11-09 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6021560A (ja) * | 1983-07-15 | 1985-02-02 | Toshiba Corp | 相補型ｍｏｓ半導体装置及びその製造方法 |
| JPS6095962A (ja) * | 1983-10-31 | 1985-05-29 | Toshiba Corp | 半導体装置の製造方法 |
-
1985
- 1985-10-15 JP JP60230260A patent/JPH079974B2/ja not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH079974B2 (ja) | 1995-02-01 |
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