JPS63219151A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63219151A JPS63219151A JP5233087A JP5233087A JPS63219151A JP S63219151 A JPS63219151 A JP S63219151A JP 5233087 A JP5233087 A JP 5233087A JP 5233087 A JP5233087 A JP 5233087A JP S63219151 A JPS63219151 A JP S63219151A
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Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、シリコン基板」−に形成されるバイポーラト
ランジスタとＣＭＯＳトランジスタとを有する半導体装
置の製造方法に関し、特に素子分離領域の形成方法に関
する。
ランジスタとＣＭＯＳトランジスタとを有する半導体装
置の製造方法に関し、特に素子分離領域の形成方法に関
する。
近来、半導体デバイスにおける高集積化および高速化が
進歩し、低消費電力という利点をもつＣＭＯ８型半導体
デバイスと、高速動作の可能なバイポーラトランジスタ
を一つのシリコン基板上に同時に形成するいわゆるＢＩ
ＣＭＯ８Ｉ−ランジスタが注目されている。
進歩し、低消費電力という利点をもつＣＭＯ８型半導体
デバイスと、高速動作の可能なバイポーラトランジスタ
を一つのシリコン基板上に同時に形成するいわゆるＢＩ
ＣＭＯ８Ｉ−ランジスタが注目されている。
たとえは、ワタナベ等により、インターナショナル エ
レクトロン デバイシス ミーティング８５ （Ｉｎｔ
ｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃ
ｅｓ Ｍｅｅｔｉｎｇ８５）の謁講予稿集の４２３頁（
１９８５年）において、埋込み二重ウェル構造をもつ高
速ＢＴＣＭＯ８ＶＬＳＩ技術に関する論文が報告されて
いる。
レクトロン デバイシス ミーティング８５ （Ｉｎｔ
ｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃ
ｅｓ Ｍｅｅｔｉｎｇ８５）の謁講予稿集の４２３頁（
１９８５年）において、埋込み二重ウェル構造をもつ高
速ＢＴＣＭＯ８ＶＬＳＩ技術に関する論文が報告されて
いる。
この論文においては第２図に示すように、ｐ型Ｓｉ基板
２１上の所望の領域にアンチモンおよびホウ素をそれぞ
れイオン注入し、つついてエピタキシャル層２２を埋積
することによってｎ＋型埋込み層２３とｐ壁埋込み層２
４を形成する。次に、前記ｎ＋型埋込み層２３上にｎウ
ェル２６を、前記ｐ型埋込み層２４上にｐウェル２５を
それぞれ形成し、素子分離絶縁層２７を形成する。
２１上の所望の領域にアンチモンおよびホウ素をそれぞ
れイオン注入し、つついてエピタキシャル層２２を埋積
することによってｎ＋型埋込み層２３とｐ壁埋込み層２
４を形成する。次に、前記ｎ＋型埋込み層２３上にｎウ
ェル２６を、前記ｐ型埋込み層２４上にｐウェル２５を
それぞれ形成し、素子分離絶縁層２７を形成する。
次に、ゲート酸化膜形成後、ゲート電極２８を形成し、
つづいてロチャネルＭＯＳトランジスタのソース・ドレ
インとなるｎ＋型型数散層２９ｐチャネルＭＯＳトラン
ジスタのソース・トレインとなるｐ“型拡散層３０を形
成する。この際、バイポーラトランジスタのコレクタ３
１およびヘース３２をイオン注入により形成する。エミ
ッタ３３はＣＭＯ８）ランジスタの第２配線用ポリシリ
コン層の形成と同時に行い、１３ Ｉ ＣＭＯ３半導体
装置を完成させる。
つづいてロチャネルＭＯＳトランジスタのソース・ドレ
インとなるｎ＋型型数散層２９ｐチャネルＭＯＳトラン
ジスタのソース・トレインとなるｐ“型拡散層３０を形
成する。この際、バイポーラトランジスタのコレクタ３
１およびヘース３２をイオン注入により形成する。エミ
ッタ３３はＣＭＯ８）ランジスタの第２配線用ポリシリ
コン層の形成と同時に行い、１３ Ｉ ＣＭＯ３半導体
装置を完成させる。
本例の特徴は、埋込み層を形成し、エピタキシャル層を
薄くし、熱処理を少なくすることで不純物の拡散を制限
し、高密度な素子を形成することである。
薄くし、熱処理を少なくすることで不純物の拡散を制限
し、高密度な素子を形成することである。
上述した従来の半導体装置の製造方法りこおいては、埋
込み層をエピタキシャル成長工程を用いて形成し、次に
ウェルを形成し、その後素子分離領域を形成していたた
めに、埋込み層を形成した後に再びウェルを形成する工
程が必要であり、しかも、素子分離を形成する選択酸化
工程において埋込み層やウェルの縦および横方向の拡散
を生じるため素子分離絶縁膜の幅をその分太きくしなけ
れはならないという問題点がある。
込み層をエピタキシャル成長工程を用いて形成し、次に
ウェルを形成し、その後素子分離領域を形成していたた
めに、埋込み層を形成した後に再びウェルを形成する工
程が必要であり、しかも、素子分離を形成する選択酸化
工程において埋込み層やウェルの縦および横方向の拡散
を生じるため素子分離絶縁膜の幅をその分太きくしなけ
れはならないという問題点がある。
本発明の目的は、素子分離領域の幅を狭くした高密度の
半導体装置の製造方法を提供することにある。
半導体装置の製造方法を提供することにある。
本発明の半導体装置の製造方法は、第１導電型シリコン
基板に溝を形成する工程と、前記溝の側面部に素子分離
用の絶縁膜を形成する工程と、側面部に絶縁膜が形成さ
れた前記溝中に第２導電型シリコン層を堆積する工程と
を含んで構成される。
基板に溝を形成する工程と、前記溝の側面部に素子分離
用の絶縁膜を形成する工程と、側面部に絶縁膜が形成さ
れた前記溝中に第２導電型シリコン層を堆積する工程と
を含んで構成される。
（作用）
本発明によれば素子分離領域を形成する絶縁膜は溝の側
面部に形成されるため素子分離領域の幅はこの絶縁膜の
厚さに等しくなり、極めて狭くすることができる。従っ
て高密度の半導体装置が得られる。
面部に形成されるため素子分離領域の幅はこの絶縁膜の
厚さに等しくなり、極めて狭くすることができる。従っ
て高密度の半導体装置が得られる。
次に本発明の実施例について図面を参照して説明する。
第１図（ａ）〜（ｄ ）は、本発明の一実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
まず、第１図（ａ、 ）に示すように、ｐ型シリコン基
板１に厚さ０．７μｍの５ｉ０２膜を堆積し、リソグラ
フィー技術とドライエツチング技術を用いて所望の領域
に５ｉ０２からなるマスク２のパターンを形成し、つづ
いて前記５ｉ０２マスクにより反応性イオンエツチング
を用いて側面が基板面に対し垂直となる深さ２μｍの講
３を形成する。
板１に厚さ０．７μｍの５ｉ０２膜を堆積し、リソグラ
フィー技術とドライエツチング技術を用いて所望の領域
に５ｉ０２からなるマスク２のパターンを形成し、つづ
いて前記５ｉ０２マスクにより反応性イオンエツチング
を用いて側面が基板面に対し垂直となる深さ２μｍの講
３を形成する。
次に第１図（ｂ）に示すように、露出したシリコン面を
熱酸化により約０．２μｍの酸化膜を形成し、反応性イ
オンエツチングにより溝底部の酸化膜を除去し、溝の側
壁にのみ素子分離用の−ら、− ８ｉ ０２膜４を形成し、つついてイオン注入法により
リンをドーズｔｈ１１ Ｘ １０ ”ｃｍ−２注入し、
アニールすることで溝底部のシリコン基板にイオン注入
されたｎ＋＋層５を形成する。
熱酸化により約０．２μｍの酸化膜を形成し、反応性イ
オンエツチングにより溝底部の酸化膜を除去し、溝の側
壁にのみ素子分離用の−ら、− ８ｉ ０２膜４を形成し、つついてイオン注入法により
リンをドーズｔｈ１１ Ｘ １０ ”ｃｍ−２注入し、
アニールすることで溝底部のシリコン基板にイオン注入
されたｎ＋＋層５を形成する。
次に第１図（Ｃ）に示すように、減圧ＣＶＤ法ニヨリ、
Ｓ ｉ ８２ Ｃ１！−ＨＣｅ−Ｈ２混合ガスを用いる
ことでＳｉ○２膜上には堆積することなく溝３内のシリ
コン基板表面にのみＳｉを選択的にエピタキシャル成長
させ、満３をｎ型単結晶シリコン層で埋めこむ。この時
同時にｎ＋＋埋込み層６を有するｎウェル７が形成され
る。
Ｓ ｉ ８２ Ｃ１！−ＨＣｅ−Ｈ２混合ガスを用いる
ことでＳｉ○２膜上には堆積することなく溝３内のシリ
コン基板表面にのみＳｉを選択的にエピタキシャル成長
させ、満３をｎ型単結晶シリコン層で埋めこむ。この時
同時にｎ＋＋埋込み層６を有するｎウェル７が形成され
る。
以下第１図（ｄ）に示すように、従来技術を用い、マス
ク２をエッチンク除去し、９５０℃酸素中でシリコン表
面を熱酸化し、厚さ２００人のゲ−ｌ−酸化膜８を形成
し、イオン注入法により、ＭＯＳトランジスタのしきい
値電圧を設定するためのイオン注入と、バイポーラ）〜
ランジスタのコレクタ１２となるｎ＋型層とヘース］３
となるｐ型層を形成する。次で、ｎ型の多結晶シリコン
によるゲート電＠１９を形成し、ｐヂャネルＭＯ８）ラ
ンジスタのソース・トレインとなるｐ＋型型数散層１０
ｎチャネルＭ ＯＳ １−ランジスタのソース・ドレイ
ンとなるｎ＋型拡散層］。１をイオン注入により形成す
る。
ク２をエッチンク除去し、９５０℃酸素中でシリコン表
面を熱酸化し、厚さ２００人のゲ−ｌ−酸化膜８を形成
し、イオン注入法により、ＭＯＳトランジスタのしきい
値電圧を設定するためのイオン注入と、バイポーラ）〜
ランジスタのコレクタ１２となるｎ＋型層とヘース］３
となるｐ型層を形成する。次で、ｎ型の多結晶シリコン
によるゲート電＠１９を形成し、ｐヂャネルＭＯ８）ラ
ンジスタのソース・トレインとなるｐ＋型型数散層１０
ｎチャネルＭ ＯＳ １−ランジスタのソース・ドレイ
ンとなるｎ＋型拡散層］。１をイオン注入により形成す
る。
次に、ＣＶＤ法により層間絶縁膜１５を堆積し、コンタ
クトホールをあける。次に、バイポーラトランジスタの
エミッタ１４を作るｎ＋＋ポリシリコンを形成し、Ａｆ
ｆ配線１６を形成することによりＢ Ｉ ＣＭＯ８半導
体装置が完成する。
クトホールをあける。次に、バイポーラトランジスタの
エミッタ１４を作るｎ＋＋ポリシリコンを形成し、Ａｆ
ｆ配線１６を形成することによりＢ Ｉ ＣＭＯ８半導
体装置が完成する。
このように本実施例によれば、素子分離を渚の側面部に
形成したＳｉＯ２膜によって行うため素子分離領域の幅
はＳ ｊ ０２膜の膜厚と等しく極めて狭く形成できる
ため、半導体装置を高密瓜化することができる。
形成したＳｉＯ２膜によって行うため素子分離領域の幅
はＳ ｊ ０２膜の膜厚と等しく極めて狭く形成できる
ため、半導体装置を高密瓜化することができる。
また、基板と異なる導電型の層が単結晶シリコン層の埋
込みと同時に形成され、しかも不純物濃度も制御できる
ために製造工程か大幅に短縮される。更に、ｎ型埋込み
層を高濃度にすることによりＣＭＯ３）ランジスタのラ
ッヂアップ現象が制限され信頼性の高い半導体装置が得
られる。
込みと同時に形成され、しかも不純物濃度も制御できる
ために製造工程か大幅に短縮される。更に、ｎ型埋込み
層を高濃度にすることによりＣＭＯ３）ランジスタのラ
ッヂアップ現象が制限され信頼性の高い半導体装置が得
られる。
尚、上記実施例においてはｐ型シリコン基板を用いた場
合について説明したがｎ型シリコン基板を用いてもよい
。また素子分離用の絶縁膜として厚さ０．２μｍのＳｉ
Ｏ２膜を用いたか、これに限定されるものではなく、絶
縁膜として各素子を電気的に分離できれば膜厚はさらに
薄くしてもよい。絶縁膜としては、Ｓｉ３Ｎ４膜あるい
は５ｉ０２とＳｉ３Ｎ４膜の二層膜等を用いることかで
きる。また、ｎ＋型型埋力層を形成するないはＳｂなと
てもよい。また、選択エピタキシャル成長する際に５ｉ
Ｈ２Ｃジ２−ＨＣｊ？ Ｈ２混合ガス系を用いたが、
５ｉｌ−１４、ＳｉＨ３Ｃ１゜５ｉＨＣｆｆ３，５ｉＣ
ｆｆ４なトノカスを用いることもできる。
合について説明したがｎ型シリコン基板を用いてもよい
。また素子分離用の絶縁膜として厚さ０．２μｍのＳｉ
Ｏ２膜を用いたか、これに限定されるものではなく、絶
縁膜として各素子を電気的に分離できれば膜厚はさらに
薄くしてもよい。絶縁膜としては、Ｓｉ３Ｎ４膜あるい
は５ｉ０２とＳｉ３Ｎ４膜の二層膜等を用いることかで
きる。また、ｎ＋型型埋力層を形成するないはＳｂなと
てもよい。また、選択エピタキシャル成長する際に５ｉ
Ｈ２Ｃジ２−ＨＣｊ？ Ｈ２混合ガス系を用いたが、
５ｉｌ−１４、ＳｉＨ３Ｃ１゜５ｉＨＣｆｆ３，５ｉＣ
ｆｆ４なトノカスを用いることもできる。
以上説明したように本発明は、第１導電型シリコン基板
に設けた溝の側面部に素子分離用の絶縁膜を形成し、こ
の講に第２導電型シリコン層を堆積することにより、基
板領域とウェル領域とか溝の側面に形成された絶縁膜の
膜厚によって制御されるために、リソグラフィーの解像
度に依存することなく所望の狭い分離領域の形成が可能
となる。
に設けた溝の側面部に素子分離用の絶縁膜を形成し、こ
の講に第２導電型シリコン層を堆積することにより、基
板領域とウェル領域とか溝の側面に形成された絶縁膜の
膜厚によって制御されるために、リソグラフィーの解像
度に依存することなく所望の狭い分離領域の形成が可能
となる。
また、第２導電型埋込み層の不純物濃度はイオン注入量
により所望の値となるために、バイポーラトランジスタ
の第２導電型埋込み層の低抵抗化が計られ、かつ、寄生
サイリスタによるラッヂアップを防止できる効果もある
。
により所望の値となるために、バイポーラトランジスタ
の第２導電型埋込み層の低抵抗化が計られ、かつ、寄生
サイリスタによるラッヂアップを防止できる効果もある
。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するだ
めの工程順に示した半導体チップの断面図、第２図は従
来の半導体装置の製造方法を説明するための半導体チッ
プの断面図である。 １・・・ｐ型Ｓｉ基板、２・・・マスク、３・・・溝、
４・・・５ｉ０２膜、５・・・ｎ４型層、６・・・ｎ＋
型型埋力層、７・・・ｎウェル、８・・・ケート酸化膜
、９・・・ゲート電極、１０・・・ｐ＋型型数散層１１
・・・ｎ＋型拡散９一 層、１２・・・コレクタ、１３・・・ベース、１４・・
・エミッタ、１５・・・層間絶縁膜、１６・・・Ａｅ配
線、２１・・・ｐ型Ｓｉ基板、２２・・・エピタキシャ
ル層、２３・・・ｎ＋型型埋力層、２４・・・ｎ型埋込
み層、２５・・・ｎウェル、２６・・・ｎウェル、２７
・・・素子分離絶縁層、２８・・・ゲート電極、２つ・
・・ｎ＋型型数散層３０・・・ｐ＋型型数散層３１・・
・コレクタ、３２・・・ベース、３３・・・エミッタ。 一゛１＼ −］〇− 第４図 ８°ケニト碌炒汰月央 ｑ ヶ“２ト屯本永
ｆＯＰ−”型土ム’ｔｔＪｔｆイ° ７？′″１μ拓幼
１２’コＬ／７タ ブ３°へ゛−スｆ４ｆ
−ミック １５°層間給未蔽刀更ｆｌ
、：Ａ１商誹隈
めの工程順に示した半導体チップの断面図、第２図は従
来の半導体装置の製造方法を説明するための半導体チッ
プの断面図である。 １・・・ｐ型Ｓｉ基板、２・・・マスク、３・・・溝、
４・・・５ｉ０２膜、５・・・ｎ４型層、６・・・ｎ＋
型型埋力層、７・・・ｎウェル、８・・・ケート酸化膜
、９・・・ゲート電極、１０・・・ｐ＋型型数散層１１
・・・ｎ＋型拡散９一 層、１２・・・コレクタ、１３・・・ベース、１４・・
・エミッタ、１５・・・層間絶縁膜、１６・・・Ａｅ配
線、２１・・・ｐ型Ｓｉ基板、２２・・・エピタキシャ
ル層、２３・・・ｎ＋型型埋力層、２４・・・ｎ型埋込
み層、２５・・・ｎウェル、２６・・・ｎウェル、２７
・・・素子分離絶縁層、２８・・・ゲート電極、２つ・
・・ｎ＋型型数散層３０・・・ｐ＋型型数散層３１・・
・コレクタ、３２・・・ベース、３３・・・エミッタ。 一゛１＼ −］〇− 第４図 ８°ケニト碌炒汰月央 ｑ ヶ“２ト屯本永
ｆＯＰ−”型土ム’ｔｔＪｔｆイ° ７？′″１μ拓幼
１２’コＬ／７タ ブ３°へ゛−スｆ４ｆ
−ミック １５°層間給未蔽刀更ｆｌ
、：Ａ１商誹隈
Claims (1)
- 第１導電型シリコン基板に溝を形成する工程と、前記溝
の側面部に素子分離用の絶縁膜を形成する工程と、側面
部に絶縁膜が形成された前記溝中に第２導電型シリコン
層を堆積する工程とを含むことを特徴とするバイポーラ
トランジスタとＣＭＯＳトランジスタとを有する半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5233087A JPS63219151A (ja) | 1987-03-06 | 1987-03-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5233087A JPS63219151A (ja) | 1987-03-06 | 1987-03-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63219151A true JPS63219151A (ja) | 1988-09-12 |
Family
ID=12911783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5233087A Pending JPS63219151A (ja) | 1987-03-06 | 1987-03-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63219151A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02134863A (ja) * | 1988-11-15 | 1990-05-23 | Nec Corp | 集積回路 |
| JPH05275669A (ja) * | 1992-01-07 | 1993-10-22 | Sharp Corp | 回路内蔵受光素子の製造方法 |
| JP2008529279A (ja) * | 2005-01-20 | 2008-07-31 | ダイオデス・インコーポレーテッド | パワーダイオードを包含する集積回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60117755A (ja) * | 1983-11-30 | 1985-06-25 | Nec Corp | 半導体装置の製造方法 |
-
1987
- 1987-03-06 JP JP5233087A patent/JPS63219151A/ja active Pending
Patent Citations (1)
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