JPS63219151A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63219151A JPS63219151A JP5233087A JP5233087A JPS63219151A JP S63219151 A JPS63219151 A JP S63219151A JP 5233087 A JP5233087 A JP 5233087A JP 5233087 A JP5233087 A JP 5233087A JP S63219151 A JPS63219151 A JP S63219151A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、シリコン基板」−に形成されるバイポーラト
ランジスタとCMOSトランジスタとを有する半導体装
置の製造方法に関し、特に素子分離領域の形成方法に関
する。
ランジスタとCMOSトランジスタとを有する半導体装
置の製造方法に関し、特に素子分離領域の形成方法に関
する。
近来、半導体デバイスにおける高集積化および高速化が
進歩し、低消費電力という利点をもつCMO8型半導体
デバイスと、高速動作の可能なバイポーラトランジスタ
を一つのシリコン基板上に同時に形成するいわゆるBI
CMO8I−ランジスタが注目されている。
進歩し、低消費電力という利点をもつCMO8型半導体
デバイスと、高速動作の可能なバイポーラトランジスタ
を一つのシリコン基板上に同時に形成するいわゆるBI
CMO8I−ランジスタが注目されている。
たとえは、ワタナベ等により、インターナショナル エ
レクトロン デバイシス ミーティング85 (Int
ernational Electron Devic
es Meeting85)の謁講予稿集の423頁(
1985年)において、埋込み二重ウェル構造をもつ高
速BTCMO8VLSI技術に関する論文が報告されて
いる。
レクトロン デバイシス ミーティング85 (Int
ernational Electron Devic
es Meeting85)の謁講予稿集の423頁(
1985年)において、埋込み二重ウェル構造をもつ高
速BTCMO8VLSI技術に関する論文が報告されて
いる。
この論文においては第2図に示すように、p型Si基板
21上の所望の領域にアンチモンおよびホウ素をそれぞ
れイオン注入し、つついてエピタキシャル層22を埋積
することによってn+型埋込み層23とp壁埋込み層2
4を形成する。次に、前記n+型埋込み層23上にnウ
ェル26を、前記p型埋込み層24上にpウェル25を
それぞれ形成し、素子分離絶縁層27を形成する。
21上の所望の領域にアンチモンおよびホウ素をそれぞ
れイオン注入し、つついてエピタキシャル層22を埋積
することによってn+型埋込み層23とp壁埋込み層2
4を形成する。次に、前記n+型埋込み層23上にnウ
ェル26を、前記p型埋込み層24上にpウェル25を
それぞれ形成し、素子分離絶縁層27を形成する。
次に、ゲート酸化膜形成後、ゲート電極28を形成し、
つづいてロチャネルMOSトランジスタのソース・ドレ
インとなるn+型型数散層29pチャネルMOSトラン
ジスタのソース・トレインとなるp“型拡散層30を形
成する。この際、バイポーラトランジスタのコレクタ3
1およびヘース32をイオン注入により形成する。エミ
ッタ33はCMO8)ランジスタの第2配線用ポリシリ
コン層の形成と同時に行い、13 I CMO3半導体
装置を完成させる。
つづいてロチャネルMOSトランジスタのソース・ドレ
インとなるn+型型数散層29pチャネルMOSトラン
ジスタのソース・トレインとなるp“型拡散層30を形
成する。この際、バイポーラトランジスタのコレクタ3
1およびヘース32をイオン注入により形成する。エミ
ッタ33はCMO8)ランジスタの第2配線用ポリシリ
コン層の形成と同時に行い、13 I CMO3半導体
装置を完成させる。
本例の特徴は、埋込み層を形成し、エピタキシャル層を
薄くし、熱処理を少なくすることで不純物の拡散を制限
し、高密度な素子を形成することである。
薄くし、熱処理を少なくすることで不純物の拡散を制限
し、高密度な素子を形成することである。
上述した従来の半導体装置の製造方法りこおいては、埋
込み層をエピタキシャル成長工程を用いて形成し、次に
ウェルを形成し、その後素子分離領域を形成していたた
めに、埋込み層を形成した後に再びウェルを形成する工
程が必要であり、しかも、素子分離を形成する選択酸化
工程において埋込み層やウェルの縦および横方向の拡散
を生じるため素子分離絶縁膜の幅をその分太きくしなけ
れはならないという問題点がある。
込み層をエピタキシャル成長工程を用いて形成し、次に
ウェルを形成し、その後素子分離領域を形成していたた
めに、埋込み層を形成した後に再びウェルを形成する工
程が必要であり、しかも、素子分離を形成する選択酸化
工程において埋込み層やウェルの縦および横方向の拡散
を生じるため素子分離絶縁膜の幅をその分太きくしなけ
れはならないという問題点がある。
本発明の目的は、素子分離領域の幅を狭くした高密度の
半導体装置の製造方法を提供することにある。
半導体装置の製造方法を提供することにある。
本発明の半導体装置の製造方法は、第1導電型シリコン
基板に溝を形成する工程と、前記溝の側面部に素子分離
用の絶縁膜を形成する工程と、側面部に絶縁膜が形成さ
れた前記溝中に第2導電型シリコン層を堆積する工程と
を含んで構成される。
基板に溝を形成する工程と、前記溝の側面部に素子分離
用の絶縁膜を形成する工程と、側面部に絶縁膜が形成さ
れた前記溝中に第2導電型シリコン層を堆積する工程と
を含んで構成される。
(作用)
本発明によれば素子分離領域を形成する絶縁膜は溝の側
面部に形成されるため素子分離領域の幅はこの絶縁膜の
厚さに等しくなり、極めて狭くすることができる。従っ
て高密度の半導体装置が得られる。
面部に形成されるため素子分離領域の幅はこの絶縁膜の
厚さに等しくなり、極めて狭くすることができる。従っ
て高密度の半導体装置が得られる。
次に本発明の実施例について図面を参照して説明する。
第1図(a)〜(d )は、本発明の一実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
まず、第1図(a、 )に示すように、p型シリコン基
板1に厚さ0.7μmの5i02膜を堆積し、リソグラ
フィー技術とドライエツチング技術を用いて所望の領域
に5i02からなるマスク2のパターンを形成し、つづ
いて前記5i02マスクにより反応性イオンエツチング
を用いて側面が基板面に対し垂直となる深さ2μmの講
3を形成する。
板1に厚さ0.7μmの5i02膜を堆積し、リソグラ
フィー技術とドライエツチング技術を用いて所望の領域
に5i02からなるマスク2のパターンを形成し、つづ
いて前記5i02マスクにより反応性イオンエツチング
を用いて側面が基板面に対し垂直となる深さ2μmの講
3を形成する。
次に第1図(b)に示すように、露出したシリコン面を
熱酸化により約0.2μmの酸化膜を形成し、反応性イ
オンエツチングにより溝底部の酸化膜を除去し、溝の側
壁にのみ素子分離用の−ら、− 8i 02膜4を形成し、つついてイオン注入法により
リンをドーズth11 X 10 ”cm−2注入し、
アニールすることで溝底部のシリコン基板にイオン注入
されたn++層5を形成する。
熱酸化により約0.2μmの酸化膜を形成し、反応性イ
オンエツチングにより溝底部の酸化膜を除去し、溝の側
壁にのみ素子分離用の−ら、− 8i 02膜4を形成し、つついてイオン注入法により
リンをドーズth11 X 10 ”cm−2注入し、
アニールすることで溝底部のシリコン基板にイオン注入
されたn++層5を形成する。
次に第1図(C)に示すように、減圧CVD法ニヨリ、
S i 82 C1!−HCe−H2混合ガスを用いる
ことでSi○2膜上には堆積することなく溝3内のシリ
コン基板表面にのみSiを選択的にエピタキシャル成長
させ、満3をn型単結晶シリコン層で埋めこむ。この時
同時にn++埋込み層6を有するnウェル7が形成され
る。
S i 82 C1!−HCe−H2混合ガスを用いる
ことでSi○2膜上には堆積することなく溝3内のシリ
コン基板表面にのみSiを選択的にエピタキシャル成長
させ、満3をn型単結晶シリコン層で埋めこむ。この時
同時にn++埋込み層6を有するnウェル7が形成され
る。
以下第1図(d)に示すように、従来技術を用い、マス
ク2をエッチンク除去し、950℃酸素中でシリコン表
面を熱酸化し、厚さ200人のゲ−l−酸化膜8を形成
し、イオン注入法により、MOSトランジスタのしきい
値電圧を設定するためのイオン注入と、バイポーラ)〜
ランジスタのコレクタ12となるn+型層とヘース]3
となるp型層を形成する。次で、n型の多結晶シリコン
によるゲート電@19を形成し、pヂャネルMO8)ラ
ンジスタのソース・トレインとなるp+型型数散層10
nチャネルM OS 1−ランジスタのソース・ドレイ
ンとなるn+型拡散層]。1をイオン注入により形成す
る。
ク2をエッチンク除去し、950℃酸素中でシリコン表
面を熱酸化し、厚さ200人のゲ−l−酸化膜8を形成
し、イオン注入法により、MOSトランジスタのしきい
値電圧を設定するためのイオン注入と、バイポーラ)〜
ランジスタのコレクタ12となるn+型層とヘース]3
となるp型層を形成する。次で、n型の多結晶シリコン
によるゲート電@19を形成し、pヂャネルMO8)ラ
ンジスタのソース・トレインとなるp+型型数散層10
nチャネルM OS 1−ランジスタのソース・ドレイ
ンとなるn+型拡散層]。1をイオン注入により形成す
る。
次に、CVD法により層間絶縁膜15を堆積し、コンタ
クトホールをあける。次に、バイポーラトランジスタの
エミッタ14を作るn++ポリシリコンを形成し、Af
f配線16を形成することによりB I CMO8半導
体装置が完成する。
クトホールをあける。次に、バイポーラトランジスタの
エミッタ14を作るn++ポリシリコンを形成し、Af
f配線16を形成することによりB I CMO8半導
体装置が完成する。
このように本実施例によれば、素子分離を渚の側面部に
形成したSiO2膜によって行うため素子分離領域の幅
はS j 02膜の膜厚と等しく極めて狭く形成できる
ため、半導体装置を高密瓜化することができる。
形成したSiO2膜によって行うため素子分離領域の幅
はS j 02膜の膜厚と等しく極めて狭く形成できる
ため、半導体装置を高密瓜化することができる。
また、基板と異なる導電型の層が単結晶シリコン層の埋
込みと同時に形成され、しかも不純物濃度も制御できる
ために製造工程か大幅に短縮される。更に、n型埋込み
層を高濃度にすることによりCMO3)ランジスタのラ
ッヂアップ現象が制限され信頼性の高い半導体装置が得
られる。
込みと同時に形成され、しかも不純物濃度も制御できる
ために製造工程か大幅に短縮される。更に、n型埋込み
層を高濃度にすることによりCMO3)ランジスタのラ
ッヂアップ現象が制限され信頼性の高い半導体装置が得
られる。
尚、上記実施例においてはp型シリコン基板を用いた場
合について説明したがn型シリコン基板を用いてもよい
。また素子分離用の絶縁膜として厚さ0.2μmのSi
O2膜を用いたか、これに限定されるものではなく、絶
縁膜として各素子を電気的に分離できれば膜厚はさらに
薄くしてもよい。絶縁膜としては、Si3N4膜あるい
は5i02とSi3N4膜の二層膜等を用いることかで
きる。また、n+型型埋力層を形成するないはSbなと
てもよい。また、選択エピタキシャル成長する際に5i
H2Cジ2−HCj? H2混合ガス系を用いたが、
5il−14、SiH3C1゜5iHCff3,5iC
ff4なトノカスを用いることもできる。
合について説明したがn型シリコン基板を用いてもよい
。また素子分離用の絶縁膜として厚さ0.2μmのSi
O2膜を用いたか、これに限定されるものではなく、絶
縁膜として各素子を電気的に分離できれば膜厚はさらに
薄くしてもよい。絶縁膜としては、Si3N4膜あるい
は5i02とSi3N4膜の二層膜等を用いることかで
きる。また、n+型型埋力層を形成するないはSbなと
てもよい。また、選択エピタキシャル成長する際に5i
H2Cジ2−HCj? H2混合ガス系を用いたが、
5il−14、SiH3C1゜5iHCff3,5iC
ff4なトノカスを用いることもできる。
以上説明したように本発明は、第1導電型シリコン基板
に設けた溝の側面部に素子分離用の絶縁膜を形成し、こ
の講に第2導電型シリコン層を堆積することにより、基
板領域とウェル領域とか溝の側面に形成された絶縁膜の
膜厚によって制御されるために、リソグラフィーの解像
度に依存することなく所望の狭い分離領域の形成が可能
となる。
に設けた溝の側面部に素子分離用の絶縁膜を形成し、こ
の講に第2導電型シリコン層を堆積することにより、基
板領域とウェル領域とか溝の側面に形成された絶縁膜の
膜厚によって制御されるために、リソグラフィーの解像
度に依存することなく所望の狭い分離領域の形成が可能
となる。
また、第2導電型埋込み層の不純物濃度はイオン注入量
により所望の値となるために、バイポーラトランジスタ
の第2導電型埋込み層の低抵抗化が計られ、かつ、寄生
サイリスタによるラッヂアップを防止できる効果もある
。
により所望の値となるために、バイポーラトランジスタ
の第2導電型埋込み層の低抵抗化が計られ、かつ、寄生
サイリスタによるラッヂアップを防止できる効果もある
。
第1図(a)〜(d)は本発明の一実施例を説明するだ
めの工程順に示した半導体チップの断面図、第2図は従
来の半導体装置の製造方法を説明するための半導体チッ
プの断面図である。 1・・・p型Si基板、2・・・マスク、3・・・溝、
4・・・5i02膜、5・・・n4型層、6・・・n+
型型埋力層、7・・・nウェル、8・・・ケート酸化膜
、9・・・ゲート電極、10・・・p+型型数散層11
・・・n+型拡散9一 層、12・・・コレクタ、13・・・ベース、14・・
・エミッタ、15・・・層間絶縁膜、16・・・Ae配
線、21・・・p型Si基板、22・・・エピタキシャ
ル層、23・・・n+型型埋力層、24・・・n型埋込
み層、25・・・nウェル、26・・・nウェル、27
・・・素子分離絶縁層、28・・・ゲート電極、2つ・
・・n+型型数散層30・・・p+型型数散層31・・
・コレクタ、32・・・ベース、33・・・エミッタ。 一゛1\ −]〇− 第4図 8°ケニト碌炒汰月央 q ヶ“2ト屯本永
fOP−”型土ム’ttJtfイ° 7?′″1μ拓幼
12’コL/7タ ブ3°へ゛−スf4f
−ミック 15°層間給未蔽刀更fl
、:A1商誹隈
めの工程順に示した半導体チップの断面図、第2図は従
来の半導体装置の製造方法を説明するための半導体チッ
プの断面図である。 1・・・p型Si基板、2・・・マスク、3・・・溝、
4・・・5i02膜、5・・・n4型層、6・・・n+
型型埋力層、7・・・nウェル、8・・・ケート酸化膜
、9・・・ゲート電極、10・・・p+型型数散層11
・・・n+型拡散9一 層、12・・・コレクタ、13・・・ベース、14・・
・エミッタ、15・・・層間絶縁膜、16・・・Ae配
線、21・・・p型Si基板、22・・・エピタキシャ
ル層、23・・・n+型型埋力層、24・・・n型埋込
み層、25・・・nウェル、26・・・nウェル、27
・・・素子分離絶縁層、28・・・ゲート電極、2つ・
・・n+型型数散層30・・・p+型型数散層31・・
・コレクタ、32・・・ベース、33・・・エミッタ。 一゛1\ −]〇− 第4図 8°ケニト碌炒汰月央 q ヶ“2ト屯本永
fOP−”型土ム’ttJtfイ° 7?′″1μ拓幼
12’コL/7タ ブ3°へ゛−スf4f
−ミック 15°層間給未蔽刀更fl
、:A1商誹隈
Claims (1)
- 第1導電型シリコン基板に溝を形成する工程と、前記溝
の側面部に素子分離用の絶縁膜を形成する工程と、側面
部に絶縁膜が形成された前記溝中に第2導電型シリコン
層を堆積する工程とを含むことを特徴とするバイポーラ
トランジスタとCMOSトランジスタとを有する半導体
装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5233087A JPS63219151A (ja) | 1987-03-06 | 1987-03-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5233087A JPS63219151A (ja) | 1987-03-06 | 1987-03-06 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63219151A true JPS63219151A (ja) | 1988-09-12 |
Family
ID=12911783
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5233087A Pending JPS63219151A (ja) | 1987-03-06 | 1987-03-06 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63219151A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02134863A (ja) * | 1988-11-15 | 1990-05-23 | Nec Corp | 集積回路 |
JPH05275669A (ja) * | 1992-01-07 | 1993-10-22 | Sharp Corp | 回路内蔵受光素子の製造方法 |
JP2008529279A (ja) * | 2005-01-20 | 2008-07-31 | ダイオデス・インコーポレーテッド | パワーダイオードを包含する集積回路 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60117755A (ja) * | 1983-11-30 | 1985-06-25 | Nec Corp | 半導体装置の製造方法 |
-
1987
- 1987-03-06 JP JP5233087A patent/JPS63219151A/ja active Pending
Patent Citations (1)
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JPS60117755A (ja) * | 1983-11-30 | 1985-06-25 | Nec Corp | 半導体装置の製造方法 |
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