JPH03187258A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概　要； ＮチャネルＩ−ランジスタとＰチャネルトランジスタを
有する半導体集積回路において、Ｎチャネルトランジス
タどうし、あるいはＰチャネルトランジスタどうしの素
子分離領域は半導体基板をエッチ〉グして形成された第
１のＩヘレンチと、第１のトレンチの側壁にセルファラ
イン形成された第１の絶縁膜と、第１のトレンチの内側
に、第１の絶縁膜にセルファライン形成された第２のト
レンチと、第２のトレンチの側面部及び底部に形成され
た半導体基体と同導電型のチャネルストッパー領域と、
第２のトレンチ及び側壁に第１の絶縁膜を有する第１の
トレンチを埋め込んだ第２の絶縁膜とにより槽底され、
一方、ＮチャネルトランジスタとＰチャネルトランジス
タ間の素子分離領域は、直上部にゲート電極を有する素
子分Ｎ領域においては、第１及び第２のトレンチと、第
１及び第２のトレンチを酸化膜を介して埋め込んだ導電
膜と、導電膜に接続されたゲート電極とにより、且つ直
上部にゲーＩ・電極を有しない素子分離領域においては
、第１及び第２のトレンチと、第１及び第２のトレンチ
を埋め込んだ絶縁膜とにより構成されるか、あるいは、
直上部にゲート電極を有する素子分離領域においては、
半導体基板をエツチングして形成された第３のトレンチ
と、第３のトレンチを酸化膜を介して埋め込んだ導電膜
と、導電膜に接続されたゲート電極とにより、且つ直上
部にゲート電極を有しない素子分離領域においては、第
３のトレンチと、第３のトレンチを埋め込んだ絶縁膜と
によりｆ！戊されるかのいずれかの構造に形成されてい
るため、同チャネル及び異チャネルＩ・ランジスタ間と
もトレンチ素子分離領域が形成できることによる高集積
化を、Ｎチャネル■・ランジスタ及びＰチャネルトラン
ジスタとも完全にトレンチ側壁のリークを制御できるこ
とによる高性能化を、ソーストレイン領域とチャネルス
トッパー領域を分離形成できるため、ソースドレイン接
合容量を低減できることによる高速ｆヒ及び接合耐圧を
あげることができることによる高機能化を、チャネル幅
方向Ｉ＼のチャネルスＩ−・ソバー頭域の横方向拡散を
防止できるため、伝達コンダクタンスを上げることがで
きることによる高速化及び闇値電圧を容易に制御できる
ことによる高性能ｆヒを、さらに基体コンタクト領域を
素子分離領域の一部で形成できることによる高集積ｆヒ
を可能とした半導体装置。

［産業上の利用分野］ 本発明はＭＩＳ型半導体装置に係り、特にＣ−ＭＯ９型
半導体集積回路において、側壁リークを制御した微細な
トレンチ素子分離領域を実現した半導体装置に関する。

従来、素子分離領域の形成に関しては、窒ｆヒ膜による
選択酸化を利用した、いわゆるＬＯＣＯ５法により形成
されてきたが、ＬＯＣＯ３法により必ず生じてしまうス
トレスを講引するバーズビークによる性能の劣１ヒ及び
高集積化Ｉ＼の限界から、最近ではトレンチ素子分離領
域の形成が検討されている。しかし現段階でのトレンチ
素子分離領域の形成においては、Ｎチャネルトランジス
タ及びＰチャネルトランジスタとも１ヘレンチ側壁のリ
ークを抑制できないため、特にＮチャネルトランジスタ
とＰチャネルトランジスタの境界における両トランジス
タのトレンチ側壁に形成されるサイドチャネルトランジ
スタの動作を制御できないため、低い出力レベルの増大
あるいは高い出力レベルの低減が発生することにより、
動作マージンの減少を生じ、高性能１ヒｌ＼の妨げにな
るという問題が顕著になってきている６そこで、Ｎチャ
ネルトランジスタ及びＰチャネルトランジスタともＩ・
レンチ側壁リークの完全な抑制あるいは制御を実現した
高集積なトレンチ素子分離領域を形成できる手段が要望
されている。

［従来の技術］ 第５図（ａ）（ｂ）は従来の半導体装置の模式側断面図
で、５１はｐ−型シリコン（Ｓｉ）基板、５２はｎ型ウ
ェル領域、５３はｐ型ウェル領域、５４は素子分離領域
形成用のトレンチ、５５はトレンチ埋め込み絶縁膜、５
６は■）生型チャネルスト・ソバ−領域、５７はｎ生型
チャネルスト〜・・ｌパー領域、５８はｐ十型ソースド
レイン領域、５９はｎ十型シースドレイン領域、６０は
ゲート酸１ヒ膜、６１はゲーＩ・電極、６２は不純物ブ
ロリク用酸１ヒ膜、Ｇ３は燐珪酸ガラス（ｐｓｃ）膜、
６４はＡＩ配線を示している、 同図においては、ｐ−型シリコン基板５１に選択的にｎ
型ウェル領域５２及びｐ型ウェル領域５３が設けられ、
ｎ型ウェル領域５２にＰチャネルトランジスタが、ｐ型
ウェル領域５３にＮチャネルトランジスタが、それぞれ
形成されている。Ｎチャネルトランジス２間素子分離領
域はシリコ〉基板をエツチングして形成したトレンチ５
４、トレンチ５４を埋め込んだ絶縁膜５５及びトレンチ
５４の側面部及び底部に設けられたｐ生型チャネルスト
ッパー領域５Ｇとにより形成され、ＰチャネルＩ・ラン
ジスタ間素子分離領域はシリコン基板を工・ソチングし
て形成したトレンチ５４、トレンチ５４を埋め込んだ絶
縁膜５５及びトレンチ５４の側面部及び底部に設けられ
たｎ十型チャネルストッパー領域５７とにより形成され
ている。又、ＮチャネルトランジスタとＰチャネルトラ
ンジスタ間の素子分離領域はシリコン基板をエツチング
して形成したトレンチ５４及びトレンチ５４を埋め込ん
だ絶縁膜５５とにより形成されている。半導体基板内部
のリーク又はバンチスルー現象を抑えた極めて微細な素
子分離領域を形成するため、ｐ生型チャネルスト・ソバ
−領域５３はかなり高濃度に及びトレンチ５４は両ウェ
ル領域より深く形成されている。（ただし同図において
、破線で示されるｐ十型ソースドレイン領域５８及びｎ
＋型ソースドレイン領域５９は紙面に垂直方向の位置ず
れを示している。）同チャネルトランジスタ間において
は、素子分離領域がトレンチにより規定されているため
、極めて高集積に形成されているが、かなり高濃度のチ
ャネルストッパー領域とソーストレイン鎖酸が接触して
いるため、ソースドレイン接合容量の増大により高速１
ヒに及びシースドレイン接合耐圧の減少により高機能化
に難があった。又、チャネルスト・ソバ−領域がチャネ
ル領域に横方向拡散するため、伝達コンダクタンスの低
下により高速ｆヒに及び閾値電圧の精密な制御ができに
くくなる二とにより高性能ｆヒに難があった。異チャネ
ルトランジスタ間においても、素子分離領域がトレンチ
により規定されているため、極めて高集積に形成されて
いるが、それぞれの基体に印加される電圧が、反対導電
型の基体に形成されるＭＩＳ電界効果トランジスタの側
壁に生じるサイドチャネ！レトランシ′スタをオン′さ
せる向きに働くため、低い出力レベルの増大あるいは高
い出力レベルの低減が発生することにより、回路動作マ
ージンの減少を生じ、高性能化に難があるという欠点も
あった。

［発明が解決しようとする問題点］ 本発明が解決しようとする問題点は、従来例に示される
ように、ソースドレイン接合容量を低減し、ソースドレ
イン接合耐圧を増大させ、伝達コンダクタンスの低下を
防止し、閾値電圧の制御を容易にし、同チャネル及び異
チャネルトランジスタ間のトレンチ側壁に発生するサイ
ドチャネルＩ・ランジスタを制御した高集積なトレンチ
素子分離領域の形成ができなかったことである。

［問題点を解決するための手段］ 上記問題点は、一導電型及び反対導電型半導体基体に形
成された同チャネルＭＩＳ電界効果トランジスタ間の素
子分離領域は、前記半導体基体に形成された第１のトレ
ンチと、前記第１のトレンチの内側に、前記第１のトレ
ンチのエツジより等距８’Ｌ　ｉ４れて形成された第２
のトレンチと、前記第２のトレンチの側面部及び底部に
形成された前記半導体基体と同導電型のチャネルストッ
パー領域と、前記第１及び第２のトレンチを埋め込んだ
絶縁膜とを備えてなり、一方、前記半導体基体の境界に
形成された異チャネルＭＩＳ電界効果Ｉ・ランジスタ間
の素子分離領域は、少なくとも直上部に前記異チャネル
ＭＩＳ電界効果トランジスタのグー１−電極を有する素
子分離領域においては、前記半導体基体に形成された前
記第１及び第２のトレンチと、前記第１及び第２のトレ
ンチを酸１ヒ膜を介して埋め込んだ導電膜と、前記導電
膜に接続された前記ゲーＩ〜電極とを備えてなり、且つ
直上部に前記異チャネルＭＩＳ電界効果トランジスタの
前記ゲート電極を有しない素子ｌＩ＋離領域においては
、前記半導体基体に形成された前記第１及び第２のトレ
ンチと、前記第１及び第２のトレンチを埋め込んだ前記
絶縁膜とを備えてなるか、あるいは、少なくとも直上部
に前記異チャネルＭＩＳ電界効果トランジスタの前記ゲ
ート電極を有する素子分離領域においては、前記半導体
基体に形成された第３のトレンチと、前記第３のトレン
チを前記酸化膜を介して埋め込んだ前記導電膜と、前記
導電膜に接続された前記ゲーＩ・電極とを皓えてなり、
且つ直上部に前記異チャネルＭＩＳ電界効果トランジス
タの前記ゲート電極を有しない素子分離領域においては
、前記半導体基体に形成された前記第３のトレンチと、
前記第３のトレンチを埋め込んだ前記絶縁膜とを備えて
なる本発明の半導体装置によって解決される。

［作　用］ 即ち本発明の半導体装置においては、Ｎチャネル１ヘラ
ンジスタとＰチャネルトランジスタを有する半導体集積
回路において、Ｎチャネル１〜ランジスタどうし、ある
いはＰチャネル１−ランジスタどうじの素子分離領域は
半導体基板をエツチングして形成された第１のトレンチ
と、第１のトレンチの側壁にセルファライン形成された
第１の絶縁膜と、第１のトレンチの内側に、第１の絶縁
膜にセルファライン形成された第２のトレンチと、第２
のトレンチの側面部及び底部に形成された半導体基体と
同導電型のチャネルスＩ・・ソバ−領域と、第２のトレ
ンチ及び側壁に第■の絶縁膜を有する第１のトレンチを
埋め込んだ第２の絶縁膜とにより構成され、一方、Ｎチ
ャネルトランジスタとＰチャネルトランジスタ間の素子
分離領域は、直上部にゲート電極を有する素子分離領域
においては、第１及び第２の１〜レンチと、第１及び第
２のトレンチを酸化膜を介して埋め込んだ導電膜と、導
電膜に接続されたゲート電極とにより、且つ直上部にゲ
ート電極を有しない素子分離領域においては、第１及び
第２のトレンチと、第１及び第２のトレンチを埋め込ん
だ絶縁膜とにより構成されるか、あるいは、直上部にゲ
ート電極を有する素子分離領域においては、半導体基板
をエツチングして形成された第３のトレンチと、第３の
１へレンチを酸１ヒ膜を介して埋め込んだ導電膜と、導
電膜に接続されたゲー１へ電極とにより、且つ直上部に
ゲート電極を有しない素子分離領域においては、第３の
トレンチと、第３の１へレンチを埋め込んだ絶縁膜とに
よりｆＩ或されるかのいずれかの構造に形成されている
。したがって、同チャネル及び異チャネルトランジスタ
間ともトレンチ素子分離領域が形成できることによる高
集積ｆヒを、同チャネルＩ・ランジスタどうじの領域に
おいては、第１のトレンチの側壁に形成した第１の絶縁
膜によりソースドレイン領域とチャネルストッパー領域
を分離して形成できるため、ソーストレイン接合容量を
低減できることによる高速ｆヒ及びソースドレイン接合
耐圧を上げることができることによる高機能化を、又、
チャネルスト・ソバ−領域の横方向拡散を訪止したチャ
ネル領域を形成できるため、伝達コンダクタンスを上げ
ることができることによる高速ｆヒ及び間隙電圧を容易
に制御できることによる高性能化を、さらに、チャネル
領域のすぐ下のトレンチ側壁にチャネルストッパー領域
を形成できるため、ゲート電極での制御が及ばない深い
部分のトレンチ側壁のリークを抑制できることによる高
住能ｆヒを可能にすることができる。一方、異チャネル
トランジスタの境界領域においては、ＮチャネルＩ・ラ
ンジスタ及びＰチャネルＩ〜ランジスタのトレンチの（
！ｔ１壁に形成されるサイドチャネルトランジスタを酸
１ヒ膜を介して埋め込んだ導電膜をゲーＩ、電極とし制
御３１することができるため、伝達コンダクタンスを上
げることかできることによる高速化及び回路動作マージ
ンを増すことができることによる高性能「ヒを可能とす
ることもできる。

即ち、極めて高速、高機能、高性能且つ高集積な半導体
集積回路の形成を可能とした半導体装置を得ることがで
きる。

［実施例Σ 以下本発明を、図示実施例により具体的に説明する。第
１図（ａ）（１ｋ）は本発明の半導体装置における第１
の実施例の模式側断面図、第２図（ａ）（ｂ）は本発明
の半導体装置における第２の実施例の模式側断面図、第
３図（λ）（＋１）は本発明の半導体装置における第３
の実施例の模式側断面図、第４図（ａ）〜（ｅ）は本発
明の半導体装置における製造方法の一実施例の工程断面
図でξ）る。

全図を通じ同一対象物は同一符号で示す。

第１図（ａ）（ｂ）はｐ型シリコン基板を用いた際の本
発明の半導体装置における第１の実施例で、（ａ）はチ
ャネル長方向を、（１））はチャネル幅方向を、１は１
０　　ｃｍ　　程度のｐ−型シリコン基板、２は１０１
６ｃｍ−３程度のｎ型ウェル領域、３は１０１６ｃｍ−
３程度のｐ型ウェル領域、４は深さＱ５７ａｍ程度の素
子分離領域形成用の第１のトレンチ、５は第１のトレン
チｍ１壁絶縁膜（第１の絶縁膜）、６は深さ３．５％Ｉ
Ｄ程度の素子分離領域形成用の第２のＩ・レンチ、７は
第１及び第２のトレンチ埋め込み絶縁膜（第２の絶縁膜
〉、８は１８ｎ０１程度のサイドチャネルトランジスタ
のグー１−酸化膜、９は埋め込み導電膜〈サイドチャネ
ル１〜ランジスタのゲート電極〉、１０は１０　　ｃｎ
＋　　程度のｎ生型チャネルスト・ソバ−領域、１１は
１０　　ｃｒａ　　程度のｐ生型チャネルスｈ　ツバー
＠域、１２は１０　　ｃｍ　　程度の■）生型ソースド
レイン頭域、１３は１０２’ｃｍ−３程度のｎ十型ソー
スドレイン領域、１４は１８ｎｍ程度のグー１−酸化膜
、１５は３０００ｍ程度のゲート電極、１Ｇは３５ｎｍ
程度の不純物ブロック用酸化膜、１７は０００１１１１
程度の燐珪酸ガラス（ＰＳＧ）膜、１８は１Ｐｍ程度の
Ａ１配線を示している。

同図においては、ｐ−型シリコン基板１に選択的にｎ型
ウェル領域２及びｐ型ウェル領域３が設けられ、ｎ型ウ
ェル領域２にＰチャネルトランジスタが、ｐ型ウェル領
域３にＮチャネルトランジスタがそれぞれ形成されてい
る。ＮチャネルＩ・ランジスタどうし、あるいはＰチャ
ネｌレトランジ゛スタどうしの素子分離領域はｎ型つエ
ル領域２あるいはｐ型ウェル領域３が設けられたシリコ
ン基板１をそれぞれエツチングして形成された第１のト
レンチ４と、第１のトレン′チ４の１鋼壁にセルファラ
イン形成された第１の絶縁膜５と、第１のトレンチ４の
内側に、第１の絶縁膜５にセルファライン形成された第
２のトレンチ６と、第２の１へレンチ６の側面部及び底
部にセルファライン形成されたｎ十をチャネルスｌヘツ
パー碩域１０あるいはｐ＋型チャネルスト・ソバー頭域
１１と、第２のトレンチ６及び側壁に第１の絶縁膜５を
有する第１の１へレンチ４を埋め込んだ第２の絶縁膜７
とにより形成されており、又、微細な素子分離領域下で
のリーク又はパンチスルー現象を防止するため、ｎ上型
チャネルストッパー領域１０あるいはｐ十型チャネルス
トッパー領域１１はかなり高濃度に及びかなり深くまで
形成している、（ＮチャネルトランジスタとＰチャネル
トランジスタの境界の素子分離領域も同時に形成するた
め、ｎ型ウェル領域２と１）型ウェル領域３を分離する
必要上、少なくともｎ型ウェル領域２及びｐ型ウェル領
域３より深い第２のトレンチ６及びｎ生型チャネルス１
〜・ソバ−領域１０あるいは■）半型チャネルスト・ソ
バ−領域１１を形成している。〉一方、ＮチャネルＩヘ
ランジスクとＰチャネルトラフジ２フ間の素子分離領域
は、直上部にゲート電極１５を有する素子分離領域にお
いては、第１及び′第２のトレンチ（４，６）と、第１
及び第２のトレンチ（４，６）を酸化膜８を介して埋め
込んだ導電膜９と、導電膜９に接続されたゲート電極１
５とにより、且つ直上部にゲー１へ電極１５を有しない
素子分離領域においては、第１及び第２のトレンチ〈４
．６〉と、第１及び第２のトレンチ（４，６）を埋め込
んだ絶縁膜７とにより形成されている。〈ただし同図に
おいて、破線で示される丁）平型ソーストレイン領域１
２及びｎ生型ソースドレイン領域１３は紙面に垂直方向
の位置ずれを示している。）したがって、同チャネル及
び異チャネルＩ−ランジスタ間ともＩ・レンチ素子分離
領域が形成できることによる高集積ｆヒを、同チャネル
Ｉ・ランジスタ間の素子分離領域においては、第１のト
レンチの側壁に形成した第１の絶縁膜によりソーストレ
イン領域とチャネルス１−ツバー碩域を分離して形成で
きるため、ソースドレイン接合容量を低減できることに
よる高速ｆヒ及びソーストレイン接合耐圧を上げること
ができることによる高機能ｆヒを、又、チャネルスＩ−
ツバー舐域の横方向拡散を防止したチャネル領域を形成
できるため、ｆ五速コンダクタンスを上げることができ
ることによる高速化及び開鎖電圧を容易に制御できるこ
とによる高性能化を、さらに、チャネル領域のすぐ下の
トレンチ側壁にチャネルス？−ツバー領域を形成できる
ため、ゲー■・電極での制御が及ばない深い部分のトレ
ンチ側壁のリークを抑制できることによる高性能ｆヒを
可能にすることができる。一方、異チャネルＴへラシジ
スタ間の素子分離領域においては、Ｎチャネルｙ−ラン
ジスタ及びＰチャネルトランジスタのトレンチの側壁に
形成されるサイドチャネルＩ・ランジスタを酸化膜を介
して埋め込んだ導電膜をゲート電極とし制御することが
できるため、伝達コンダクタンスを上げることができる
ことによる高速化及び回路動作マージンを増すことがで
きることによる高性能ｆヒを可能とすることもできる。

第２図（ａ）（ｂ）は本発明の半導体装置における第２
の実施例の模式側断面図で、（ａ）はチャネル長方向を
、（１０はチャネル幅方向を、１〜１８は第１図と同じ
物を、１９は半導体基体接続領域（選択ｆヒ字気相成長
タングステン膜）を示している。

同図においては、同チャネルトランジスタ間の素子分離
領域の一部において、第１及び第２のトレンチ埋め込入
絶縁膜７の替わりに選択化学気相成長タングステン膜１
９が設けられ、この選択１ヒ学気相成長タングステン膜
１９を介してｒｌ型ウェル領１．１２あるいはＩ）型ウ
ェル領域３に規定電圧が印加されている以外は第１の実
施例と同じ構造に形成さｈている。（たたし、ｎ型基体
接続部においては導電層１９と接触する部分に１０２１
０２Ｏ’程度の１１＋型不純物領域を設ける必要かある
。）本実施例に才３いては、第１の実施ｆ列の効果に加
え、半導体基体接続領域を素子分離領域内で形成できる
ため、さ＾に高集積１ヒが可能である。

第３図（ａ）（ｂ）は本発明の半導体装置における第３
の実施例の模式側断面図で、（ａ）はチャネル長方向を
、（１））はチャネル幅方向を、１〜１８は第１図と同
じ物を、２０は異チャネルトランジスタ間素子分離領域
形成用第３のトレンチを示している、同図に３いては、
異チャネルトランジスタ間の素子分離領域を同チャネル
トランジスタ間の素子分離領域とは別に単一のトレンチ
１こより形成していること及び゛同チャネノし７〜ラン
ジスタ間の素子分離領域の第２の１〜レンチを！〕型ウ
つル領ｉ！！２及び■）型ウェル領域３より浅く形成し
ていること以外は第１の実施例と同じ構造ｔ″″、″、
形成いる９本実施例においては、第１の実施例の効果に
加え、製造における自由度が増すため、より広範な半導
体集積回路に使用されることが可能である−次いで本発
明に係る半導体装置の製造方法の一実施例について第４
図（ａ）〜（ｅ）及び第１図を参照して説明する。

第４図（ａ） ｐ−型シリコン基板■に酸化膜２１及び窒ｆヒ膜２２を
成長させる。次いで通常のフォトリソグラフィー技術を
利用し、レジスｒへ＜１２１示せず〉をフスク層として
、燐をイオン注入してｎ型つエル領Ｎ２を、硼素をイオ
ン注入してｐ型ウェル領域３をそｈ−￥”ｉ−を選択的
に順次画定する〜次いて不要なレジストを除去する。次
いて゛通常のフオＩ・リソグラフィー技術を利用し、レ
ジスｌ−（図示せず）をフスク層として、窒ｆヒ膜２２
、酸化膜２１．ｐ−型シリコン基板１の一部（深さ０．
にｍ程度）を選択的に順次工・ノチングし、第１のトレ
ンチ４を形成する。次いてルジス１へを除去する１、 第４図（１）） 次いでｆヒ学気相成長酸化膜を成長させ、異方性ドライ
エ・ソチンクをおこない、第１のトレンチ４の側壁に１
ヒ字気用戒長酸１ヒ膜からなる第１の絶縁膜５を形成す
る。次いで第１の絶縁膜５及び窒１ヒＪ！’、！　２２
をフスク層として、露出した第１の１ヘレンチ１１内の
ｐ−型シリコン基板１の一部（深さ３．５Ｐｍ程度〉を
工・ノチングし、第２のトレンチ６を形成する−次いで
薄い１ヒ学気相成長酸化膜（図示せず）を成長させる。

次いで高温ランニングし所望の深さを持−）ｎ型つエル
領域２及びり型Ｐ７エル頑域３を形成する、次いで通常
のフォＩ・リソグラフィー技１４．ｉを利用し、レジス
ト（図示せず）、第１の絶縁膜５及び窒１ヒ膜２２をフ
スク層として、ｑ１素を斜めイオン注入してＩ）半型チ
ャネルス１〜・１バー領域１１を、燭を斜めイオン注入
してｎ平型チャネルス１”　、ｚバー領域１０を第２の
トレンチ６の側面部及び底部にそれぞれ選択的に順次画
定する。次いで不要のレジスｒ−を除去する５次いで不
要のイオン注入用の薄い酸化膜をエツチング除去する。

第４図（Ｃ） 次いで１ヒ学気相成長酸１ヒ膜を成長させ、異方性ドラ
イエツチングをおこない、第２のトレンチ６及び側壁に
第１の絶縁膜５を有する第１のトレンチ４に１ヒ学気相
戊長酸化膜からなる第２の絶縁膜７を埋め込む。次いで
通常のフォＩ・リソグラフィー技術を利用し、レジスト
（図示せｆ）及び窒ｆヒ膜２２をフスク層として、第１
のトレンチ４及び第２の１ヘレンチ６に埋め込んだ第２
の絶縁膜７及び第１の絶縁膜５を選択的に工・ノチング
除去する７次いでレジスＩ〜を除去する３次いでＭ（ヒ
膜２２及び酸化膜２１を工・１チング除去する。

第４図（（１） 次いでゲート酸化膜１４を成長させる−　（このゲート
酸化膜は選択的に露出した第１の１へレンチ４及び第２
のトレンチ６の側壁及び°底部にも形成されサイドチャ
ネ７レトラン′シ゛スタのゲート酸化膜８とらなる。）
次いで不純物を含んだ第１の多結晶シリコシ膜を成長さ
せ、異方性ドライエツチングし、第１のＩ・レンチ４及
び第２のトレンチ６の一部に埋め込みサイドチャネルＩ
・ランジスタのゲート電極９を形成する９次いで不純物
を含んだ第２の多結晶シリコン膜を成長させる、次いで
通常のフォトリソグラフィー技術を利用し、レジス１へ
（図示せず〉をフスク層として、第２の多結晶シリコン
膜を異方性ドライエ・Ｖチングし、ゲー７．電極１５を
形成する５次いてルジスＩ・を除去する。

第４図Ｃｅ） 次いで通常のフす７ヘリソグラフイー技術を利用し、レ
ジスト（図示せず）、第１の絶縁膜５、第２の絶縁膜７
及びゲート電極１０をフスク層として、硼素をイオン注
入してｐ平型ソースドレイン領１或１２を、砒素をイオ
ン注入してｎ平型ソースドレイシ領域１３をそれそ２ヒ
選択的に順次画定する。；穴いて不要のレジスＩ・を除
去する。

第１図 次いで不要のグー１−酸１ヒ膜１４をエツチング除去す
る。次いで通常の技法を適用することにより不純物ブロ
ック銅酸化膜１６及び燐珪酸ガラス（ＰＳＧ）膜１７の
成長、高温熱処理によるソーストレイン領域の深さの制
御、電極コンタクト窓の形成、Ａ１配線１８の形成等を
おこない半導体装置を完成する。

以上実施例に示したように１本発明の半導体装置によれ
は°、同チャネル及び゛異チャネルトランジスタ間とも
トレンチ素子分離領域が形成できることによる高集積ｆ
ヒを、同チャネルＴ〜ランジスタどうしの領域にわいて
は、第１の１ヘレンチの側壁に形成した第１の絶縁膜に
よりソーストレイン領域とチャネルストッパー１１ｉを
分離して形成できるため、ソーストレイン接き容量を低
減できることによる高速ｆヒ及びソースドレイン接合耐
圧を上げることができることによる高機能ｆヒを、又、
チャネルストッパー領域の横方向拡散を防止したチャネ
ル領ｊ或を形成できるため、ｆ五速コンダクタンースを
上げることかできることによる高速１ヒ及び閾値電圧を
容易に制御できることによる高性能ｆヒを、さ４に、チ
ャネルｆｊ域のすぐ下のトレンチ側壁にチャネノ「スト
・ソバ−領域を形成できるため、ゲー１・電極での制御
が及ばない深い部分のトレンチ側壁のリークを抑制でき
ることによる高性能ｆヒを可能にすることができる。一
方、異チャネルＩ・ランジスタの境界領域においては、
ＮチャネルＩ・ランジスク及びＰチャネル１〜ランジス
タのトレンチの側壁に形成されるサイドチャネルトラン
ジスタを酸化膜を介して埋め込んだ導電膜をゲート電極
とし制御することができるため、伝達コンダクタ〉スを
上げることができることによる高速化及び回路動作マー
ジンを増すことができることによる高性能ｆヒを可能に
することもできる。

′Ｌ発明の効果］ 以上説明のように本発明によれば、ＭＩＳ型半導体装置
において、同チャネル及び異チャネル？−ラ〉ジスタ間
とらＩ〜しンチ素子汁離領域が形成できることによる高
集積ｆヒを、Ｎチャネルトランジスタ夜びＰチャネル？
ヘランジスタとも完全に１〜レンチ側壁のリークを制御
できることによる高性能（Ｌ、を、ソースドレイシ領１
或とチャネ）Ｌス１−・ソバ−領域を分離形成できるた
め、ソースドレイン接合容量を低減できることによる高
速化及び接合耐圧をあげることができることによる高機
能化を、チャネル幅方向へのチャネルストッパー領域の
横方向拡散を防止できるため、伝達コンダクタンスを上
げることができることによる高速化及び閾値電圧を容易
に制御できることによる高性能化を、さらに基体コンタ
クＩ・領域を素子分離領域の一部で形成できることによ
る高集積化を可能にすることができる。即ち、極めて高
速、高機能、高性能化つ高集積な半導体集積回路の形成
を可能とした半導体装置を得ることができる。

【図面の簡単な説明】

第１図（ａ）（ｂ）は本発明の半導体装置における第１
の実施例の模式側断面図、 第２図（ａ）（ｂ）は本発明の半導体装置における第２
の実施例の模式側断面図、 第３図（ａ）（１））は本発明の半導体装置における第
３の実施例の模式側断面図、 第４図（ａ）〜（ｅ）は本発明の半導体装置における製
造方法の一実施例の工程断面図。 第５図（ａ）（１））は従来の半導体装置の模式側断面
図である。 図において、 １はｐ−型シリコン基板、 ２はｎ型つエル領域、 ３はｐ型Ｏエル頭載、 ４は素子沖離％１１ｉｊ！形戊用の第１のＩ・しンチ、
５は第１のトレンチ側壁絶縁膜（第１の絶縁膜〉、 ６は素子分離領域形戊用の第２のＩヘレンチ、７は第１
及び第２のトレンチ埋め込み絶縁膜〈第２の絶縁ｐｉＩ
Ａ〉、 ８はサイドチャネルトランジスタのゲート酸１ヒ膜、 ９は埋め込み導電膜（サイドチャネルＩ・ランジスタの
ゲート霊園）、 １０はｎ−型チャネルスＩ−・ソバー饋域、１１はｐ生
型チャネルース■〜リバー領Ｉ或、１２はｐ−型ソース
ドレイシ領域、 １３はｎ十型ソースドレイン領域、 １４はゲート酸化膜、 １５はゲーＩ−電極、 １Ｇは不純物ブロック用＠］ヒ膜、 １７は燐珪酸ガラス（ＰＳＧ）膜、 １８はへ１配線、 １９は半導体基体接続領域（選択化学気相成長タングス
テン膜）、 ２０は異チャネルＩ・ランジスタ間素子分離領域形成用
の第３のトレンチ を示す９

Claims (3)

【特許請求の範囲】
1. （１）一導電型及び反対導電型半導体基体に形成された
   同チャネルＭＩＳ電界効果トランジスタ間の素子分離領
   域は、前記半導体基体に形成された第１のトレンチと、
   前記第１のトレンチの内側に、前記第１のトレンチのエ
   ッジより等距離離れて形成された第２のトレンチと、前
   記第２のトレンチの側面部及び底部に形成された前記半
   導体基体と同導電型のチャネルストッパー領域と、前記
   第１及び第２のトレンチを埋め込んだ絶縁膜とを備えて
   なり、一方、前記半導体基体の境界に形成された異チャ
   ネルＭＩＳ電界効果トランジスタ間の素子分離領域は、
   少なくとも直上部に前記異チャネルＭＩＳ電界効果トラ
   ンジスタのゲート電極を有する素子分離領域においては
   、前記半導体基体に形成された前記第１及び第２のトレ
   ンチと、前記第１及び第２のトレンチを酸化膜を介して
   埋め込んだ導電膜と、前記導電膜に接続された前記ゲー
   ト電極とを備えてなり、且つ直上部に前記異チャネルＭ
   ＩＳ電界効果トランジスタの前記ゲート電極を有しない
   素子分離領域においては、前記半導体基体に形成された
   前記第１及び第２のトレンチと、前記第１及び第２のト
   レンチを埋め込んだ前記絶縁膜とを備えてなるか、ある
   いは、少なくとも直上部に前記異チャネルＭＩＳ電界効
   果トランジスタの前記ゲート電極を有する素子分離領域
   においては、前記半導体基体に形成された第３のトレン
   チと、前記第３のトレンチを前記酸化膜を介して埋め込
   んだ前記導電膜と、前記導電膜に接続された前記ゲート
   電極とを備えてなり、且つ直上部に前記異チャネルＭＩ
   Ｓ電界効果トランジスタの前記ゲート電極を有しない素
   子分離領域においては、前記半導体基体に形成された前
   記第３のトレンチと、前記第３のトレンチを埋め込んだ
   前記絶縁膜とを備えてなることを特徴とする半導体装置
   。
2. （２）前記絶縁膜は複数の膜からなることを特徴とする
   特許請求の範囲第１項記載の半導体装置。
3. （３）前記同チャネルＭＩＳ電界効果トランジスタ間の
   素子分離領域を形成する前記第１及び第２のトレンチを
   埋め込んだ前記絶縁膜の一部が前記絶縁膜の替わりに前
   記第１のトレンチの側壁に形成された第１の絶縁膜と、
   前記第２のトレンチ及び側壁に第１の絶縁膜を有する前
   記第１のトレンチを埋め込み前記半導体基体に接続した
   導電層からなることを特徴とする特許請求の範囲第１項
   記載の半導体装置。