JPS6021560A - 相補型ｍｏｓ半導体装置及びその製造方法 - Google Patents

相補型ｍｏｓ半導体装置及びその製造方法

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JPS6021560A
JPS6021560A JP58128919A JP12891983A JPS6021560A JP S6021560 A JPS6021560 A JP S6021560A JP 58128919 A JP58128919 A JP 58128919A JP 12891983 A JP12891983 A JP 12891983A JP S6021560 A JPS6021560 A JP S6021560A
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element isolation
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Satoru Maeda
哲 前田
Hiroshi Iwai
洋 岩井
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は相補型Ｍ０８半導体装置及びその製造方法の改
良に関する。
〔発明の技術的背景〕
周知の如く、相補型ＭＯ８半導体装置（以下ＣＭＯ８と
略す）は同一基板上にｐチャンネルＴｒとｎチャンネル
Ｔｒを形成したものである。特に、最近の０ＭＯ８は高
密度、高集積化に伴ない微細化技術の確立が要望されて
いる。
ところで、従来の０ＭＯ８は以下に示す方法によシ製造
されている。
まず、例えばｎ型（１００）面のシリコン基板１上に熱
酸化膜２を成長させ、更に写真蝕刻法によシラニル予定
部が除去されたレジスト・臂ターン３を形成した後、こ
れをマスクとしてポロンを例えば１００　ｋａＶ、ドー
ズ量８．５ＸＩＯ１２（’ＦＦ＋−２の条件でイオン注
入して基板１にだロンイオン注入層４を形成する（第１
図（ａ）図示）。つづいて、レジストパターン３を除去
し、イオン注入層４を例えば１２０（１，３０時間熱拡
散してｐ−ウェル領域５を形成し、更に熱酸化膜２をエ
ツチング除去した後、再度熱酸化膜６、シリコン窒化膜
７を順次形成する（第１図（ｂ）図示）。
ひきつづき、シリコン窒化膜のフィールド部をフォトエ
ツチング技術により選択エツチングしてシリコン窒化膜
ノ９ターン７ａ〜７ｃｌ形成する（第１図（ｃ）図示）
。
次いで、写真蝕刻法にょ９ｐ−ウェル領域５以外を覆う
レジストパターン８を形成し、該レジストパターン８及
びシリコン窒化膜パターン？ｂをマスクとして例えばが
ロンを加速電圧４０　ｋｅｙ、）’−、ｅ量８　Ｘ　Ｉ
　Ｏ”ｃｍ−２（７）条件ティオン注入した後、熱拡散
を行なってフィールド反転防止用のｐ＋層９を形成する
（第１図（ａ）図示）。
つづいて、レジストパターン８を除去し・再度写真蝕刻
法によ、！７ｐ−ウェル領域５を覆うレジストパターン
１０を形成し、該レジストパターン１０及びシリコン窒
化膜パターン７ａ、７ｃをマスクとして例えばリンを加
速電圧１００ｋｅＶ１　ドーズＭｒ　５　Ｘ　１０１２
ｃｍ−２の条件でイオン注入した後、熱拡散を行なって
フィールド反転防止用の１層１１を形成する（第１図（
、）図示）。
ひきつづき、レジストパターン１ｏを除去し、シリコン
窒化膜パターン７ａ〜７ｃを耐酸化性マスクとして高温
ウェット雰囲気中で選択酸化を行ないフィールド酸化膜
１２を形成した（第１図（ｒ）図示）。
次いで、フィールド酸化膜１２で分離された島状のｎ型
のシリコン基板１領域及びｐ−ウェル領域５に熱酸化膜
を成長させ、更に多結晶シリコン膜を堆積し、この多結
晶シリコン層にリン拡散を行なう。つづいて、多結晶シ
リコン層をノｆターニングしてｒ−）電極１３１．１３
！を形成し、これをアスクとして熱酸化膜をエツチング
してダート酸化膜１４１　＋１４２に形成した後、島状
の基板１領域にポロンを、島状のｐ−ウェ、ル領域５に
砒素を、夫々イオン注入してｐ＋屋のソース、ドレイン
領域１５８，１６８、５− ｎ十型のソース、ドレイン領域１５．．１６２　を形成
する（第１図（ｇ）図示）。その後、常法に従って全面
にＣＶＤ−８ｉｎ２膜１７を堆積し、これにコンタクト
ホール１Ｂ、〜１８４を閉子した後、Ａｔ膜の蒸着、パ
ターニングによりｋｌ配線１９〜２２を形成して０ＭＯ
８を製造する（第１図（ｈ）図示）。
〔背景技術の問題点〕
しかしながら、上述した従来法にあっては次のような欠
点を有する。即ち、まず、ｐ＋のソース領域１５１　（
又はドレイン領域Ｉ６１　）とｎ型基板１とｐ−ウェル
領域５とＫよる寄生ｐｎｐトランジスタやｎ′＋型のソ
ース領域１５鵞　（又はドレイン領域１６３　）とｐ−
ウェル領域５とｎ型基板１とによる寄生ｎｐｎ　）ラン
ジスタが発生することによってラッチアップ現象が起き
る。
ラッチアップ現象は基板１及びウェル領域５の抵抗と少
数キャリアの到達確率にょシ決まる。
到達確率はｎチャンネル、ｐチャンネルの素子領域間の
距離で決まることから、微細化すればラッチアップ現象
が起こシ易くなシ、素子特性６− の低下を招く。また、第１図（ｂ）に示す如く、ｐ−ウ
ェル領域５は基板１の深さ方向に伸びると共に、横方向
にも伸び（例えば基板方向へ１０μｍ伸びると横方向へ
も７〜８μｍ伸びる）、微細化の障害、集積度の低下を
招く。更に、第１図（ｄ）　、　（ｅ）に示す如くｎチ
ャンネルとｐチャンネルのフィールド反転防止用のイオ
ン注入を行なうため、写真蝕刻工程の回数等が増え、生
産性の向上の障害となる。さらに、上記のような構造で
はウェルの部分の抵抗が比較的高いため（ρ８＝８にΩ
／口）ウェル表面に形成されたトランジスタの動作によ
シ基板電流が流れウェルの電位の変動によってウェル表
面に形成されたウェルと逆導電型の領域とウェルとの接
合が順方向にバイアスされることが引金になってラッチ
アップが発生する。また、第１図（ｂ）に示すようにｐ
−ウェル領域５を形成する時、高温（１２００℃）で長
時間（３０時間）熱処理するためウェハの大口径に伴い
ウェハに゛ソリ”が発生し写真蝕刻工程等が困難になり
、又結晶欠陥等が発生し素子劣化を招く。
〔発明の目的〕
本発明はラッチアップ現象の抑制と素子の微細化を達成
した高性能、高信頼性で高集積度の０ＭＯ８，並びにか
かる０ＭＯ８を簡単な工程で製造し得る方法を提供しよ
うとするものである。
〔発明の概要〕
本願第１の発明は第１導電型の半導体基板と、この基板
上に設けられた絶縁材料からなる素子分離領域と、この
素子分離領域によシ分離された複数の島状基板領域のう
ちの少なくとも隣り合う２つの領域に夫々設けられた第
１導電型、第２導電型の単結晶半導体層からなる素子領
域とを具備し、前記第１導電型及び第２導電型のうちの
少なくとも一方の素子領域の基板界面にＩ　Ｘ　１０　
”７ｃｍ３以上の濃度をもつ該素子領域と同導電型の不
純物層を設けたことを％徴とするものである。こうした
構造にすることによって、ラッチアップ現象の抑制と素
子の微細化を達成した０ＭＯ８を得ることができる。
また、本願第２の発明は第１導負型の半導体基板上に素
子分離領域となる絶縁膜を形成する工程と、この絶縁膜
を選択的にエツチング除去して基板上に素子分離領域を
形成する工程と、この素子分離領域で分離された島状基
板領域上に選択エピタキシャル成長により該素子分離領
域より充分に薄い単結晶半導体薄層を堆積した後、該半
導体薄層の少なくとも１つに第１導電型又は第２導電型
の不純物をドーピングしてｌＯ”／ｌｙｎ’以上の濃度
をもつ第１導電型又は第２導電型の不純物層を形成する
工程と、再度、選択エピタキシャル成長を施して島状基
板領域を単結晶半導体層で埋込む工程と、単結晶半導体
層の少なくともいずれか一方に第１導電型又は第２導電
型の不純物をドーピングして隣り合う２つの島状基板領
域に第１導電型、第２導電型の素子領域を形成する工程
とを具備したことを特徴とするものである。こうした方
法によって、既述した特性を有する０ＭＯ８を簡単に製
造できる。
９− 〔発明の実施例〕 以下、本発明の０ＭＯ８を第２図（＆）〜（、）に示す
製造方法を併記して説明する。
〔：〕　まず、面指数（１００）のｐ型シリコン基板１
０１にＣＵＤ法で厚さ４μｍの酸化膜（絶縁膜）１０２
を成長させた。つづいて全面にフォトレジスト膜を塗布
し写真蝕刻法により素子分離領域予定部を覆ったレジス
トパターン（マスク材）１０３ｇ、１０３ｂ、ｌ０３ｃ
を形成した（第２図（ａ）図示）。
［ｉＤ　次イテ、レジストパターン１ｏ３＆、１ｏ３ｂ
。
１０３ｃをマスクとして例えば反応性イオンエ。
チングにより酸化膜１０２を選択エツチングして素子分
離領域１０４を形成した。この時、素子分離領域１０４
で分離された２つの隣り合う島状の基板領域１０５．．
１０５ｓが形成された（第２図（ｂ）図示）。
〔舶　次いで、基板領域１０５．．１０５．に厚さ例え
ば１μｍの単結晶シリコン薄層１０６ｆ選択エピタキシ
ャル成長により途中まで堆積し、つ−１〇− づいて、写真蝕刻法によりレジストをマスク材として基
板領域１０５１上の単結晶シリコン薄層１０６部分のみ
に例えば不純物濃度Ｉ　Ｘ　１０　”／ｃｍ’をイオン
注入により砒素を添加しｎ型単結８７９３７層１０７に
した（第２図（ｃ）図示）。つづいて、素子分離領域１
θ４と同厚さになるように再び厚さ３μｍの単結晶シリ
コン層１０Ｂを基板領域１０５１．１０５．部分に選択
エピタキシャル成長により堆積した。
［１＼・Ｉ　次いで、基板１０１との界面にｎ単結晶シ
リコ７層７０７ｄ！存在しない単結晶シリコン層にレジ
スト膜やターン（図示せず）をマスクとして例えばリン
を加速電圧２００　ｋｓＶ、ドーズ量５ｘｔｏ／ｚ　の
条件でイオン注入し、例えば１０００℃で熱処理してｐ
型シリコン層からなるｐ型素子領域１０８及びｎ型に変
換された単結晶シリコン層からなるｎ型素子領域（ｎ−
ウェル）１０９を形成した（第２図（ｄ）図示）。
［ＩＶ：］　次いでｐ型、ｎ型の素子領域１０８゜１０
９を熱酸化して厚さ４００Ｘの酸化膜を成長させ、更に
全面に燐ドープ多結晶シリコン膜を堆積し、これを・寺
ターニングして各素子領域１０８．１０９上にダート電
極１１０１．１１０□を選択的に形成した後、これらダ
ート電極１１０１．１１０．をマスクとして酸化膜をエ
ツチングしてダート酸化膜１１１１　、１１２（を形成
した。つづいて、ｐ型素子領域１０Ｂに砒素を、ｎ型素
子領域１０９にポロンを、夫々イオン注入し、熱処理し
てｎ型のソース、ドレイン領域１１３１．１１４１、ｐ
型のソース、ドレイン領域１１３２．１１４２を形成し
た。その後、全面にＣＶＤ−８ＩＯ２膜１１５を堆積し
、コンタクトホール１１６１〜１１６４を開孔した後、
Ａｔ膜の蒸着、Ａ？ターニングによ＃）ｐ、を配線１１
７〜１２０を形成して０ＭＯ８を製造した（第２図（、
）図示）。
しかして、本発明の０ＭＯ８は第２図（４）に示す如く
ｐ型シリコン基板１０１上に素子分離領域１０４を設け
、該素子分離領域１０４で分離された島状基板領域１０
５１．　Ｊ　０５２に夫々単結晶シリコン層からなるｐ
型素子領域１０８、ｎ型素子領域（ｎ−ウェル）１０９
を設げると共にｎ型素子領域１０９の基板１０１界面に
１×１０／ｃｒｎの濃度をもつｎ型単結８７９３７層１
０７を形成した構造になっている。その結果をｎ−ウェ
ル１０９の抵抗（ρ８＝２にΩ／口）をｎ＋型単結晶シ
リコン層１０７により低くでき、ウェル１０９内の電位
変動を抑制できるため、ラッチアップの抑制が可能とガ
る。また、ｎ−ウェル１０９は素子分離領域１０４間の
幅で決まり、不純物のドーピングで形成する方法のよう
に横方向の拡散は全く起きないため高密度、高集積度の
０ＭＯ８を得ることができる。
一方、本発明方法によれば第２図（ｄ）に示す如く素子
分離領域１０４で分離された島状の基板領域に該素子分
離領域表面と略同レベルのｐ型、ｎ型の単結晶シリコン
からなる素子領域１０８゜１０９を形成できる。このた
め、前記工程において、酸化膜成長、燐ドープ多結晶シ
リコン膜の堆積後）レジスト膜塗布、写真蝕刻に際して
、素子分離領域１０４の端部でレジスト残りが生−１３
＝ じるのを回避でき、これによって寸法精度が良好なレジ
ストパターンの形成が可能となり、ひいては高精度のグ
ー）［極ＩＩ’１１１１０２を形成できる。しかも、同
工程においてＡｔ配線を形成する際、素子分離領域１０
４端部で各Ａｔ配線１１７〜１２０が断切れするのを防
止できる。
また、素子分離領域１０４の形成工程において、選択酸
化法のようなバーズビークの発生はないため、素子分離
領域１０４の微細化、ひいては素子領域１０ｓ、ｉθ９
０寸法縮小を抑制でき、高集積度の０ＭＯ８を製造でき
る。その他、素子領域１０８．１０９にホワイトリボン
が生成されるのを防止できるため、素子特性の優れた０
ＭＯ８を得ることができる。更に、ｎウェル領域（ｎ型
素子領域）形成で高温長時間の熱処理を施さないためウ
ェハの６ソリ″、結晶欠陥などが発生するのを防止でき
素子特性の優れた０ＭＯ８を得ることができる。
々お、上、記実施例では絶縁膜として酸化膜を用イタカ
、これに限らずＣＶＤ−８１０２膜、５ｔ３Ｎ４膜、１
４− Ａｔ２０３膜等を用いてもよい。
上記実施例では単結晶シリコン層を選択エピタキシャル
成形により形成したがこれに限定さねない。例えば非単
結晶シリコン層（多結晶シリコン層）を全面に堆積し、
この後レーザビ−ム等を用いて単結晶シリコン層に置換
してもよい。
上記実施例ではｐ型巣結晶シリコン層をミド又はｎ型に
変える手段としてイオン注入法を採用したが、これに限
らすＰＳＧ膜やＡｓ５Ｇ膜を拡散源とする方法、燐拡散
法等を採用してもよい。
上記実施例ではｎ型素子領域の基板界面にｎ＋型層を形
成する手段として選択エピタキシャル成長により素子分
離領域より十分に薄い単結晶シリコン薄層全形成し、こ
れにイオン注入する方法を採用したが、これに限定され
ない。例えば第３図に示す如く選択エピタキシャル成長
する前に島状素子領域１０５．に予め０層１２１ｆ：形
成し、この後選択エピタキシャル成長を行なってｐ型素
子領域１０８、ｎ型素子領域１０９を形成してもよい。
このような方法によれば１回の選択エピタキシャル成長
によってｐ型、ｎ型の素子領域１０８．１０９を形成で
きる利点を有する。
上記実施例ではｎ型素子領域の基板界面のみにｎ＋型単
結晶シリコン層を形成したが、第４図に示す如くｐ型素
子領域１０Ｂの基板１０１界面にもｐ型巣結晶シリコン
層−１２２を設けてもよい。このような構成によれば、
フィールド反転防止層を省略でき、極めて簡単かっ量産
的に０ＭＯ８を製造できる。
本発明は上記実施例の如き半導体基板上に０ＭＯ８を造
るＣＭＯ８／バルクに限らず、５Ｏ８（ｓｌｌｉｃｏｎ
ｏｎ　５ａｐｐｈｉｒｅ　）上に０ＭＯ８を造るＣＭＯ
８／ＳＯ８にも同様に適用できる。
〔発明の効果〕
以上詳述した如く、本発明によればラッチアップ現象の
防止と素子の微細化を達成した高性能、高信頼性で高集
積度の相補型ＭＯ８半導体装置、並びにがかる相補型Ｍ
Ｏ８半導体装置を簡単な工程で製造し得る方法を提供で
きる。
【図面の簡単な説明】
第１図（、）〜（ｈ）は従来の０ＭＯ８の製造工程を示
す断面図、第２図（ａ）〜（→は本発明の実施例に粋け
る０ＭＯ８の製造工程を示す断面図、第３図、第４図は
夫々本発明の他の実施例を示す０ＭＯ８の基体部分の断
面図である。 １０１・・・ｐ型シリコン基板　１０４・・・素子分離
領域、１０ｆｒ１０５雪・・・島状基板領域、１′０７
・・・ｎ型単結晶シリコン層、１０８・・・ｐ型素子領
域、１０９・・・ｎ型素子領域（ｎ−ウェル）、１１０
１．１１０怠・・・ダート電極、１１３１，１１．３１
１１・・・ソース領域、１１４１　ｒ　１１４２・・・
ドレイン領□域、Ｊ　１７〜Ｊ　ｊ　Ｏ−）、ｔｆｉＱ
線、１２１、−ｎ＋層、１’ｑ・２’・−・ｐ型巣結晶
シリコン層。 出願人代理人　弁理士　鈴　江　武　彦１７− −り＾０ ヘ へ　、Ｃ Ｃｙ％　〜Ｉ ＾　°０ ０　〜ノ ８　δ 第２図 第４図

Claims (4)

    【特許請求の範囲】
  1. （１）第１導電型の半導体基板と、この基板上に設けら
    れた絶縁材料からなる素子分離領域と、この素子分離領
    域により分離された複数の島状基板領域のうちの少なく
    とも隣り合う２つの領域に夫々設けられた第１導電型、
    第２導電型の単結晶半導体層からなる素子領域とを具備
    し、前記第１導電型及び第２導電型の素子領域のうちの
    少なくとも一方の素子領域の基板界面にＩ　Ｘ　１０　
    ”７ｃｍ３以上の濃度をもつ該素子領域と同導電型の不
    純物層を設けたことを特徴とする相補型ＭＯ８半導体装
    置。
  2. （２）第１導電型の素子領域、第２導電型の素子領域が
    夫々ｌ　Ｘ　１０　”／ｃｍ３未満の不純物濃度を有す
    るものであることを特徴とする特許請求の範囲第１項記
    載の相補型ＭＯ８半導体装置。
  3. （３）第１導電型、第２導電型の素子領域の表面が素子
    分離領域の表面と略同レベルであることを特徴とする特
    許請求の範囲第１項記載の相補型ＭＯ８半導体装置。
  4. （４）第１導電型の半導体基板上に素子分離領域となる
    絶縁膜を形成する工程と、この絶縁膜を選択的にエツチ
    ング除去して基板上に素子分離領域を形成する工程と、
    この素子分離領域で分離された島状基板領域上に選択エ
    ピタキシャル成長により該素子分離領域より充分に薄い
    単結晶半導体薄層を堆積した後、該半導体薄層の少なく
    とも１つに第１導電型又は第２導電型の不純物をドーピ
    ングしてＩ　Ｏ”／ｃｍ’以上の濃度をもつ第１導電型
    又は第２導電型の不純物層を形成する工程と、再度、選
    択エピタキシャル成長を施して島状基板領域を単結晶半
    導体層で埋込む工程と、単結晶半導体層の少なくともい
    ずれか一方に第１又は第２導電型の不純物をドーピング
    して隣シ合う２つの島状基板領域に第１゜第２導電型の
    素子領域を形成する工程とを具備したことを特徴とする
    相補型ＭＯ８半導体装置の製造方法。
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