JPH0324068B2 - - Google Patents
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- JPH0324068B2 JPH0324068B2 JP56138831A JP13883181A JPH0324068B2 JP H0324068 B2 JPH0324068 B2 JP H0324068B2 JP 56138831 A JP56138831 A JP 56138831A JP 13883181 A JP13883181 A JP 13883181A JP H0324068 B2 JPH0324068 B2 JP H0324068B2
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
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Description
【発明の詳細な説明】
本発明は相補型MOS半導体装置の製造方法の
改良に関する。
改良に関する。
周知の如く、相補型MOS半導体装置（以下
CMOSと略す）は同一基板上にｐチヤンネTrと
ｎチヤンネルTrを形成したものである。特に、
最近のCMOSは高密度、高集積化に伴ない微細
化技術の確立が要望されている。
CMOSと略す）は同一基板上にｐチヤンネTrと
ｎチヤンネルTrを形成したものである。特に、
最近のCMOSは高密度、高集積化に伴ない微細
化技術の確立が要望されている。
ところで、従来のCOMSは以下に示す方法に
より製造されている。
より製造されている。
まず、例えばｎ型（100）面のシリコン基板１
上に熱酸化膜２を成長させ、更に写真蝕刻法によ
りウエル予定部が除去されたレジストパターン３
を形成した後、これをマスクとしてボロンを例え
ば100keV、ドーズ量8.5×1012cm-2の条件でイオ
ン注入して基板１にボロンイオン注入層４を形成
する（第１図ａ図示）。つづいて、レジストパタ
ーン３を除去し、イオン注入層４を例えば1200
℃、30時間熱拡散してｐ−ウエル領域５を形成
し、更に熱酸化膜２をエツチング除去した後、再
度熱酸化膜６、シリコン窒化膜７を順次形成する
（第１図ｂ図示）。ひきつづき、シリコン窒化膜の
フイールド部をフォトエツチング技術により選択
エツチングしてシリコン窒化膜パターン７ａ〜７
ｃを形成する（第１図ｃ図示）。
上に熱酸化膜２を成長させ、更に写真蝕刻法によ
りウエル予定部が除去されたレジストパターン３
を形成した後、これをマスクとしてボロンを例え
ば100keV、ドーズ量8.5×1012cm-2の条件でイオ
ン注入して基板１にボロンイオン注入層４を形成
する（第１図ａ図示）。つづいて、レジストパタ
ーン３を除去し、イオン注入層４を例えば1200
℃、30時間熱拡散してｐ−ウエル領域５を形成
し、更に熱酸化膜２をエツチング除去した後、再
度熱酸化膜６、シリコン窒化膜７を順次形成する
（第１図ｂ図示）。ひきつづき、シリコン窒化膜の
フイールド部をフォトエツチング技術により選択
エツチングしてシリコン窒化膜パターン７ａ〜７
ｃを形成する（第１図ｃ図示）。
次いで、写真蝕刻法によりｐ−ウエル領域５以
外を覆うレジストパターン８を形成し、該レジス
トパターン８及びシリコン窒化膜パターン７ｂを
マスクとして例えばボロンを加速電圧40keV、ド
ーズ量８×1013cm-2の条件でイオン注入した後、
熱拡散を行なつてフイール反転防止用のp+層９
を形成する（第１図ｄ図示）。つづいて、レジス
トパターン８を除去し、再度写真蝕刻法によりｐ
−ウエル領域５を覆うレジストパターン１０を形
成し、該レジストパターン１０及びシリコン窒化
膜パターン７ａ，７ｃをマスクとして例えばリン
を加速電圧100keV、ドーズ量５×1012cm-2の条
件でイオン注入した後、熱拡散を行なつてフイー
ルド反転防止用のn+層１１を形成する（第１図
ｅ図示）。ひきつづき、レジストパターン１０を
除去し、シリコン窒化膜パターン７ａ〜７ｃを耐
酸化性マスクとして高温ウエツト雰囲気中で選択
酸化を行ないフイールド酸化膜１２を形成した
（第１図ｆ図示）。
外を覆うレジストパターン８を形成し、該レジス
トパターン８及びシリコン窒化膜パターン７ｂを
マスクとして例えばボロンを加速電圧40keV、ド
ーズ量８×1013cm-2の条件でイオン注入した後、
熱拡散を行なつてフイール反転防止用のp+層９
を形成する（第１図ｄ図示）。つづいて、レジス
トパターン８を除去し、再度写真蝕刻法によりｐ
−ウエル領域５を覆うレジストパターン１０を形
成し、該レジストパターン１０及びシリコン窒化
膜パターン７ａ，７ｃをマスクとして例えばリン
を加速電圧100keV、ドーズ量５×1012cm-2の条
件でイオン注入した後、熱拡散を行なつてフイー
ルド反転防止用のn+層１１を形成する（第１図
ｅ図示）。ひきつづき、レジストパターン１０を
除去し、シリコン窒化膜パターン７ａ〜７ｃを耐
酸化性マスクとして高温ウエツト雰囲気中で選択
酸化を行ないフイールド酸化膜１２を形成した
（第１図ｆ図示）。
次いで、フイールド酸化膜１２で分離された島
状のｎ型のシリコン基板１領域及びｐ−ウエル領
域５に熱酸化膜を成長させ、更に多結晶シリコン
膜を堆積し、この多結晶シリコン層にリン拡散を
行なう。つづいて、多結晶シリコン層をパターニ
ングしてゲート電極１３1，１３2を形成し、これ
をマスクとして熱酸化膜をエツチングしてゲート
酸化膜１４1，１４2を形成した後、島状の基板１
領域にボロンを、島状のｐ−ウエル領域５に砒素
を、夫々イオン注入してp+型のソース、ドレイ
ン領域１５1，１６1、n+型のソース、ドレイン領
域１５2，１６2を形成する（第１図ｇ図示）。そ
の後、常法に従つて全面にCVD−SiO2膜１７を
堆積し、これにコンタクトホール１８1〜１８4を
開子した後、Al膜の蒸着、パターニングにより
Al配線１９〜２２を形成してCOMSを製造する
（第１図ｈ図示）。
状のｎ型のシリコン基板１領域及びｐ−ウエル領
域５に熱酸化膜を成長させ、更に多結晶シリコン
膜を堆積し、この多結晶シリコン層にリン拡散を
行なう。つづいて、多結晶シリコン層をパターニ
ングしてゲート電極１３1，１３2を形成し、これ
をマスクとして熱酸化膜をエツチングしてゲート
酸化膜１４1，１４2を形成した後、島状の基板１
領域にボロンを、島状のｐ−ウエル領域５に砒素
を、夫々イオン注入してp+型のソース、ドレイ
ン領域１５1，１６1、n+型のソース、ドレイン領
域１５2，１６2を形成する（第１図ｇ図示）。そ
の後、常法に従つて全面にCVD−SiO2膜１７を
堆積し、これにコンタクトホール１８1〜１８4を
開子した後、Al膜の蒸着、パターニングにより
Al配線１９〜２２を形成してCOMSを製造する
（第１図ｈ図示）。
しかしながら、上述した従来法にあつては次の
ような欠点を有する。即ち、まず、p+のソース
領域１５1（又はドレイン領域１６1）とｎ型基板
１とｐ−ウエル領域５とによる寄生pnpトランジ
スタやn+型のソース領域１５2（又はドレイン領域
１６2）とｐ−ウエル領域５とｎ型基板１とによ
る寄生npnトランジスタが発生することによつて
ラツチアツプ現象が起きる。
ような欠点を有する。即ち、まず、p+のソース
領域１５1（又はドレイン領域１６1）とｎ型基板
１とｐ−ウエル領域５とによる寄生pnpトランジ
スタやn+型のソース領域１５2（又はドレイン領域
１６2）とｐ−ウエル領域５とｎ型基板１とによ
る寄生npnトランジスタが発生することによつて
ラツチアツプ現象が起きる。
ラツチアツプ現象は基板１及びウエル領域５の抵
抗と少数キヤリアの到達確率により決まる。到達
確率はｎチヤンネル、ｐチヤンネルの素子領域間
の距離で決まることから、微細化すればラツチア
ツプ現象が起こり易くなり、素子特性の低下を招
く。また、第１図ｂに示す如く、ｐ−ウエル領域
５は基板１の深さ方向に伸びると共に、横方向に
も伸び（例えば基板方向へ10μｍ伸びると横方向
へも７〜8μｍ伸びる）、微細化の障害、集積度の
低下を招く。更に、第１図ｄ，ｅに示す如くｎチ
ヤンネルとｐチヤンネルのフイールド反転防止用
のイオン注入を行なうため、写真蝕刻工程の回数
等が増え、生産性の向上の障害となる。
抗と少数キヤリアの到達確率により決まる。到達
確率はｎチヤンネル、ｐチヤンネルの素子領域間
の距離で決まることから、微細化すればラツチア
ツプ現象が起こり易くなり、素子特性の低下を招
く。また、第１図ｂに示す如く、ｐ−ウエル領域
５は基板１の深さ方向に伸びると共に、横方向に
も伸び（例えば基板方向へ10μｍ伸びると横方向
へも７〜8μｍ伸びる）、微細化の障害、集積度の
低下を招く。更に、第１図ｄ，ｅに示す如くｎチ
ヤンネルとｐチヤンネルのフイールド反転防止用
のイオン注入を行なうため、写真蝕刻工程の回数
等が増え、生産性の向上の障害となる。
本発明は上記欠点を解消するためになされたも
ので、ラツチアツプ現象の防止と素子の微細化が
なされた高性能、高集積度の相補型MOS半導体
装置を簡単な工程で製造し得る方法を提供しよう
とするものである。
ので、ラツチアツプ現象の防止と素子の微細化が
なされた高性能、高集積度の相補型MOS半導体
装置を簡単な工程で製造し得る方法を提供しよう
とするものである。
以下、本発明のCMOSの製造方法を第２図ａ
〜ｊを参照して説明する。
〜ｊを参照して説明する。
〔〕 まず、面指数１００のｐ型シリコン基板
１０１を1000℃のウエツト酸素雰囲気中で熱酸
化処理して厚さ1μｍの熱酸化膜（絶縁膜）１
０２を成長させた。つづいて、全面にフオトレ
ジスト膜を塗布し、写真蝕刻法により素子領域
予定部を覆つたレジストパターン（マスク材）
１０３ａ，１０３ｂを形成した（第２図ａ図
示）。
１０１を1000℃のウエツト酸素雰囲気中で熱酸
化処理して厚さ1μｍの熱酸化膜（絶縁膜）１
０２を成長させた。つづいて、全面にフオトレ
ジスト膜を塗布し、写真蝕刻法により素子領域
予定部を覆つたレジストパターン（マスク材）
１０３ａ，１０３ｂを形成した（第２図ａ図
示）。
〔〕 次いで、全面に例えば厚さ2000ÅのAl
被膜を真空蒸着した。この時、第２図ｂに示す
如くレジストパターン１０３ａ，１０３ｂと熱
酸化膜１０２との段差により同パターン１０３
ａ，１０３ｂ上のAl被覆１０４1と、熱酸化膜
１０２上のAl被膜１０４2とが不連続化して分
離された。つづいて、レジストパターン１０３
ａ，１０３ｂを除去してその上のAl被膜１０
４1をリフトオフし、素子分離領域予定部の熱
酸化膜１０２上部分にAl被膜１０４2を残存さ
せた（第２図ｃ図示）。ひきつづき、残存Al被
膜１０４2をマスクとして例えば反応性イオン
エツチングにより熱酸化膜１０２を選択エツチ
ングして素子分離領域１０５を形成した。その
後、素子分離領域１０５上の残存Al被膜１０
４2を除去した（第２図ｄ図示）。この時、素子
分離領域１０５で分離された二つの隣り合う島
状の基板領域１０６1，１０６2が形成された。
被膜を真空蒸着した。この時、第２図ｂに示す
如くレジストパターン１０３ａ，１０３ｂと熱
酸化膜１０２との段差により同パターン１０３
ａ，１０３ｂ上のAl被覆１０４1と、熱酸化膜
１０２上のAl被膜１０４2とが不連続化して分
離された。つづいて、レジストパターン１０３
ａ，１０３ｂを除去してその上のAl被膜１０
４1をリフトオフし、素子分離領域予定部の熱
酸化膜１０２上部分にAl被膜１０４2を残存さ
せた（第２図ｃ図示）。ひきつづき、残存Al被
膜１０４2をマスクとして例えば反応性イオン
エツチングにより熱酸化膜１０２を選択エツチ
ングして素子分離領域１０５を形成した。その
後、素子分離領域１０５上の残存Al被膜１０
４2を除去した（第２図ｄ図示）。この時、素子
分離領域１０５で分離された二つの隣り合う島
状の基板領域１０６1，１０６2が形成された。
〔〕 次いで、熱酸化処理して露出する基板領
域１０６1，１０６2に例えば厚さ1000Åの酸化
層を成長させた後、一方の基板領域１０６2上
の酸化層を除去した後、他方の基板領域１０６
１に薄い酸化層１０７を残存させた。つづいて、
全面に素子分離領域１０５と同厚さの非単結晶
シリコン層、例えば多結晶シリコン層１０８を
堆積した。ひきつづき、多結晶シリコン層１０
８全面にエネルギービーム、例えばレーザービ
ームを照射した。この時、第２図ｆに示す如く
ｐ型シリコン基板１０１と直接接触する多結晶
シリコン層側から該基板１０１を結晶該として
単結晶化して全体がｐ型単結晶シリコン層１０
９となつた。
域１０６1，１０６2に例えば厚さ1000Åの酸化
層を成長させた後、一方の基板領域１０６2上
の酸化層を除去した後、他方の基板領域１０６
１に薄い酸化層１０７を残存させた。つづいて、
全面に素子分離領域１０５と同厚さの非単結晶
シリコン層、例えば多結晶シリコン層１０８を
堆積した。ひきつづき、多結晶シリコン層１０
８全面にエネルギービーム、例えばレーザービ
ームを照射した。この時、第２図ｆに示す如く
ｐ型シリコン基板１０１と直接接触する多結晶
シリコン層側から該基板１０１を結晶該として
単結晶化して全体がｐ型単結晶シリコン層１０
９となつた。
〔〕 次いで、単結晶シリコン層１０９上の全
面にプラズマ窒化膜１１０を堆積した（第２図
ｇ図示）。つづいて、反応性イオンエツチング
でプラズマ窒化膜１１０を処理した。この時、
第２図ｈに示す如く、単結晶シリコン層１０９
の凹部に堆積されたプラズマ窒化膜部分は他の
平坦な同シリコン層１０９上のプラズマ窒化膜
部分に比べてエツチングレートが遅くなり、同
単結晶シリコン層１０９の凹部のみプラズマ窒
化膜１１０′が残存した。ひきつづき、残存プ
ラズマ窒化膜１１０′をマスクとして単結晶シ
リコン層を選択エツチングし、素子分離領域１
０５で分離された島状の基板領域１０６1，１
０６2のみにｐ型シリコン層を残存させた後、
下部に酸化層１０７の存在しないｐ型単結晶シ
リコン層に図示しないレジストパターンをマス
クとして例えばリンを加速電圧200keV、ドー
ス量５×1011cm-2の条件でイオン注入し、例え
ば1100℃で熱処理して前記酸化層１０７の存在
するｐ型単結晶シリコン層からなるｐ型素子領
域１１１及びｎ型に変換された単結晶シリコン
領域からなるｎ型素子領域（ｎ−ウエル領域）
１１２を形成した（第２図ｉ図示）。
面にプラズマ窒化膜１１０を堆積した（第２図
ｇ図示）。つづいて、反応性イオンエツチング
でプラズマ窒化膜１１０を処理した。この時、
第２図ｈに示す如く、単結晶シリコン層１０９
の凹部に堆積されたプラズマ窒化膜部分は他の
平坦な同シリコン層１０９上のプラズマ窒化膜
部分に比べてエツチングレートが遅くなり、同
単結晶シリコン層１０９の凹部のみプラズマ窒
化膜１１０′が残存した。ひきつづき、残存プ
ラズマ窒化膜１１０′をマスクとして単結晶シ
リコン層を選択エツチングし、素子分離領域１
０５で分離された島状の基板領域１０６1，１
０６2のみにｐ型シリコン層を残存させた後、
下部に酸化層１０７の存在しないｐ型単結晶シ
リコン層に図示しないレジストパターンをマス
クとして例えばリンを加速電圧200keV、ドー
ス量５×1011cm-2の条件でイオン注入し、例え
ば1100℃で熱処理して前記酸化層１０７の存在
するｐ型単結晶シリコン層からなるｐ型素子領
域１１１及びｎ型に変換された単結晶シリコン
領域からなるｎ型素子領域（ｎ−ウエル領域）
１１２を形成した（第２図ｉ図示）。
〔〕 次いで、ｐ型、ｎ型の素子領域１１１，
１１２を熱酸化して厚さ400Åの酸化膜を成長
させ、更に全面に燐ドープ多結晶シリコン膜を
堆積し、これをパターニングして各素子領域１
１１，１１２上にゲート電極１１３1，１１３2
を選択的に形成した後、これらケート電極１１
３1，１１３2をマスクとして酸化膜をエツチン
グしてゲート酸化膜１１４1，１１４2を形成し
た。つづいて、ｐ型素子領域１１１に砒素を、
ｎ型素子領域１１２にボロンを、夫々イオン注
入し、熱処理してn+型のソース、ドレイン領
域１１５1，１１６1、p+型のソース、ドレイン
領域１１５2，１１６2を形成した。その後、全
面にCVD−SiO2膜１１７を堆積し、コンクリ
ートホール１１８1〜１１８4を開孔した後、Al
膜の蒸着、パターニングによりAl配線１１９
〜１２２を形成したCMOSを製造した（第２
図ｊ図示）。
１１２を熱酸化して厚さ400Åの酸化膜を成長
させ、更に全面に燐ドープ多結晶シリコン膜を
堆積し、これをパターニングして各素子領域１
１１，１１２上にゲート電極１１３1，１１３2
を選択的に形成した後、これらケート電極１１
３1，１１３2をマスクとして酸化膜をエツチン
グしてゲート酸化膜１１４1，１１４2を形成し
た。つづいて、ｐ型素子領域１１１に砒素を、
ｎ型素子領域１１２にボロンを、夫々イオン注
入し、熱処理してn+型のソース、ドレイン領
域１１５1，１１６1、p+型のソース、ドレイン
領域１１５2，１１６2を形成した。その後、全
面にCVD−SiO2膜１１７を堆積し、コンクリ
ートホール１１８1〜１１８4を開孔した後、Al
膜の蒸着、パターニングによりAl配線１１９
〜１２２を形成したCMOSを製造した（第２
図ｊ図示）。
しかして、本発明方法により製造された
CMOSは第２図ｊに示す如くｐ型シリコン基
板１０１上に素子分離領域１０５を設け、かつ
この素子分離領域１０５に分離された島状の基
板領域１０６1，１０６2に夫々単結晶シリコン
層からなるｐ型素子領域（ｎチヤンネルTr領
域）１１１、ｎ型素子領域（ｐチヤンネルTr
領域）１１２を設けると共に、基板１０１とｐ
型素子領域１１１の界面全体に薄い酸化層１０
７を介在させた構造になつている。このため、
ｎチヤンネルTrとｐチヤンネルTrは薄い酸化
層１０７で絶縁されるので、寄生トランジスタ
が形成されず、これによるラツチアツプ現象の
ない良好な素子特性を有するCMOSを得るこ
とができる。また、素子分離領域１０５とｐ
型，ｎ型の素子領域１１１，１１２との表面が
同一レベルとなり平坦化できる。更に、ウエル
領域となるｎ型素子領域１１２は素子分離領域
１０５間の幅で決まり、横方向への拡散は阻止
される。したがつて、上記ラツチアツプ現象の
防止、素子領域の平坦化、及びウエル領域の横
方向拡散の阻止により高密度、高集積度の
CMOSを得ることができる。
CMOSは第２図ｊに示す如くｐ型シリコン基
板１０１上に素子分離領域１０５を設け、かつ
この素子分離領域１０５に分離された島状の基
板領域１０６1，１０６2に夫々単結晶シリコン
層からなるｐ型素子領域（ｎチヤンネルTr領
域）１１１、ｎ型素子領域（ｐチヤンネルTr
領域）１１２を設けると共に、基板１０１とｐ
型素子領域１１１の界面全体に薄い酸化層１０
７を介在させた構造になつている。このため、
ｎチヤンネルTrとｐチヤンネルTrは薄い酸化
層１０７で絶縁されるので、寄生トランジスタ
が形成されず、これによるラツチアツプ現象の
ない良好な素子特性を有するCMOSを得るこ
とができる。また、素子分離領域１０５とｐ
型，ｎ型の素子領域１１１，１１２との表面が
同一レベルとなり平坦化できる。更に、ウエル
領域となるｎ型素子領域１１２は素子分離領域
１０５間の幅で決まり、横方向への拡散は阻止
される。したがつて、上記ラツチアツプ現象の
防止、素子領域の平坦化、及びウエル領域の横
方向拡散の阻止により高密度、高集積度の
CMOSを得ることができる。
また、第２図ｉに示す如く素子分離領域１０５
で分離された島状の基板領域に該素子分離領域表
面と略同一レベルのｐ型、ｎ型の単結晶シリコン
からなる素子領域１１１，１１２を形成できる。
このため、前記〔〕工程において、酸化膜成
長、燐ドープ多結晶シリコン膜堆積後、レジスト
膜塗布、写真蝕刻に際して、素子分離領域１０５
の端部でレジスト残りが生じるのを回避でき、こ
れによつて寸法精度が良好なレジストパターンの
形成が可能となり、ひいては高精度のゲート電極
１１３1，１１３2を形成できる。しかも、同
〔〕 工程においてAl配線を形成する際、素子
分離領域１０５端部で各Al配線１１９，１２２
が断切れするのを防止できる。
で分離された島状の基板領域に該素子分離領域表
面と略同一レベルのｐ型、ｎ型の単結晶シリコン
からなる素子領域１１１，１１２を形成できる。
このため、前記〔〕工程において、酸化膜成
長、燐ドープ多結晶シリコン膜堆積後、レジスト
膜塗布、写真蝕刻に際して、素子分離領域１０５
の端部でレジスト残りが生じるのを回避でき、こ
れによつて寸法精度が良好なレジストパターンの
形成が可能となり、ひいては高精度のゲート電極
１１３1，１１３2を形成できる。しかも、同
〔〕 工程においてAl配線を形成する際、素子
分離領域１０５端部で各Al配線１１９，１２２
が断切れするのを防止できる。
また、ｎチヤンネルTrの素子領域１１１と基
板１０１の界面に酸化層１０７を形成することに
よつてフイールド反転防止層の形成工程を省略で
き、極めて簡単かつ量産的にCMOSを製造でき
る。
板１０１の界面に酸化層１０７を形成することに
よつてフイールド反転防止層の形成工程を省略で
き、極めて簡単かつ量産的にCMOSを製造でき
る。
更に、素子分離領域１０５の形成工程におい
て、選択酸化法のようなバーズビークの発生はな
いため、素子分離領域１０５の微細化、ひいては
素子領域１１１，１１２の寸法縮小を抑制でき、
高集積度のCMOSを製造できる。その他、素子
領域１１１，１１２にホワイトリボンが生成され
るのを防止できるため、素子特性の優れた
CMOSを得ることができる。
て、選択酸化法のようなバーズビークの発生はな
いため、素子分離領域１０５の微細化、ひいては
素子領域１１１，１１２の寸法縮小を抑制でき、
高集積度のCMOSを製造できる。その他、素子
領域１１１，１１２にホワイトリボンが生成され
るのを防止できるため、素子特性の優れた
CMOSを得ることができる。
なお、上記実施例では絶縁膜として熱酸化膜を
用いたが、これに限らずCVD法により堆積され
たSiO2膜、Si3N4膜、Al2O3膜等を用いてもよい。
また、非単結晶シリコン層として多結晶シリコン
に代えて非晶質シリコンを用いてもよい。
用いたが、これに限らずCVD法により堆積され
たSiO2膜、Si3N4膜、Al2O3膜等を用いてもよい。
また、非単結晶シリコン層として多結晶シリコン
に代えて非晶質シリコンを用いてもよい。
上記実施例では、エネルギービームとしてレー
ザビームを用いたが、電子ビーム、イオンビーム
等を用いてもよい。
ザビームを用いたが、電子ビーム、イオンビーム
等を用いてもよい。
上記実施例ではｐ型単結晶シリコン層をｎ型に
変える手段としてイオン注入法を採用したが、こ
れに限らずPSG膜やAsSG膜を拡散源とする方
法、燐拡散方法等を採用してもよい。
変える手段としてイオン注入法を採用したが、こ
れに限らずPSG膜やAsSG膜を拡散源とする方
法、燐拡散方法等を採用してもよい。
上記実施例ではｐ型基板に素子分離領域を設
け、非単結晶シリコン層を被覆し、エネルギービ
ームの照射によりｐ型単結晶シリコン層にし、選
択エツチングして素子分離領域間にｐ型単結晶シ
リコン層をｎ型（ｎ−ウエル領域）に変換した
が、これに限定されない。例えば、酸化層の存在
するｐ型単結晶シリコン層をｎ型に変えてもよ
い。また、ｎ型半導体基板を用いて前記とは逆に
一方のｎ型単結晶シリコン層をｐ型（ｐ−ウエル
領域）に変換してもよい。
け、非単結晶シリコン層を被覆し、エネルギービ
ームの照射によりｐ型単結晶シリコン層にし、選
択エツチングして素子分離領域間にｐ型単結晶シ
リコン層をｎ型（ｎ−ウエル領域）に変換した
が、これに限定されない。例えば、酸化層の存在
するｐ型単結晶シリコン層をｎ型に変えてもよ
い。また、ｎ型半導体基板を用いて前記とは逆に
一方のｎ型単結晶シリコン層をｐ型（ｐ−ウエル
領域）に変換してもよい。
上記実施例では少なくとも隣り合う二つの領域
に形成した素子領域のうちの一方の素子領域と基
板の界面全体に酸化層を介在させたが、該界面の
一部に酸化層等の薄い絶縁層を介在させてもよ
い。このように部分的に介在させる場合、隣り合
う他方の素子領域側に近い界面部分に絶縁層を配
置することが望ましい。
に形成した素子領域のうちの一方の素子領域と基
板の界面全体に酸化層を介在させたが、該界面の
一部に酸化層等の薄い絶縁層を介在させてもよ
い。このように部分的に介在させる場合、隣り合
う他方の素子領域側に近い界面部分に絶縁層を配
置することが望ましい。
以上詳述した如く、本発明によればラツチアツ
プ現象の防止と素子の微細化がなされた高性能、
高集積度の相補型MOS半導体装置を簡単な工程
で製造し得る方法を提供できるものである。
プ現象の防止と素子の微細化がなされた高性能、
高集積度の相補型MOS半導体装置を簡単な工程
で製造し得る方法を提供できるものである。
第１図ａ〜ｈは従来のCMOSの製造を示す工
程断面図、第２図ａ〜ｊは本発明の実施例におけ
るCMOSの製造を示す工程断面図である。 １０１……ｐ型シリコン基板、１０２……熱酸
化膜（絶縁膜）、１０３ａ，１０３ｂ……レジス
トパターン、１０５……素子分離領域、１０７…
…酸化層、１１１……ｐ型単結晶シリコンからな
る素子領域、１１２……ｎ型単結晶シリコンから
なる素子領域、１１３1，１１３2……ゲート電
極、１１５1，１１５2……ソース領域、１１６1，
１１６2……ドレイン領域、１１９〜１２２……
Al配線。
程断面図、第２図ａ〜ｊは本発明の実施例におけ
るCMOSの製造を示す工程断面図である。 １０１……ｐ型シリコン基板、１０２……熱酸
化膜（絶縁膜）、１０３ａ，１０３ｂ……レジス
トパターン、１０５……素子分離領域、１０７…
…酸化層、１１１……ｐ型単結晶シリコンからな
る素子領域、１１２……ｎ型単結晶シリコンから
なる素子領域、１１３1，１１３2……ゲート電
極、１１５1，１１５2……ソース領域、１１６1，
１１６2……ドレイン領域、１１９〜１２２……
Al配線。
Claims (1)
- １ 第１導電型の半導体基板上に素子分離領域と
なる絶縁膜を形成する工程と、前記絶縁膜を選択
的にエツチング除去して前記基板上に素子分離領
域を形成する工程と、この素子分離領域で分離さ
れた複数の島状基板領域のうち少なくとも隣り合
う二つの領域の一方の領域表面全体に前記素子分
離領域より充分に薄い絶縁層を形成する工程と、
全面に非単結晶シリコン層を堆積した後、エネル
ギービームを前記非単結晶シリコン層に照射して
前記薄い絶縁層が被覆されていない島状基板領域
と直接接触する非単結晶シリコン層を前記基板を
種結晶として単結晶化させると共に、前記絶縁層
が被覆された島状基板領域上の非単結晶シリコン
層も単結晶化する工程と、この単結晶シリコン層
をエツチバツクすることにより、前記絶縁層が被
覆された島状基板領域及びこれと隣接する他の島
状基板領域に表面が前記素子分離領域と同一レベ
ルもしくはほぼ同一レベルの単結晶シリコン層を
残存させた後、これら単結晶シリコン層のいずれ
か一方に第２導電型の不純物をドーピングして少
なくとも隣り合う島状基板領域に第１導電型、第
２導電型の素子領域を形成する工程とを具備した
ことを特徴とする相補型MOS半導体装置の製造
方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56138831A JPS5840851A (ja) | 1981-09-03 | 1981-09-03 | 相補型ｍｏｓ半導体装置及びその製造方法 |
| US06/307,877 US4560421A (en) | 1980-10-02 | 1981-10-02 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56138831A JPS5840851A (ja) | 1981-09-03 | 1981-09-03 | 相補型ｍｏｓ半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5840851A JPS5840851A (ja) | 1983-03-09 |
| JPH0324068B2 true JPH0324068B2 (ja) | 1991-04-02 |
Family
ID=15231235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56138831A Granted JPS5840851A (ja) | 1980-10-02 | 1981-09-03 | 相補型ｍｏｓ半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5840851A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6074564A (ja) * | 1983-09-30 | 1985-04-26 | Toshiba Corp | 半導体記憶装置 |
| JPS6074664A (ja) * | 1983-09-30 | 1985-04-26 | Toshiba Corp | 相補型ｍｏｓ半導体装置の製造方法 |
| JPS6030169A (ja) * | 1983-07-29 | 1985-02-15 | Toshiba Corp | 相補型ｍｏｓ半導体装置及びその製造方法 |
| JPS6089957A (ja) * | 1983-10-24 | 1985-05-20 | Nippon Telegr & Teleph Corp <Ntt> | 相補形半導体装置 |
| JPS6239047A (ja) * | 1985-08-13 | 1987-02-20 | Toppan Printing Co Ltd | Ｃｍｏｓ型集積回路素子 |
| JP2533160Y2 (ja) * | 1992-06-17 | 1997-04-23 | 小松ゼノア株式会社 | 気化器のカバー |
-
1981
- 1981-09-03 JP JP56138831A patent/JPS5840851A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5840851A (ja) | 1983-03-09 |
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