JPS6239047A - Ｃｍｏｓ型集積回路素子 - Google Patents
Ｃｍｏｓ型集積回路素子Info
- Publication number
- JPS6239047A JPS6239047A JP60178213A JP17821385A JPS6239047A JP S6239047 A JPS6239047 A JP S6239047A JP 60178213 A JP60178213 A JP 60178213A JP 17821385 A JP17821385 A JP 17821385A JP S6239047 A JPS6239047 A JP S6239047A
- Authority
- JP
- Japan
- Prior art keywords
- cmos
- well
- type
- bulk
- latch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は５高集積度であるＣＭＯ３型Ｏ３型東積
（従来の技術λ
従来のＣＭＯ８型Ｏ８型央積
用いて説明する。集積している０ＭＯ８は第２図に示し
た様なもので．はぼ全面に繰り返されて設けられている
。
た様なもので．はぼ全面に繰り返されて設けられている
。
基板１３１）はｎウェルｕ５ｈａ’兼ねており，ｎウェ
ル（ＩＳとｐウェルＩ２５１には各々ｐｎｐおよびｎｐ
ｎのＭ Ｏ Ｓ ｂ′−設けられている。各々のウェル
ｕ９のにおいてソース［１１１ ａｎとドレインｆ１３
１（：Ｆ３１７）間のチャネル（１４１（２沿？ゲー）
（１３（２′１５により制御することにより０ＭＯ８と
して駆動させる。
ル（ＩＳとｐウェルＩ２５１には各々ｐｎｐおよびｎｐ
ｎのＭ Ｏ Ｓ ｂ′−設けられている。各々のウェル
ｕ９のにおいてソース［１１１ ａｎとドレインｆ１３
１（：Ｆ３１７）間のチャネル（１４１（２沿？ゲー）
（１３（２′１５により制御することにより０ＭＯ８と
して駆動させる。
（発明が解決しようとする問題点ン
従来のＣＭＯ８型集積画集積回路素子ェルＵとｐウェル
［有］が直接接しているバルク型構造を持っている。こ
のことによりドレイン１１３１．ｎウェルｔｉ５１。
［有］が直接接しているバルク型構造を持っている。こ
のことによりドレイン１１３１．ｎウェルｔｉ５１。
ｐウェル四、ソース０９間で寄生サイリスタとなる。
そうするとｎウェルＵとｐウェル■の間にトリガパルス
が入りサイリスタとして点弧状態となることがあり．こ
の様な状態ｂ″−起きること？ラッチアップという。一
旦点弧状標になりラッチアップしたサイリスタは，電圧
を消弧電圧以下にしないと電流が流れつづげ，かつ消弧
成田は点弧電圧に比べ極端に低い為に、完全に電源を切
らないと消弧しない。この様な電流は詩にｎウェル（１
５１とｐウェル□□□の間の逆方向電流である為に発熱
し、また一般に大成流になり易（、これによる熱破壊を
起す様になる。この様なトリガパルスの発生原因として
は、入出力ビンよりのノイズ、電源ビンよりのノイズ、
内部回路よりのノイズカニ主なものである。
が入りサイリスタとして点弧状態となることがあり．こ
の様な状態ｂ″−起きること？ラッチアップという。一
旦点弧状標になりラッチアップしたサイリスタは，電圧
を消弧電圧以下にしないと電流が流れつづげ，かつ消弧
成田は点弧電圧に比べ極端に低い為に、完全に電源を切
らないと消弧しない。この様な電流は詩にｎウェル（１
５１とｐウェル□□□の間の逆方向電流である為に発熱
し、また一般に大成流になり易（、これによる熱破壊を
起す様になる。この様なトリガパルスの発生原因として
は、入出力ビンよりのノイズ、電源ビンよりのノイズ、
内部回路よりのノイズカニ主なものである。
この様な上記のラッチアップへの対策と１−では、まず
基板上部にエピタキシャル層な設け、その上６′−ＣＭ
Ｏ８を形成する方法がある。これにより実効基板抵抗す
−小さくなり、ラッチアップが起きにくくなる。しかし
この方法に於いては、コスト高となるという欠点カーあ
る。この他、ｎウェルを逆濃度勾配にすると−・う方法
により実効基板抵抗とｎウェルのエミッタ接地増幅率を
小さくする方法カーあり、主にボロンイオンの打込みや
ｎウェルの花面にロ型不純物？拡散する方法がとられろ
。この曲、ｎウェルのドレイン’６ Ｙ Ｐ ｔ Ｓ
ｉショットキー接合に置き換えてエミッタ接地増幅率り
小さくすることも考えられる６’−、チャネルとの間に
ギヤノブカー生ずる為に時性が低下する。さらに、互い
のウェルの間に分離溝￥設ける方法も考えられろ。
基板上部にエピタキシャル層な設け、その上６′−ＣＭ
Ｏ８を形成する方法がある。これにより実効基板抵抗す
−小さくなり、ラッチアップが起きにくくなる。しかし
この方法に於いては、コスト高となるという欠点カーあ
る。この他、ｎウェルを逆濃度勾配にすると−・う方法
により実効基板抵抗とｎウェルのエミッタ接地増幅率を
小さくする方法カーあり、主にボロンイオンの打込みや
ｎウェルの花面にロ型不純物？拡散する方法がとられろ
。この曲、ｎウェルのドレイン’６ Ｙ Ｐ ｔ Ｓ
ｉショットキー接合に置き換えてエミッタ接地増幅率り
小さくすることも考えられる６’−、チャネルとの間に
ギヤノブカー生ずる為に時性が低下する。さらに、互い
のウェルの間に分離溝￥設ける方法も考えられろ。
しかしこれらの方法？併用する事によってもラッチアッ
プ？完全に防ぐことｈ−出来ず、しかも工程が増える原
因となっていた。
プ？完全に防ぐことｈ−出来ず、しかも工程が増える原
因となっていた。
（問題？解決する為の手段）
ＣＭＯ８型Ｏ８回路素子に於いて、ボンディングパッド
の近傍に谷秒ＭＯ８が分離して設けられているＣ Ｍ
ＯＳ ｋ配し、ボンディングパノドカー近傍にない部分
にバルク蝦Ｃ＼１０Ｓ？配したＣ〜１０Ｓ型東積回路克
子と″「る。
の近傍に谷秒ＭＯ８が分離して設けられているＣ Ｍ
ＯＳ ｋ配し、ボンディングパノドカー近傍にない部分
にバルク蝦Ｃ＼１０Ｓ？配したＣ〜１０Ｓ型東積回路克
子と″「る。
（作 中）
入出力ビンおよび′電源ビンとつながっているボンディ
ングパッドはＣＭＯ８型東横回路素子のＣＭＯ８／ｌ″
−バルク型ではなく各＼１０Ｓが分離［２ている部分に
ある為。全くサイリスタ構造ｂ！−ｙよく、各種のトリ
ガパルス？受けてもラッチアップすることがなくなり、
またバルク型Ｃ〜１０Ｓも、入出力ビンおよび電源ビン
とつながるボンディングパッドに接することがない為に
入出力ビンよりのトリガパルスや電源ビンのトリガパル
スが届かず、ラッチアップｈ−発生することｂ″−なく
なる。
ングパッドはＣＭＯ８型東横回路素子のＣＭＯ８／ｌ″
−バルク型ではなく各＼１０Ｓが分離［２ている部分に
ある為。全くサイリスタ構造ｂ！−ｙよく、各種のトリ
ガパルス？受けてもラッチアップすることがなくなり、
またバルク型Ｃ〜１０Ｓも、入出力ビンおよび電源ビン
とつながるボンディングパッドに接することがない為に
入出力ビンよりのトリガパルスや電源ビンのトリガパル
スが届かず、ラッチアップｈ−発生することｂ″−なく
なる。
（実施例）
本発明に係るＣＭＯ８型Ｏ８回路素子？図面を用いて詳
細に説明する。
細に説明する。
第１図は、本発明の一実施例を示す平面図であり、第２
図は、同内部に設けられているバルク型ＣＭ ＯＳ ’
に示す断面図であり、第３図は、同周縁部に設けられて
いる各ＭＯ８が分離して設げられているＣＭＯ３ｋ示す
断面図である。
図は、同内部に設けられているバルク型ＣＭ ＯＳ ’
に示す断面図であり、第３図は、同周縁部に設けられて
いる各ＭＯ８が分離して設げられているＣＭＯ３ｋ示す
断面図である。
本発明のＣＭＯ８型集積回＠素子は、平面的な８瞭部（
２）に各ＭＯ８が分離して投げられているＣＭＯ８と、
入出力もしくは電源用のビンとつなげるボンディングパ
ッド１３）ｂ一般けられており、平面的な内部＋１）に
はバルク型Ｃ’ＭＯ８が設けられている。これによりバ
ルク型ＣＭＯ８とボンデイン１）” ハゾド１３）が分
離して設げられており、ボンディングパッド（３）の近
傍には各ＭＯ３が分離して設けられているＣＭＯ８ｔ、
かない。
２）に各ＭＯ８が分離して投げられているＣＭＯ８と、
入出力もしくは電源用のビンとつなげるボンディングパ
ッド１３）ｂ一般けられており、平面的な内部＋１）に
はバルク型Ｃ’ＭＯ８が設けられている。これによりバ
ルク型ＣＭＯ８とボンデイン１）” ハゾド１３）が分
離して設げられており、ボンディングパッド（３）の近
傍には各ＭＯ３が分離して設けられているＣＭＯ８ｔ、
かない。
平面的な内部Ｉｌｌに設けられ℃いるＣ Ｍ ＯＳは第
２図で示した様に半導体の基板６Ｄ上にｎウェルいとｎ
ウェル６があり、このときｎウェル゛（１９は基板１３
１） Ｙそのまま流用しており、ｎウェルｔｔＳとｐウ
ェル田は接して設けられているバルク型構造？持ってお
り、各々のウェル１５） １２５） においてソースｔ
ｉｎ ｔｘｎとドレイ：／ ｔ１３ （２３）間のチャ
ネル１１４１ （２４１をゲー）１１３Ｃ２１により制
釧することによりＣＭ’ＯＳとして駆動させる。
２図で示した様に半導体の基板６Ｄ上にｎウェルいとｎ
ウェル６があり、このときｎウェル゛（１９は基板１３
１） Ｙそのまま流用しており、ｎウェルｔｔＳとｐウ
ェル田は接して設けられているバルク型構造？持ってお
り、各々のウェル１５） １２５） においてソースｔ
ｉｎ ｔｘｎとドレイ：／ ｔ１３ （２３）間のチャ
ネル１１４１ （２４１をゲー）１１３Ｃ２１により制
釧することによりＣＭ’ＯＳとして駆動させる。
この構造であるためにドレ・インｔ１３）、ｒ＋ウェル
（１９゜ｎウェル１」、ソース＋２１）間で寄生サイリ
スタとなる。
（１９゜ｎウェル１」、ソース＋２１）間で寄生サイリ
スタとなる。
また、平面的な間縁部（２）に設けられているＣ〜１０
Ｓは第３図で示した様にシリコン半導体の基板Ｃ３１１
上にサファイヤの絶縁Ｉ４１３３１ ／ｌ’−設けられ
、その上にもシリコンの半導体層があり、そこには各々
ソースｆｉｌ）（２１）、 ｆ −ｗ 坏ルｊ１４ｔ２
４）、 ドレイン１１３）１２３が設けられ。
Ｓは第３図で示した様にシリコン半導体の基板Ｃ３１１
上にサファイヤの絶縁Ｉ４１３３１ ／ｌ’−設けられ
、その上にもシリコンの半導体層があり、そこには各々
ソースｆｉｌ）（２１）、 ｆ −ｗ 坏ルｊ１４ｔ２
４）、 ドレイン１１３）１２３が設けられ。
さらにチャネルｕ４１ｔ２４）上には制御のためのゲー
トじ（２３） ｂ：あり、各々のＣＭ ＯＳはシリコン
の絶縁体Ｕ３３により完全に分離されており、ｌ−たが
って寄生サイリスタが出来る余地がなり、トリガパルス
ｂ？−瞬間に入力されても過剰電流がＭＯ８相互間に流
れることはない。
トじ（２３） ｂ：あり、各々のＣＭ ＯＳはシリコン
の絶縁体Ｕ３３により完全に分離されており、ｌ−たが
って寄生サイリスタが出来る余地がなり、トリガパルス
ｂ？−瞬間に入力されても過剰電流がＭＯ８相互間に流
れることはない。
この様な構造？とる事により電源ビンよりのノイズ、入
出力ビンよりのノイズを周縁部で防止することが出来る
ので、内部のバルク型ＣＭＯ５で影響？受けなくなった
。
出力ビンよりのノイズを周縁部で防止することが出来る
ので、内部のバルク型ＣＭＯ５で影響？受けなくなった
。
本発明において各々のＭＯＳが分離して設けら＋１′（
いて）ＣＭＯＳを周縁部の、それも四方向に設けている
が、必ず１．もその必要はなく、電源ビン、ｉ−５よび
入出力ビンとつながっているボンディングバ、・ドの゛
近傍にあろＣ〜（Ｏ８ｂ″＝少なくともバルク型ＣＭ
ＯＳでなげればよく、二方向にの入ビンが設は−Ｃ１ち
れば、池の二方向はバルク型Ｃ’Ｍ、 ＯＳでもよいこ
とはもちろんである。
いて）ＣＭＯＳを周縁部の、それも四方向に設けている
が、必ず１．もその必要はなく、電源ビン、ｉ−５よび
入出力ビンとつながっているボンディングバ、・ドの゛
近傍にあろＣ〜（Ｏ８ｂ″＝少なくともバルク型ＣＭ
ＯＳでなげればよく、二方向にの入ビンが設は−Ｃ１ち
れば、池の二方向はバルク型Ｃ’Ｍ、 ＯＳでもよいこ
とはもちろんである。
また、半導体もシリコンである必要はなく、１洛や１芯
答速咳、性能等の相１ぬ関係等の条件により、ガリウム
ヒ素等の半導体でもよく、また絶縁層もその１也の絶縁
体でちってでもよい。
答速咳、性能等の相１ぬ関係等の条件により、ガリウム
ヒ素等の半導体でもよく、また絶縁層もその１也の絶縁
体でちってでもよい。
（発明の効果）
本発明により、ＣＭＯ８型集積画集積回路素子、りんと
の頭載において従来から集積度等の条件において何棟な
バルク型Ｃ〜１０８ゲ用い、なおかつ残部ＶＣおいても
ＣＭ ＯＳとして稼動さヒ′ることが出来ろことが出来
ろ。また、入出力ビンてよるノイズや電源ビン１／ｒ、
よるノ・イズＶこよるＣ Ｍ ＯＳ Ｏラッチ了ノブ現
象￥（彷ぐにとが出来る様になった。
の頭載において従来から集積度等の条件において何棟な
バルク型Ｃ〜１０８ゲ用い、なおかつ残部ＶＣおいても
ＣＭ ＯＳとして稼動さヒ′ることが出来ろことが出来
ろ。また、入出力ビンてよるノイズや電源ビン１／ｒ、
よるノ・イズＶこよるＣ Ｍ ＯＳ Ｏラッチ了ノブ現
象￥（彷ぐにとが出来る様になった。
これにより内部においてラッチアップ？考１′慮する必
要り一減ったのでＣＭＯ８中のＭ２Ｓ間の距離？滅ずろ
ことｂ″−出来て結髪的にＪ＃債度？向上させろことが
出来ろ、。
要り一減ったのでＣＭＯ８中のＭ２Ｓ間の距離？滅ずろ
ことｂ″−出来て結髪的にＪ＃債度？向上させろことが
出来ろ、。
第１図は、＄：発明の一実施例ｒ示す平面図であり、第
２図は、バルク型ＣＭ ＯＳ’を示す断面図であり、第
３図は、各Ｍｏ５ｈ？一分離して設けられているＣＭＯ
８乞示″１′−断面図である。 （１）・・・内部 （２）・・・周縁部、
′３）・・ボンディングバノド 旧）四）・・ソース
）１力１肋・・ゲー１− ｆ１３１（２３）
・・ドレインｔｌ１４１・・・チャネル ＋１ｉ
・・ロウエル（２勺・・・ｐウニ６ル Ｃ１）
・・・基板（，３カ・・絶縁体 （３３）・
・・絶→ヅ特許出１願人 凸版印刷株式会社 代表者 鈴 木 相 夫 第１図 ２３ ］ 第２図
２図は、バルク型ＣＭ ＯＳ’を示す断面図であり、第
３図は、各Ｍｏ５ｈ？一分離して設けられているＣＭＯ
８乞示″１′−断面図である。 （１）・・・内部 （２）・・・周縁部、
′３）・・ボンディングバノド 旧）四）・・ソース
）１力１肋・・ゲー１− ｆ１３１（２３）
・・ドレインｔｌ１４１・・・チャネル ＋１ｉ
・・ロウエル（２勺・・・ｐウニ６ル Ｃ１）
・・・基板（，３カ・・絶縁体 （３３）・
・・絶→ヅ特許出１願人 凸版印刷株式会社 代表者 鈴 木 相 夫 第１図 ２３ ］ 第２図
Claims (1)
- １）ボンディングパッドの近傍に各ＭＯＳが分離して設
けられているＣＭＯＳを配し、ボンディングパッドが近
傍にない部分にバルク型ＣＭＯＳを配した事を特徴とす
るＣＭＯＳ型集積回路素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60178213A JPS6239047A (ja) | 1985-08-13 | 1985-08-13 | Ｃｍｏｓ型集積回路素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60178213A JPS6239047A (ja) | 1985-08-13 | 1985-08-13 | Ｃｍｏｓ型集積回路素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6239047A true JPS6239047A (ja) | 1987-02-20 |
Family
ID=16044558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60178213A Pending JPS6239047A (ja) | 1985-08-13 | 1985-08-13 | Ｃｍｏｓ型集積回路素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6239047A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS503780A (ja) * | 1973-05-15 | 1975-01-16 | ||
| JPS518878A (en) * | 1974-07-10 | 1976-01-24 | Suwa Seikosha Kk | Sohogata mos handotaisochi |
| JPS55105361A (en) * | 1978-12-30 | 1980-08-12 | Fujitsu Ltd | Semiconductor device |
| JPS5840851A (ja) * | 1981-09-03 | 1983-03-09 | Toshiba Corp | 相補型ｍｏｓ半導体装置及びその製造方法 |
-
1985
- 1985-08-13 JP JP60178213A patent/JPS6239047A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS503780A (ja) * | 1973-05-15 | 1975-01-16 | ||
| JPS518878A (en) * | 1974-07-10 | 1976-01-24 | Suwa Seikosha Kk | Sohogata mos handotaisochi |
| JPS55105361A (en) * | 1978-12-30 | 1980-08-12 | Fujitsu Ltd | Semiconductor device |
| JPS5840851A (ja) * | 1981-09-03 | 1983-03-09 | Toshiba Corp | 相補型ｍｏｓ半導体装置及びその製造方法 |
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