CN100442477C - 栅极长度不取决于光刻法的纵向栅极cmos - Google Patents

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Abstract

揭示了一种纵向晶体管的元件的构造，具体的说，为一CMOS晶体管的栅极(1905)、源极(1901)和漏极(1903)的配置。纵向晶体管常常用于集成电路的领域。因此，用于改进其构造的不受限于光刻法的限制的方法具有很大的效用和重要性。本领域的技术人员会明白所述方法也可以用于制造其它类型的器件。例如，利用本文所述的方法可制造一双极型晶体管的结(以及其其它类型的器件结)。

Description

栅极长度不取决于光刻法的纵向栅极CMOS
技术领域
本发明大体涉及一种集成电路结构的制造方法，更具体地说为具有半导体结的电子器件及其制造方法。
背景技术
在集成电路领域中要求在不牺牲器件性能下获得越来越小的器件。小的器件尺寸要求小的器件区域、区域之间的精确和正确对准以及寄生电阻和电容的最小化。器件尺寸的减小可通过依赖细线条光刻法，但是正如以下要讨论的那样，要不断减小形体尺寸及进一步提高对准精确度已变得不切实际或不可能。因为光刻法已被推进到其物理极限，其成品率和产量都在降低。
一光刻系统的四个主要性能参数为：分辨限度Lr，物平面与物平面之间的对准精确度，焦深和生产量。为了便于讨论，分辨限度Lr，物平面与物平面之间的对准精确度和焦深为物理约束参数。
典型的光刻法受限于光刻系统的物理约束，包括光化辐射波长λ以及投影系统光学器件的几何结构。根据瑞利准则：
Lr = 0.61 λ NA
其中：NA是光学系统的数值孔径，其限定为NA＝nsinα，其中n是辐射所通过的介质的折射指数(在本申请中，介质通常是空气，所以n约等于1)，α是光化辐射发散的半角。例如，使用深紫外线照明(DUV)，λ＝193nm和NA＝0.7，则分辨下限为168纳米
Figure C20058000291800071
。诸如相移掩模的技术可以向下扩展该下限，但是该技术要求的光掩模极之昂贵。在实施时，这费用会变得大大地增加，因为一先进的半导体工艺可能会采用超过25个光掩模。
如同分辨限度一样，随着光掩模的形体尺寸进一步下降以及光掩模的总数增加，物平面与物平面之间的对准精确度变得越来越关键。例如，如果光掩模对准本身使器件成品率每层下降至95％，则25层光掩模就会使得总的器件成品率变成为0.9525＝0.28或者28％(假定独立误差)。因此，一种较复杂的掩模，诸如相移掩模不仅价格更昂贵而且还使得器件的成品率大大地降低。
此外，尽管光刻系统的数值孔径可以增加以降低分辨限度，但第三个参数，即焦深会因而降低。焦深与NA2成反比。因此，随着NA的增加，分辨限度会降低，但焦深会下降得更快。降低的焦深使得精确聚焦变得更加困难，特别是在非平面的形体上，诸如在先进的半导体器件中变得越来越普及的“曼哈顿几何结构”。
最近，业已开发出制造更小型晶体管以及相关器件的技术。在由IEEE资助且在1999年的国际电子器件会议中由J.M.Hergenrother等人提出的题为“The Vertical Replacement-Gate(VRG)MOSFET：A50-nm VerticalMOSFET with Lithography-Independent Gate Length”的论文中叙述了这样一种制造晶体管的方法。文中，Hergenrother等人叙述了一种利用一纵向晶体管技术的方法，其中要求在工艺的最后步骤中施加栅极和栅极氧化物。
授予Hu等人的美国专利No.6,413,802叙述了一种在一覆盖一绝缘层的硅层(例如，SIMOX)中制造的器件，而该器件从绝缘层延伸形成一鳍状物。
此外，授予Inaba等人的美国专利No.6,525,403叙述了一种具有在一改进的水平结构中的栅极、源极和漏极的工艺。
Zhibo Zhang的美国专利申请公告2002/0060338叙述了一种纵向FET器件，由此，在一纵向沟道的相应两端分别形成源极和漏极区以及在该纵向沟道附近形成一绝缘的栅极。
还有一些其它技术像上述般聚焦于在绝缘体上外延硅(SOI)上形成纵向器件。但SOI和SIMOX都存在着一些缺点。这些缺点包括存储器件的性能差(由于器件的本体是浮置的)、在一或多个工序中需要极端的光刻法，以及SOI材料的价格急剧上涨。
此外，在一制造双极型器件的常规方法中，源极窗口是直接打开而无需一些提供一刻蚀终止器的手段。一潜在的过度刻蚀会在硅中产生一受损区域并且会导致在一接点下的硅过分消耗。另外，在没有刻蚀终止器下形成一氧化物隔离衬垫时会带来制造上的困难，因为定时方法和其它方法的容差会变得极度严格。
集成电路制造商至少基于上述原因而不能在保持高性能的同时显著减小电子器件的大小。上述技术具有一些归因于所用结构(例如，SOI或SIMOX)而在器件的性能或可制造性上的制约，一些归因于所需光刻步骤的制约或者要求在一工艺的后期完成栅极氧化物，从而限制了设计的灵活性。鉴于对具有较大的器件数量、较小的器件大小以及较好的器件性能的集成电路的渴望，对一种改进的无需依赖不切实际和昂贵的光刻法的要求就能制造所需器件的制造方法的需要一直存在。
因此，需要提供一种改进的集成电路器件制造方法及结构。这种用于制造集成电路器件的结构会使器件的大小减小且具有适度的光刻容限。
发明内容
本发明揭示了一种纵向晶体管的元件的构造，具体的说，为一种CMOS晶体管的栅极、源极和漏极的配置。改进的纵向晶体管构造方法由于使用新颖的隔离衬垫及自对准技术而不受限于光刻法的限制具有很大的效用和重要性。本领域的技术人员会明白本文所述的方法也可以用于制造其它类型的器件。例如，利用本文所述的方法可制造一双极型晶体管的结(以及其其它类型的器件结)。
在一实施例中，一种电子器件的制造方法包括以下步骤：
将一掺杂物注入一半导体衬底的一掺杂区，其中所述掺杂区设置在一由一介质绝缘体隔离的区域中；
然后在所述掺杂区和所述介质绝缘体隔离区域上沈积一薄膜叠层，所述薄膜叠层包括一第一介质层和一第一多晶硅层和其它物质；
然后，刻蚀一贯穿所述第一介质层的介质窗口以及在所述介质窗口内和所述薄膜叠层上沉积一第二介质层；
各向异性刻蚀所述第二介质层以形成一第一隔离衬垫，所述隔离衬垫用于使晶体管的形体尺寸大大地小于光刻法的极限；
各向异性刻蚀位于所述掺杂区域和所述第一介质层之间的部分所述薄膜叠层以形成一外延通孔；
用外延硅填充所述外延通孔，从而形成一外延沟道；
在所述外延沟道上形成一第二多晶硅层；
在所述第二多晶硅层以及周围区域上沉积一第三介质层；
继而各向异性刻蚀所述第三介质层以形成一第二隔离衬垫以及刻蚀所述第一多晶硅层；
在所述第二多晶硅层和所述第一多晶硅层上沉积一第四介质层以及刻蚀所述第四介质层以形成一第三隔离衬垫；
最后，刻蚀在所述第三隔离衬垫周围的所有剩余层，直至到一与所述掺杂区大体共平面的平面。
本发明还限定了一种一种电子器件。在一实施例中，揭示了一种半导体衬底，所述衬底的上面具有至少一由一介质绝缘区横向包围的掺杂物掺杂区，所述介质绝缘区和所述掺杂区的一最顶面与所述衬底的主表面大体为同一平面；
一外延沟道设置在所述掺杂区的所述最顶面上并且与所述掺杂区电耦合，所述外延沟道的外缘通过一第一介质隔离衬垫限定；
一多晶硅区围绕且设置在所述外延沟道的外缘，所述多晶硅区至少部分地覆盖所述掺杂区并且通过一介质层隔离而不与所述掺杂区直接电耦合。
附图说明
图1所示为一用于制作本发明的一电子器件结构的一隔离的掺杂区的示范性实施例。
图2所示为图1所示的隔离的掺杂区与一薄膜叠层的剖面示意图。
图3所示为图2所示的沈积的薄膜与一刻蚀的介质掩膜窗口。
图4所示为一填充图3所示的掩膜窗口的介质层的形状完全如实的毡毯状沉积。
图5所示为各向异性刻蚀图4所示的形状完全如实的毡毯状沈积形成的一介质隔离衬垫。
图6所示为通过图5所示的介质隔离衬垫形成的窗口各向异性刻蚀薄膜层直到掺杂区为止。
图7所示为以纵向侧壁栅极氧化除去图6所示的叠置的介质层。
图8所示为一在图6和图7后形成的栅极区的一外延沟道充填。
图9所示为图8所示的外延充填区在外延硅的化学机械平整化以及多晶硅和光刻胶的沉积后的视图。
图10所示为图9所示的光刻胶层在显影和刻蚀后的视图。
图11所示为图10所示的一会变成电子器件的栅极区的蚀刻多晶硅层。
图12所示为进一步限定该栅极区的图11所示的蚀刻多晶硅层与一蚀刻氮化物底层。
图13所示为一在图12所示的栅极区上沉积的形状完全如实的介质覆盖层。
图14所示为在各向异性刻蚀图13所示的介质覆盖层后剩下一氧化物隔离衬垫的视图。
图15所示为一在图14所示的栅极区上显影和刻蚀的光刻胶层。
图16所示为一在去除图15所示的光刻胶和刻蚀多晶硅后剩下的蚀刻漏极区的构造。
图17所示为一在图16所示的栅极和漏极区上的形状完全如实的介质覆盖层。
图18所示为图17所示的介质覆盖层在各向异性刻蚀和剩下一在漏极区周围的氧化物隔离衬垫后的视图。
图19所示为图18所示的电子器件结构在完成与本发明有关的重要的最终端处理工序后的视图。
具体实施方式
参阅图1至19，本发明的一示范性实施例在根据下列处理工序下作出了详细的叙述。图1所示为一用于制作本发明的一电子器件结构的一隔离的掺杂区105的示范性实施例。图1所示包括一底衬底101、一隔离介质区103，以及该衬底的一掺杂区105。一在图1的上半部分的平面图所示为该掺杂区105的范围107。所有区域都以本领域技术人员公知的方法制作。
该底衬底101通常为一硅圆片。在该实施例中，该特定的硅圆片在隔离介质区的范围内经过掺杂以形成该掺杂区105。另外，也可以选择其它的第IV族元素半导体或化合物半导体(例如，第III-V族或第II-VI族)作为该底衬底101。隔离介质区103可以是，例如，沉积或者热生长氧化物或者沉积氮化物。
图2所示为图1所示的隔离的掺杂区105与一薄膜叠层的剖面示意图。在该实例中，薄膜叠层包括一衬垫氧化物201、一第一多晶硅层203、一氮化层205、一介质硬掩模207以及一光刻胶层209。该介质硬掩模207可以是，例如，一CVD沉积氧化物。
在一具体的示范性实施例中，标称薄膜沉积厚度和沉积方法提供如下：衬垫氧化物201的沉积厚度为
Figure C20058000291800121
至第一多晶硅层203的沉积厚度为氮化物层205的沉积厚度为介质硬掩模(例如，氧化物层)207的沉积厚度为
Figure C20058000291800125
至
Figure C20058000291800126
以及光刻胶层209的厚度为0.5μm至1.5μm。
图3所示为图2所示的沈积薄膜在光刻胶层209曝光后、显影和刻蚀贯穿该光刻胶层209和下层的硬掩模207以及产生一掩模窗口301后的视图。可以采用各种湿法刻蚀(例如，浸泡在氢氟酸中，诸如含于一标准的缓冲氧化腐蚀，或亚磷酸)或者干刻(例如，反应离子刻蚀(RIE))工艺蚀穿硬掩模207。在硬掩模207刻蚀后，就剥除光刻胶层209。一在图3上半部的平面图所示为常规光刻法的限度303。例如，用常规光刻法的限度303为0.18μm。
参阅图4，所示为一充填该掩膜窗口301及覆盖周围的硬掩模207的氧化物隔离层401的一形状完全如实的毡毯状沉积。随后，以各向异性刻蚀该氧化物隔离层401，例如以RIE。选择一在氧化物和氮化物之间具有高选择性比率的蚀刻剂，使该氮化层205作为一刻蚀终止器。剩余的氧化物隔离衬垫501(见图5)，通过一如图所示的减小尺寸的掩模开口503大大地扩展了常规光刻法的限度303。例如，在一典型的0.18μm的设计规则下，以一底部厚度为0.05μm的氧化物隔离衬垫501可产生一0.08μm的掩模开孔503。
参阅图6，一氧化物隔离衬垫501与硬掩模207一道提供一掩模，以便可以各向异性刻蚀将下面各层(即该氮化物层205，该第一多晶硅层203以及该衬垫氧化物201)蚀穿，并且直到该掺杂区105为止，从而产生一外延(“epi”)通孔601。
在图7中，可以通过诸如缓冲氧化湿蚀技术来剥除上覆的硬掩模207和氧化物隔离衬垫501。一热氧化步骤可以在该第一多晶硅层203的垂直壁上生长一栅极氧化物701。在epi通孔601底部再生长的任何氧化物(即在掺杂区105上的氧化物)可以通过诸如RIE来去除。可采取预防措施以尽量减少或排除在刻蚀后的在该epi通孔601底部生长的任何自然氧化物。使硅上的自然氧化物生长最小化的技术在本领域是众所周知的，因此本文不作讨论。热氧化物生长技术将氧和底层的硅(例如，第一多晶硅层103)结合。热氧化物生长的机制众所周知，而底层的多晶硅103有大约44％会被耗用以形成栅极氧化物701。
epi通孔601随后可通过一外延硅801沟道沉积来充填(见图8)。该外延硅形成晶体管的一沟道，即沟道901(见图9)。然后，可沉积一第二多晶硅层903和一第二光刻胶层905。在一具体的示范性实施例中，第二多晶硅层903和第二光刻胶层的标称厚度分别为
Figure C20058000291800141
和
Figure C20058000291800142
然后，该第二光刻胶层905可曝光、显影和刻蚀以留下一第二光刻胶刻蚀掩模1005(见图10)。然后通过，例如RIE刻蚀第一多晶硅层203的不在第二光刻胶刻蚀掩模1005下的区域，从而留下一栅极多晶硅1103(见图11)。对该氮化物层205的作一额外的蚀刻以留下一氮化物衬垫1205(见图12)从而大体完成该栅极区。
参阅图13，一形状完全如实的氧化物层1301在该栅极多晶硅以及周围区域上沉积(例如，以一LPCVD工艺)，然后作各向异性刻蚀以留下一氧化物隔离衬垫1401(见图14)。该氧化物隔离衬垫可用作一自对准区，其使器件的覆盖超过典型的光刻法和对准技术通常所能允许的。因此，用多层掩膜时的物平面与物平面之间的对准问题可以排除，因为物平面可自对准。此外，形体尺寸可以由沉积和刻蚀技术所确定，并且可以远小于单单由光刻法和对准技术限定的形体尺寸。
在图15中，光刻胶在沉积和刻蚀后留下一光刻胶掩膜1501。该光刻胶掩膜1501用作为一多晶硅蚀刻的一蚀刻掩膜以产生一多晶硅栅极区1601(见图16)。一CVD氧化物最后如图所示般沉积1701(见图17)及作各向异性刻蚀以留下一栅极区的氧化物隔离衬垫1801(见图18)。该栅极区氧化物隔离衬垫与上述氧化物隔离衬垫1401具有完全相同的自对准质量。在图19中，一最终的各向异性刻蚀使该衬底的掺杂区105外露并形成一源极区1901、一漏极区1903和一栅极区1905。
在最终的各向异性刻蚀之后，通过完成本领域技术人员众所周知的技术以形成，例如，将另外的掺杂物渗入漏极多晶硅，金属化，电子测试以及封装步骤以完成该半导体器件。为了便于对本发明的进一步理解，本文叙述了一种用于制造纵向栅极CMOS器件的方法和结构。然而，本文所叙述的发明的方法和层与区的结构也可以适用于制造各种各样的具有和个别或组合器件相同效用的其它类型器件和结构。例如，尽管一实施例叙述了一CMOS器件的构造，但本领域的技术人员会明白本发明可轻易地适用于一双极型晶体管或其它类型的半导体器件。此外，本文叙述的技术也可轻易地按照制作诸如双栅极的功能器件以介质沉积或生长使栅极区分离来扩展该栅极掩膜的步骤。
另外，与半导体行业有关的许多行业也都可以使用这项技术。例如，一在数据存储业界中的薄膜磁头(TFH)工序或者一在平板显示器业界中的主动矩阵液晶显示器(AMLCD)都可以轻易地使用本文所述的工艺和技术。术语“半导体”应该被理解为包括上述和相关的行业。此外，尽管详细地显示和叙述了工序和技术，但本领域的技术人员会明白也可以采用其他技术和方法，而这些都应包含于所附的权利要求的保护范围内。例如，用于沈积一薄膜层的常用的一些技术(例如，化学气相沉积、等离子体增强气相沉积、外延、原子层沉积等等)。尽管不是所有的技术都可按照本文所述的所有薄膜来处理，但本领域的技术人员会明白可用多种方法沉积一特定层和/或薄膜类型。因此，本发明的保护范围应该只受限于所附的权利要求的保护范围。

Claims (18)

1.一种电子器件的制造方法，其包括以下步骤：
将一掺杂物注入一半导体衬底的一掺杂区，所述掺杂区设置在一由一介质绝缘体隔离的区域中；
在所述掺杂区和所述介质绝缘体区域上沉积一薄膜叠层，所述薄膜叠层包括一第一介质层和一第一多晶硅层；
刻蚀一贯穿所述第一介质层的介质窗口；
在所述介质窗口内和所述薄膜叠层上沉积一第二介质层；
各向异性刻蚀所述第二介质层以形成一第一隔离衬垫；
各向异性刻蚀位于所述掺杂区域和所述第一介质层之间的部分所述薄膜叠层，从而形成一外延通孔；
用外延硅填充所述外延通孔，从而形成一外延沟道；
在所述外延沟道上形成一第二多晶硅层；
在所述第二多晶硅层以及周围区域上沉积一第三介质层；
各向异性刻蚀所述第三介质层，以形成一第二隔离衬垫；
刻蚀所述第一多晶硅层；
在所述第二多晶硅层和所述第一多晶硅层上沉积一第四介质层；
刻蚀所述第四介质层，以形成一第三隔离衬垫；以及
刻蚀环绕在所述第三隔离衬垫周围的所有剩余层，直至刻蚀到所述掺杂区的水平。
2.如权利要求1所述的方法，其特征在于，所述薄膜叠层进一步包括一衬垫氧化物和一氮化物层，且所述第一介质层包括一氧化物掩膜。
3.如权利要求1所述的方法，其特征在于，所述第一、第二和第三隔离衬垫由氧化物构成。
4.如权利要求1所述的方法，其特征在于，所述第一、第二、第三和第四介质层由氧化物构成。
5.一种电子器件，其包括：
一半导体衬底，所述衬底的上面具有至少一由一介质绝缘区横向包围且注入了一掺杂物的掺杂区，所述介质绝缘区和所述掺杂区的一最顶面与所述衬底的主表面大体为同一平面；
一设置在所述掺杂区的所述最顶面上并且与所述掺杂区电耦合的外延沟道，所述外延沟道的外缘通过一第一介质隔离衬垫限定；以及
一围绕且在所述外延沟道的外缘设置的多晶硅区，所述多晶硅区至少部分地覆盖所述掺杂区并且通过一介质层隔离而不与所述掺杂区直接电耦合。
6.如权利要求5所述的电子器件，其特征在于，在一超过一阈值电压的电压施加于所述外延沟道时，所述外延沟道与所述在外缘的多晶硅区电耦合。
7.如权利要求5所述的电子器件，其特征在于，在一小于一阈值电压的电压施加于所述外延沟道时，所述外延沟道与所述在外缘的多晶硅区电绝缘。
8.如权利要求5所述的电子器件，其特征在于，所述多晶硅区由一第二介质隔离衬垫限定。
9.如权利要求5所述的电子器件，其特征在于，还包括一在所述外延沟道的最顶面上的多晶硅盖，所述多晶硅盖由一第三介质隔离衬垫限定。
10.如权利要求9所述的电子器件，其特征在于，所述多晶硅盖为一晶体管的漏极接点。
11.如权利要求5所述的电子器件，其特征在于，所述多晶硅区为一晶体管的栅极接点。
12.如权利要求5所述的电子器件，其特征在于，所述掺杂区为一晶体管的源极接点。
13.一种电子器件的制造方法，其包括以下步骤：
将一掺杂物注入一半导体衬底的一掺杂区；
在所述掺杂区上沉积一薄膜叠层，所述薄膜叠层包括一第一介质层和一第一多晶硅层；
刻蚀一贯穿所述第一介质层的介质窗口；
在所述介质窗口内形成一第一隔离衬垫；
各向异性刻蚀位于所述掺杂区和所述第一介质层之间的部分所述薄膜叠层，从而形成一外延通孔；
用外延硅填充所述外延通孔，从而形成一外延沟道；
在所述外延沟道上形成一第二多晶硅层；
形成一限定所述第二多晶硅层的第二隔离衬垫；
刻蚀所述第一多晶硅层；以及
形成一限定所述第一多晶硅层的第三隔离衬垫。
14.如权利要求13所述的方法，其特征在于，还包括通过一介质绝缘体隔离所述掺杂区。
15.如权利要求13所述的方法，其特征在于，形成所述第一氧化物隔离衬垫是通过将一第二介质层沉积在所述介质窗口内和所述薄膜叠层上并随后各向异性刻蚀所述第二介质层以形成所述第一隔离衬垫。
16.如权利要求13所述的方法，其特征在于，通过在所述第二多晶硅层和周围区域上沉积一第三介质层以及各向异性刻蚀所述第三介质层形成所述第二隔离衬垫。
17.如权利要求13所述的方法，其特征在于，通过在所述第二多晶硅层和所述第一多晶硅层上沉积一第四介质层以及各向异性刻蚀所述第四介质层形成所述第三隔离衬垫。
18.如权利要求17所述的方法，其特征在于，还包括刻蚀环绕在所述第三隔离衬垫周围的所有剩余层，直至刻蚀到所述掺杂区的水平。
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