CN1165085C - 含硅锗层的互补金属氧化物半导体器件和基片及形成方法 - Google Patents

含硅锗层的互补金属氧化物半导体器件和基片及形成方法 Download PDF

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Abstract

CMOS集成电路器件包括电绝缘层和在电绝缘层上的未形变的硅有源层。并在未形变的硅有源层表面上设置绝缘栅电极。在电绝缘层和未形变的硅有源层之间还设置Si1-xGex层。Si1-xGex层与未形变的硅有源层形成第一结，并具有沿从峰值朝未形变的硅有源层的表面延伸的第一方向单调地降低的渐变Ge浓度。

Description

含硅锗层的互补金属氧化物半导体器件和基片及形成方法
技术领域
本发明涉及半导体器件及其制造方法，具体涉及基于MOS的半导体器件和基片及其形成方法。
背景技术
部分耗尽的绝缘体基外延硅(PDSOI)MOSFET提供了高速和低功率性能，但通常对严重降低器件性能的寄生浮体效应(FBE)很敏感。现已提出了各种技术来减少SOI MOSFET中的FBE。一种这类技术包括在SOI NMOS场效应晶体管的源区附近使用窄带隙的SiGe层。本领域中的技术人员应理解，使用SiGe层降低了从体区到源区空穴的势垒。因此，通过碰撞电离在体区中产生的空穴更容易穿过p-Si(体)/n+SiGe(源)/n+Si(源)的路径流入源区内。所述和其它相关技术公开在J.Sim等人的文章中，题目为“使用窄带隙源区(NBS)结构消除超薄SOI MOSFET中的寄生双极引发的击穿效应”，IEEE Trans.Elec.Dev.，第42卷，第8期，1495-1502页1995年8月，和M.Yoshimi等人题目为“通过使用Si1-xGex源区结构的带隙工艺法抑制SOI MOSFET中的浮体效应”，IEEE Trans.Elec.Dev.，第44卷，第3期，423-429页1997年3月。Yoshimi等人的U.S.专利No.5,698,869题目为“具有窄带隙源区的绝缘栅晶体管”也公开了在MOSFET的源区中使用窄带隙材料。
减小MOSFET中的FBE并提高沟道特性的技术也公开在Liaw等人的U.S.专利No.5,891,769中，题目为“具有异质外延层的半导体器件的形成方法”。具体地，’769专利公开了使用形变(strained)的沟道区以提高MOSFET内载流子的迁移率。可以通过在刚生成的松弛或未形变的SiGe层上生长硅层来形成所述形变的沟道区。Chu等人的U.S.专利No.5,963,817，题目为“使用选择性氧化的绝缘体上的体和形变的硅”也公开了使用SiGe层，以相对硅较快的速率选择性氧化，以改善FBE。此外，Chu等人的U.S.专利No.5,906,95 1和6,059,895公开了晶片粘结技术以及SiGe层提供SOI基片。使用晶片粘结技术以及SiGe层提供SOI基片也介绍在Gaul等人的U.S.专利No.5,218,213和5,240,876中。形成SOI基片的常规技术也显示在图1A-1D和2A-2D中。具体地，图1A示出了处理基片的形成，其中有多孔硅层，其上有外延硅层，图1B示出了支撑基片与外延硅层的表面的粘结。支撑基片包括其上的氧化层，使用常规的技术直接粘结到外延硅层。如图1C所示，然后除去处理基片部分露出多孔硅层。可以通过研磨或腐蚀掉处理基片部分或分开多孔硅层进行所述除去步骤。如图1D所示，然后进行常规的平面化技术除去多孔硅层，提供其上有抛光的硅层，其内有埋置的氧化层的SOI基片。图1A-1D示出的常规技术通常称做外延层传递(ELTRAN)技术。图2A示出了通过将氢离子注入到基片表面内，以限定其中的埋置的氢注入层，形成其上有硅层的处理基片的步骤。然后，如图2B所示，支撑基片粘结到处理基片。然后通过沿氢注入层分开粘结层，除去处理基片部分，如图2C所示。然后进行常规的平面化技术除去氢注入层，如图2D所示。图2A-2D示出的常规技术通常称做“智能分割(smart-cut)”技术。
然而，虽然使用形变的硅沟道区可以提高NMOS和PMOS器件中的载流子迁移率，但所述形变区通常降低了短沟道特性。由此，尽管有以上介绍的形成MOSFET和SOI基片的技术，但仍然需要形成这些结构不要求使用形变的沟道区得到提高沟道迁移率特性的改进方法，及由此形成的结构。
发明内容
本发明的实施例包括其中具有埋置的Si1-xGex层的绝缘体基外延硅(SOI)基片。根据本发明一个实施例的SOI基片包括其上有电绝缘层和在电绝缘层上延伸其内有Ge渐变(graded)浓度的Si1-xGex层的硅晶片。未形变的硅有源层也提供在SOI基片中。所述未形变的硅有源层在Si1-xGex层上延伸并与之形成结。未形变的硅有源层也优选延伸到SOI基片的表面，由此集成电路器件可以形成在硅有源层的表面。为了便于使用较薄的硅有源层，Si1-xGex层优选从未形变的硅有源层外延生长而成。所述外延生长步骤包括提供未形变的硅有源层(或在基片上最初外延生长未形变的硅有源层)，然后以渐变的方式增加Ge的浓度直到得到需要的最大Ge浓度，在有源层上连续地生长Si1-xGex层。通过以渐变的方式将Ge的浓度减小到x＝0进行进一步的生长。Si1-xGex层中Ge的渐变构成线性梯度。
通过最初形成其内有未形变硅层和在硅层上延伸的Si1-xGex层的处理基片来制备优选的SOI基片。然后将支撑基片粘结到处理基片，以便将Si1-xGex层设置在支撑基片和未形变硅层之间。然后优选从支撑基片上除去处理基片部分，露出硅层的表面，并限定了其中有埋置的Si1-xGex层的绝缘体上半导体的基片。这里，埋置的Si1-xGex层中的Ge优选具有渐变的浓度，其纵深分布从支撑基片到硅层表面延伸的方向逐渐降低。
这些方法还包括形成其内有未形变的第一硅层，和在第一硅层上延伸的Si1-xGex层，以及在Si1-xGex层上延伸的形变或未形变的第二硅层的处理基片。优选在热氧化第二硅层之前进行粘结步骤，以在Si1-xGex上限定热氧化层。支撑基片还包括其上的氧化表面层，粘结步骤包括将氧化表面层粘结到热氧化层。此外，可以在Si1-xGex层上淀积电绝缘层之前进行粘结步骤，粘结步骤包括将氧化表面层粘结到电绝缘层。
根据形成SOI基片的另一优选方法，处理基片包括在其内的多孔硅层，除去步骤包括通过分开多孔硅层从支撑基片上除去处理基片部分，然后依次平面化多孔硅层和硅层。形成处理基片的优选方法还包括在硅层上外延生长Si1-xGex层，然后注入氢离子穿过Si1-xGex层和硅层，以在处理基片中限定了氢注入层。然后通过分开氢注入层和再平面化氢注入层进行除去步骤，以露出硅层的表面。然后在所述硅层的表面上形成包括场效应晶体管的半导体器件。
本发明的又一实施例包括绝缘体上半导体型场效应晶体管。所述晶体管包括电绝缘层和在电绝缘层上的未形变的硅有源层。绝缘栅电极也设置在未形变的硅有源层表面上。Si1-xGex层也设置在电绝缘层和未形变的硅有源层之间。Si1-xGex层与未形变的硅有源层形成第一结，并其渐变的Ge浓度沿从峰值朝未形变的硅有源层的表面延伸的第一方向单调降低。根据该实施例的一个方案，Ge的峰值浓度大于x＝0.15，Si1-xGex层中的Ge浓度从峰值变化为第一结处小于约x＝0.1的浓度。第一结处的Ge浓度会突变。优选，Si1-xGex层中的Ge浓度从0.2＜x＜0.4的峰值变化为第一结处x＝0的浓度。
Si1-xGex层也限定了与下面电绝缘层的界面，Si1-xGex层中Ge的渐变浓度从与电绝缘层界面处小于约x＝0.1的浓度增加到峰值。未形变的硅有源层还具有大于约600埃的厚度，Si1-xGex层具有小于约800埃的厚度。
也可以通过重新改变沟道区和体区中的掺杂剂纵深分布，获得PMOS晶体管中较高的驱动电流能力。具体地，可以很方便地使用Si和Si1-xGex中某些掺杂剂不同的溶解度来提高PMOS的器件特性。在优选的PMOS晶体管中，用N型掺杂剂掺杂Si1-xGex层，Si1-xGex层中N型掺杂剂的浓度的纵深分布沿未形变的硅有源层表面的第一方向降低。所述分布优选在Si1-xGex层内具有峰值，并在第一方向单调降低，因此连续的反向(retrograded)N型掺杂剂分布在未形变的硅有源层上延伸。优选使用所述N型掺杂剂来抑制体区中的穿通。但也可以被用于影响PMOS晶体管的阈值电压。
绝缘体上半导体型场效应晶体管还包括一电绝缘层和在电绝缘层上的复合的半导体有源区。所述复合的半导体有源区包括一厚度大于约600埃的硅有源层和设置在电绝缘层和硅有源层之间的单个Si1-xGex层。Si1-xGex层与硅有源层形成第一结，具有渐变的Ge浓度，沿在从峰值朝硅有源层的表面延伸的第一方向浓度单调地降低。绝缘栅电极也设置在表面上。Si1-xGex层中的Ge峰值优选大于x＝0.15，Si1-xGex层中的Ge浓度从峰值变化为第一结处小于约x＝0.1的浓度。较优选Si1-xGex层中的Ge浓度从0.2＜x＜0.4的峰值变化为第一结处x＝0的浓度。Si1-xGex层也限定了与电绝缘层的界面，Si1-xGex层中Ge的渐变浓度从界面处小于约x＝0.1的浓度增加到峰值。
本发明的再一实施例包括具有在电绝缘层上延伸的复合半导体有源区的PMOS场效应晶体管。所述复合的半导体有源区包括具有Ge渐变浓度的单个Si1-xGex层，Ge浓度沿从单个Si1-xGex层内的峰值朝它的表面延伸的第一方向单调地降低。也设置了从同单个Si1-xGex层形成的第一结到表面延伸的未形变的硅有源层。复合的半导体有源区也具有延伸到表面的至少基本上反向的N型掺杂剂纵深分布，峰值在单个Si1-xGex层内。由所述N型掺杂剂提供的总电荷影响PMOS晶体管的阈值电压。单个Si1-xGex层内的N型掺杂剂也显著地抑制了由在源区和漏区之间延伸的耗尽层引起的穿通。也优选提供轻掺杂的P型源区和漏区。这些区域在硅有源层内延伸并与绝缘栅电极相对。也提供N型导电性的源侧袋型注入区，所述袋型注入区在轻掺杂的P型源区和单个Si1-xGex层之间延伸。所述袋型注入区分别与源区和单个Si1-xGex层形成整流和非整流结，用于抑制结泄露。
绝缘体上半导体型场效应晶体管的再一实施例包括体硅区和体硅区上的电绝缘层。还在电绝缘层上设置具有第一厚度的未形变硅有源层，在未形变硅有源层的表面上形成具有侧壁绝缘间隔层的绝缘栅电极。第一导电类型的Si1-xGex层设置在电绝缘层和未形变硅有源层之间。具体地，Si1-xGex层与未形变的硅有源层形成第一结，并具有沿从峰值朝表面延伸的第一方向单调地降低的Ge浓度。也设置第二导电类型的轻掺杂的源和漏区。这些轻掺杂的区域在未形变的硅有源层内延伸，但深度小于未形变的硅有源层的厚度。此外，在未形变的硅有源层内设置第一导电类型的源侧袋型注入区，所述源侧袋型注入区在轻掺杂的源区和Si1-xGex层之间延伸。根据该实施例的优选方案，Si1-xGex层具有相对于表面反向的第一导电类型的掺杂分布。所述反向的第一导电类型的掺杂分布可以是反向的砷(或砷/磷)掺杂分布，产生相对于未形变的硅有源层内沟道区中第一导电类型的最大浓度具有更大第一导电类型掺杂剂的浓度的Si1-xGex层。具体地，反向的掺杂剂分布的峰值在Si1-xGex层中，最小值位于栅电极下。所述反向的掺杂剂分布优选从峰值单调地降低到最小值，然而，也可以得到其它的反向分布。也可以仔细地控制未形变的硅有源层的厚度和沟道区以及下面Si1-xGex层中的掺杂剂总量，以得到需要的阈值电压并抑制穿通。
本发明的实施例还包括通过在绝缘体上半导体基片的表面上形成绝缘栅电极来形成场效应晶体管的方法。所述基片包括电绝缘层、电绝缘层上的未形变的硅有源层、以及设置在电绝缘层和未形变的硅有源层之间具有渐变Ge浓度的Si1-xGex外延层。还进行一些步骤，在未形变的硅有源层中形成第一导电类型的源和漏区，并形成在未形变的硅有源层和Si1-xGex外延层中延伸的第二导电类型的源侧和漏侧袋型注入区。这些袋型注入区分别与源区和漏区形成P-N结。优选在将第一导电类型的控制阈值电压掺杂剂注入到未形变的硅有源层内的步骤之前进行形成绝缘栅电极的步骤。形成绝缘栅电极之后，退火这些控制阈值电压掺杂剂，并由于在Si和Si1-xGex中不同的掺杂剂溶解度而再分布，在Si1-xGex外延层和硅有源层中建立控制阈值电压掺杂剂的反向分布。Si1-xGex外延层中的掺杂剂也抑制了PMOS器件中的穿通，并减小NMOS器件中的浮体效应。
本发明的基片和形成方法可以用于形成具有浮体效应(FBE)减小的NMOS晶体管。FBE减小是由于具有渐变Ge浓度的埋置SiGe层，降低了空穴从体区到源区的势垒。因此通过碰撞电离在体区中产生的空穴更容易穿过p-Si(体)/n+SiGe(源)/n+Si(源)的路径流入源区内。也可以形成良好控制的扭结(kink)效应和相对于Vds具有均匀分布的次阈值斜率的Id与Vg曲线。本发明的基片和形成方法也可以用于提供具有由沟道区中的较高反型层载流子迁移率产生的极好的驱动能力的PMOS晶体管。通过退火重新组织沟道区掺杂剂可以获得所述改善的驱动能力，由此可以同时获得反向的掺杂剂分布和需要的阈值电压。所述沟道区掺杂剂的重新组织也可用于提高袋型离子注入效率。这些NMOS和PMOS阈值电压的频率滚降特性也表明减小的短沟道效应(RSCE)，器件中抑制的寄生双极作用(PBA)可用于减小开路漏电流。
附图说明
通过参考附图详细介绍的优选实施例，本发明的以上目的和优点将变得更显然，其中：
图1A-1D为中间结构的剖面图，示出了常规的SOI基片的形成方法。
图2A-2D为中间结构的剖面图，示出了常规的SOI基片的形成方法。
图3A-3E为中间结构的剖面图，示出了根据本发明的一个实施例形成具有SiGe层的SOI基片的形成方法。
图4A-4E为中间结构的剖面图，示出了根据本发明的一个实施例形成具有SiGe层的SOI基片的形成方法。
图5示出了根据本发明的一个实施例形成基于SOI的场效应晶体管的优选方法的工艺步骤流程图。
图6A-6E为中间结构的剖面图，示出了根据本发明的一个实施例形成基于SOI的MOS晶体管的形成方法。
图7A为退火之前常规SOI基片的N型掺杂剂浓度与基片深度的曲线图。示出的磷和砷掺杂剂分别以30KeV和200KeV的能量注入。
图7B为退火之后常规SOI基片的N型掺杂剂浓度与基片深度的曲线图。退火前的掺杂剂分布显示在图7A中。
图7C为其内设置SiGe层的优选SOI基片的N型掺杂剂浓度与基片深度的曲线图。示出的磷和砷掺杂剂分别以30KeV和200KeV的能量注入。
图7D为退火后其内设置SiGe层的优选SOI基片的N型掺杂剂浓度与基片深度的曲线图。退火前的掺杂剂分布显示在图7C中。
具体实施方式
现在参考附图更详细地介绍本发明，在附图中示出了本发明的优选实施例。然而，本发明可以不同的形式实施，并不局限于这里介绍的实施例。当然，提供这些实施例以便本公开更充分和完整，将本发明的范围充分传达给本领域中的技术人员。在图中，为清楚起见放大了层和区域的厚度。还应该理解，当提到层位于另一层或基片“上”时，那么它直接在另一层或基片上，或者还可以存在插入层。此外，术语“第一导电类型”和“第二导电类型”是指相反的导电类型，例如N或P型，然而，这里介绍和示出的每个实施例也包括它的互补实施例。类似的数字从始至终指类似的元件。
现在参考图3A-3E，介绍了具有Si1-xGex层的绝缘体上半导体(SOI)基片的优选形成方法。如图3A所示，示出的方法包括形成具有多孔层12的处理基片10以及在多孔硅层12上延伸的第一外延硅层14(Si-外延)。第一外延硅层14的厚度大于约600埃。如图3B所示，在第一外延硅层14上形成Si1-xGex层16。所述Si1-xGex层16的厚度小于约800埃，使用在约700℃和1300℃之间温度范围进行的低压化学汽相淀积(LPCVD)工艺形成。通过将第一外延硅层14的表面暴露到包括GeH4和SiH2Cl2源气混合物的淀积气体中进行所述淀积步骤。具体地，优选通过改变锗源气(例如，GeH4)在原位的相对浓度进行淀积步骤。例如优选改变锗源气的流量，以便Si1-xGex层16内的Ge浓度从与下面第一外延硅层14的结处x＝0.0的值增加到其内0.2≤x≤0.4的最大值。达到最大浓度之后，逐渐减小锗源气的流量直到Si1-xGex层16内的Ge浓度降低到零。
参考图3B，使用温度约850℃的SiH2Cl2源气通过连续的淀积步骤在Si1-xGex层16上形成第二外延硅层18。所述形成第二外延硅层18的步骤是任选的。
现在参考图3C，支撑基片20优选粘结到第二外延硅层18。如图所示，所述粘结步骤优选在位于支撑基片20上的氧化层22和第二外延硅层18的抛光表面之间进行。氧化层22的厚度范围在约800-3000埃之间。然后，如图3D所示，通过沿多孔硅层12分开复合基片，从复合基片上除去处理基片10。可以使用常规的技术，从复合基片上除去多孔硅层12的剩余部分。如图3E所示，所述除去步骤包括使用平面化或抛光技术除去多孔硅层12，露出第一外延硅层14的初始表面14a。如下面更详细介绍的，在第一“未形变”外延硅层14中形成具有优选电特性的有源器件(例如，CMOS器件)。
图4A-4E示出了其内具有Si1-xGex层的绝缘体上半导体(SOI)基片的另一形成方法。如图4A所示，示出的方法包括形成其上具有Si1-xGex层16’和在Si1-xGex层16’上的第二外延硅层18’的处理基片10’。如以上所介绍的参考图3B，形成Si1-xGex层16’。然后进行覆盖注入步骤，如图4B所示。所述注入步骤包括注入氢离子穿过第二外延硅层18’进入处理基片10’内，限定了氢注入层15。优选以足够的能量能级注入氢离子，以在氢离子注入层15和Si1-xGex层16’之间限定第一硅层14’。例如，以1×1016-1×1017cm-2的剂量、约150-400KeV的能量注入氢离子。现在参考图4C，支撑基片20优选粘结到第二外延硅层18’。如图所示，所述粘结步骤优选在位子支撑基片20上的氧化层22和第二外延硅层18’的抛光表面之间进行。然后，如图4D所示，沿氢注入层15分开复合基片，从复合基片上除去处理基片10’。可以使用常规的技术，从复合基片上除去氢注入层15的剩余部分。
如图4E所示，所述除去步骤包括使用平面化或抛光技术除去氢注入层15，露出第一硅层14’的初始表面。根据本发明的再一实施例，在进行粘结步骤之前可以热氧化图3C的第二外延硅层18和图4C的第二外延硅层18’。此外，在粘结步骤之前，在第二外延硅层18和18’上，或当不存在第二外延硅层18和18’时，在Si1-xGex层16和16’上淀积电绝缘层。也可以增加Si1-xGex层16和16’的厚度以便部分热氧化这些层为粘结步骤作准备。第二外延硅层18和18’的厚度可以设置在约200-400埃的范围内。
此外，形成的Si1-xGex层16和16’也可作为其内的Ge渐变浓度达到最大浓度的约30％的层。这些层可以在约700℃-800℃的温度范围和约20Torr的压力下形成。源气包括GeH4(0-60sccm)、200sccm的DCS(SiH2Cl2)以及50-100sccm的HCl。
现在参考图5，介绍了在SOI基片中形成场效应晶体管(例如，MOSFET)的优选方法100。如以上参考图3A-3E和4A-4E介绍的，这些方法包括形成具有未形变的硅有源层和埋置的Si1-xGex层的SOI基片，方框102。埋置的Si1-xGex层优选由未形变的硅有源层外延生长而成，同时其中的Ge浓度从初始的x＝0的浓度增加到0.2≤x≤0.4的峰值。由此，埋置的Si1-xGex层中的Ge浓度纵深分布最好沿从峰值朝未形变的硅有源层的初始表面(即，SOI基片的上表面)方向逐渐降低。然后将调节阈值电压的掺杂剂注入到基片内，方框104。可以使用各自的NMOS和PMOS注入掩模将用于NMOS和PMOS晶体管的“阈值电压”掺杂剂注入到基片内。对于NMOS晶体管，阈值电压掺杂剂通常包括P型掺杂剂，例如硼(B)和铟(In)。然而，对于PMOS晶体管，阈值电压掺杂剂通常包括N型掺杂剂，例如砷(As)和磷(P)。
注入阈值电压掺杂剂的步骤包括注入多种相同导电类型的不同掺杂剂。例如，在PMOS器件中，以各自的能量和剂量注入As和P掺杂剂作为阈值电压掺杂剂。这些多种掺杂剂在硅和硅锗内具有不同的掺杂剂溶解度，当进行随后的热退火步骤时，有利地利用这些不同的溶解度获得优选的阈值电压掺杂剂的再分布。所述优选的再分布产生阈值电压掺杂剂的反向分布。具体地，通过抑制阈值电压掺杂剂引入到晶体管的沟道区域内时通常发生的沟道迁移率降低，掺杂剂的优选再分布改善了所得晶体管的反型层沟道效应。这对于通常经受反型层沟道中空穴迁移率较低的PMOS器件特别有利。也可以设计硅有源层和下面Si1-xGex层的厚度，以提高阈值电压掺杂剂的优选再分布的程度，同时确保总的掺杂剂电荷影响所得阈值电压。用以影响PMOS器件中阈值电压的掺杂剂也有利地抑制了穿通。
现在参考方框106，使用常规的技术在基片上形成绝缘栅电极。如方框108所示，在将轻掺杂的源区(LDS)和轻掺杂的漏区(LDD)掺杂剂注入到未形变的硅有源层内期间，使用所述绝缘栅电极作为掩模。然后通过将袋型区掺杂剂注入到未形变的硅有源层和下面的Si1-xGex层内，形成袋型注入区，方框110。优选以足够的剂量和能量注入这些袋型区掺杂剂，形成在LDS和LDD区与下面的Si1-xGex层之间延伸的袋型注入区。如方框112所示，使用常规的技术来限定在栅电极的侧壁上的电绝缘的间隔层。然后使用栅电极和侧壁绝缘间隔层作注入掩模，注入重掺杂的源区和漏区掺杂剂穿过LDS和LDD区，方框114。如方框116所示，进行快速热退火(RTA)步骤，以将源区和漏区掺杂剂向纵深驱赶。在所述退火步骤期间，以前注入的掺杂剂也扩散并在硅有源层和下面的Si1-xGex层内再分布。
现在参考图6A-6E，形成SOI场效应晶体管的优选方法包括形成其上有未形变的硅有源层36其内有埋置的Si1-xGex层34的基片。如图6A所示，未形变的硅有源层36的厚度大于约600埃，埋置的Si1-xGex层34的厚度小于约800埃。优选未形变的硅有源层36的厚度在约800埃和1200埃之间，埋置的Si1-xGex层34的厚度在约200埃和600埃之间。更优选，未形变的硅有源层36的厚度为1000埃，埋置的Si1-xGex层34的厚度为400埃。在埋置的Si1-xGex层34和埋置的氧化层30之间还提供厚度约300埃的较薄的形变或未形变硅的下层32。所述下层32可以省略。埋置的Si1-xGex层34中的Ge浓度在与硅有源层36和下层32的结处设置为零。埋置的Si1-xGex层34中的Ge浓度可以设置为0.2和0.4之间的峰值，并且可以相对于峰值线形地渐变。可在半导体基片或晶片(未示出)上设置埋置的氧化层30。
现在参考图6B，将控制阈值电压掺杂剂38注入到未形变的硅有源层36内。如果在硅有源层36内相邻的位置处形成NMOS和PMOS器件，那么可以在未形变的硅有源层36上形成各自的NMOS和PMOS注入掩模(未示出)。当注入N型掺杂剂作为PMOS器件的控制阈值电压掺杂剂和当注入P型掺杂剂作为NMOS器件的控制阈值电压掺杂剂时使用这些掩模。当形成NMOS器件时，注入的掺杂剂包括硼(B)和铟(In)，当形成PMOS器件时，注入的掺杂剂包括砷(As)和磷(P)。也可以使用其它的掺杂剂。具体地，示出的注入步骤包括两个单独的注入步骤。首先，以约30-60KeV之间的能量，约8×1011cm-2和5×1013cm-2之间的剂量以及0°的倾斜角注入控制阈值电压掺杂剂，如BF2离子。其次，以约150-250KeV之间的较高能量，约8×1011cm-2和5×1013cm-2之间的剂量注入控制阈值电压掺杂剂，如铟离子。当形成PMOS器件时，示出的注入步骤包括以足够的剂量和能量分别注入砷和磷，以在硅有源层36内的沟道区和体区以及下面的Si1-xGex层34中获得需要的反向掺杂剂分布。具体地，第一注入步骤包括以约20-40KeV之间的能量，约8×1011cm-2和5×1013cm-2之间的剂量以及7°的倾斜角注入磷离子。然后以约150-250KeV之间的较高能量，约8×1011cm-2和5×1013cm-2之间的剂量注入砷离子。砷离子影响阈值电压，但通过抑制PMOS器件的体区中的穿通，通常对器件具有较强的影响。
现在参考6C，使用常规的技术，在硅有源层36的初始表面上限定绝缘栅电极。这些技术包括在初始表面上形成热氧化层42，并在热氧化层42上淀积掺杂的或未掺杂的多晶硅层40。然后使用常规的技术，将多晶硅层和热氧化层构图为具有露出侧壁的绝缘栅电极。形成绝缘栅电极的技术已详细地介绍在共同转让的Park的U.S.专利No.6,6064,092，题目为“含有电绝缘台面的绝缘体上半导体基片”；Kim的5,998,840，题目为“具有减小浮体寄生的绝缘体上半导体型场效应晶体管”；以及Yu等人的5,877,046，题目为“绝缘体上半导体基片的形成方法”，所述公开作为参考引入本文。然后将第一源区和漏区掺杂剂39注入到硅有源层36内，以限定轻掺杂的源区(LDS)44a和轻掺杂的漏区(LDD)44b。如图所示，使用绝缘栅电极作为注入掩模，以自对准方式注入这些掺杂剂。对于PMOS器件，以约3-30KeV之间的能量，约1×1012cm-2和1×1016cm-2之间的剂量注入硼掺杂剂(例如BF2离子)。此外，对于NMOS器件，以约20-50KeV之间的能量，约1×1012cm-2和1×1016cm-2之间的剂量注入砷离子。进行较短持续时间的退火步骤，以横向和垂直地扩散LDD和LDS掺杂剂。当形成LDS和LDD区时，也可以使用其它掺杂剂。
现在参考图6D，以范围在约7和35度之间的倾斜角注入袋型注入区掺杂剂46，以在NMOS器件内限定袋P型注入区48a-b或PMOS器件内的N型袋型注入区48a-b。优选以足够的能量和剂量穿透LDD和LDS区44a和44b并进入埋置的Si1-xGex层34内进行所述注入步骤。具体地，通过以约100和300KeV之间的能量，约1×1012cm-2和1×1015cm-2之间的剂量注入砷离子，形成N型袋型注入区48a-b。通过以约20和60KeV之间的能量，约1×1012cm-2和1×1015cm-2之间的剂量注入硼离子，形成P型袋型注入区48a-b。
然后通过以约20-60KeV之间的能量，约5×1014cm-2和1×1017cm-2之间的剂量注入砷离子52形成重掺杂的N型源区和漏区50a和50b。此外，对于PMOS器件，通过以约25-40KeV之间的能量，约1×1014cm-2和5×1016cm-2之间的剂量注入BF2离子52形成重掺杂的P型源区和漏区50a和50b。使用快速热退火技术，通过退火衬底，进行纵深驱赶(扩散)和激活步骤。在900℃和1050℃之间的温度范围进行10-200秒持续时间的退火步骤。
现在参考图7A-7D，介绍常规的SOI基片和其内设置有SiGe层的SOI基片中N型掺杂剂的退火前和退火后纵深分布。具体地，图7A示出了其内具有在硅有源层(上部硅)和硅晶片(未示出)之间延伸的埋置氧化层(BOX)的常规SOI基片中磷(P)和砷(As)的掺杂纵深分布。分别以30KeV和200KeV的能量注入示出的磷和砷掺杂剂。如图7B所示，以约1000℃的温度、约30秒的持续时间进行快速热退火(RTA)之后，原始的高斯形掺杂分布扩展并升高到基本上均匀的分布。与此相反，掺杂分布由图7C示出，图7C示出了在根据本发明的方法形成的其内有埋置的Si1-xGex层的SOI基片中，可以获得反向的As分布。通过用足够浓度的Ge掺杂埋置的Si1-xGex层，以相对于硅有源层基本上增加Si1-xGex层中砷的掺杂剂溶解度。具体地，图7C示出了退火前的磷和砷分布(分别以30KeV和200KeV的能量注入磷和砷掺杂剂)，图7D示出了退火后的分布。对于图7B，以1000℃的温度和约30秒的持续时间进行快速热退火步骤。如图7D所示，砷分布从埋置的Si1-xGex层内1×1019cm-3的峰值浓度单调地降低到衬底表面处1×1017cm-3的最小浓度。根据硅有源层中磷掺杂剂的分布和浓度，P和As掺杂剂的组合分布也可以在硅有源层上反向。
在附图和说明书中，公开了本发明的典型优选实施例，虽然使用的具体的术语，但仅在一般和描述性的意义上使用它们，而不是为了限定，本发明的范围陈述在下面的权利要求书中。

Claims (53)

1.一种绝缘体上半导体型场效应晶体管，包括：
电绝缘层；
在所述电绝缘层上的未形变硅有源层；
在所述未形变的硅有源层表面上的绝缘栅电极；以及
设置在所述电绝缘层和所述未形变的硅有源层之间的Si1-xGex层，所述Si1-xGex层与所述未形变的硅有源层形成第一结，其中渐变的Ge浓度沿从峰值朝表面延伸的第一方向单调降低。
2.根据权利要求1的场效应晶体管，其中所述未形变的硅有源层具有大于约600埃的厚度。
3.根据权利要求2的场效应晶体管，其中所述Si1-xGex层具有小于约800埃的厚度。
4.根据权利要求1或2的场效应晶体管，其中峰值大于x＝0.15；其中所述Si1-xGex层中的Ge浓度从峰值变化为在第一结处的小于约x＝0.1的浓度。
5.根据权利要求4的场效应晶体管，其中所述Si1-xGex层中的Ge浓度从0.2＜x＜0.4的峰值变化为在第一结处的x＝0的浓度。
6.根据权利要求5的场效应晶体管，其中所述Si1-xGex层限定了与所述电绝缘层的界面；其中所述Si1-xGex层中Ge的渐变浓度从小于约x＝0.1的浓度增加到峰值。
7.根据权利要求1的场效应晶体管，其中所述Si1-xGex层用N型掺杂剂掺杂；其中所述Si1-xGex层中N型掺杂剂的浓度具有沿第一方向降低的分布。
8.一种PMOS场效应晶体管，包括：
在所述电绝缘层上的复合的半导体有源区，所述复合的半导体有源层包括沿从单个Si1-xGex层内的峰值朝它的表面延伸的第一方向单调地降低的Ge浓度渐变的单个Si1-xGex层，和从与单个Si1-xGex层的第一结到表面延伸的硅有源层，所述复合的半导体有源区具有反向的N型掺杂剂分布，最小浓度靠近表面，峰值在单个Si1-xGex层内；以及
在表面上的绝缘栅电极。
9.根据权利要求8的场效应晶体管，其中硅有源层具有大于约600埃的厚度，并具有与表面相邻的未形变区。
10.根据权利要求9的场效应晶体管，还包括：
在硅有源层内延伸并与绝缘栅电极相对的轻掺杂的P型源区和漏区；以及
在所述轻掺杂的P型源区和单个Si1-xGex层之间延伸的N型导电性的源侧袋型注入区，并分别与之形成整流和非整流结。
11.一种增强型场效应晶体管，包括
电绝缘层；
在所述电绝缘层上的硅有源层；
在所述硅有源层表面上的绝缘栅电极；以及
设置在所述电绝缘层和所述硅有源层之间的Si1-xGex外延层，所述Si1-xGex外延层与所述硅有源层形成第一结；
在所述硅有源层内的第一导电类型的轻掺杂源区和漏区；以及
在所述轻掺杂的P型源区和单个Si1-xGex外延层之间延伸的第二导电类型的源侧袋型注入区，并分别与之形成整流和非整流结。
12.根据权利要求11的场效应晶体管，其中所述Si1-xGex外延层具有沿从所述电绝缘层到所述绝缘栅电极的第一方向降低的渐变Ge浓度。
13.根据权利要求12的场效应晶体管，其中所述Si1-xGex层具有反向的N型掺杂剂分布。
14.根据权利要求13的场效应晶体管，其中所述硅有源层具有大于约600埃的厚度。
15.一种半导体基片的形成方法，包括以下步骤：
形成其内有硅层和在硅层上延伸的Si1-xGex层的处理基片；
将支撑基片粘结到处理基片，以使Si1-xGex层设置在支撑基片和硅层之间；以及
从支撑基片上除去处理基片部分，露出硅层的表面，并限定了其中有埋置的Si1-xGex层的绝缘体上半导体的基片。
16.根据权利要求15的方法，其中埋置的Si1-xGex层具有沿从支撑基片到硅层表面延伸的方向降低的渐变Ge浓度；其中硅层为未形变的硅层。
17.根据权利要求15的方法，其中形成处理基片的所述步骤包括形成其内有未形变的第一硅层、在第一硅层上延伸的Si1-xGex层，以及在Si1-xGex层上延伸的第二硅层的处理基片。
18.根据权利要求17的方法，其中在热氧化第二硅层之后进行所述粘结步骤，以在Si1-xGex上限定热氧化层；其中支撑基片包括其上的氧化表面层；其中所述粘结步骤包括将氧化表面层粘结到热氧化层。
19.根据权利要求15的方法，其中可以在Si1-xGex层上淀积电绝缘层之后进行所述粘结步骤；其中支撑基片包括其上的氧化表面层；以及其中所述粘结步骤包括将氧化表面层粘结到电绝缘层。
20.根据权利要求15的方法，其中处理基片包括其内的多孔硅层；其中所述除去步骤包括通过分开多孔硅层从支撑基片上除去处理基片部分。
21.根据权利要求20的方法，其中所述除去步骤包括依次平面化多孔硅层和硅层。
22.根据权利要求15的方法，其中处理基片包括其内的多孔硅层；其中所述除去步骤包括依次平面化多孔硅层和硅层。
23.根据权利要求15的方法，其中形成处理基片的所述步骤包括以下各步骤：
在硅层上外延生长Si1-xGex层；以及
注入氢离子穿过Si1-xGex层和硅层，以在处理基片中限定氢注入层。
24.根据权利要求23的方法，其中所述除去步骤包括分开氢注入层。
25.根据权利要求24的方法，其中所述除去步骤包括平面化氢注入层。
26.根据权利要求16的方法，其中形成处理基片的所述步骤包括以下各步骤：
在硅层上外延生长Si1-xGex层；以及
注入氢离子穿过Si1-xGex层和硅层，以在处理基片中限定氢注入层。
27.根据权利要求26的方法，其中所述除去步骤包括分开氢注入层。
28.根据权利要求27的方法，其中所述除去步骤包括平面化氢注入层。
29.根据权利要求20的方法，其中所述硅层是未形变的硅层，在所述未形变的硅层上延伸的所述Si1-xGex层具有渐变的Ge浓度。
30.根据权利要求29的方法，其中所述形成步骤包括形成具有厚度大于600埃的未形变硅层的处理基片。
31.根据权利要求30的方法，其中Si1-xGex层的厚度小于800埃。
32.一种绝缘体上半导体基片，包括：
其上有电绝缘层的硅晶片；
具有渐变的Ge浓度在电绝缘层上延伸的Si1-xGex层；以及
未形变的硅有源层，在与Si1-xGex层上延伸并与之形成的非整流结，并延伸到绝缘体上半导体基片的表面。
33.根据权利要求32的基片，其中所述Si1-xGex层由所述未形变的硅有源层外延生长而成。
34.根据权利要求33的基片，其中所述未形变的硅有源层具有大于约600埃的厚度。
35.一种场效应晶体管的形成方法，包括以下步骤：
在绝缘体上半导体基片的表面上形成绝缘栅电极，所述基片包括电绝缘层、在电绝缘层上的未形变的硅有源层以及设置在电绝缘层和未形变的硅有源层之间具有渐变Ge浓度的Si1-xGex外延层；
在未形变的硅有源层中形成第一导电类型的源区和漏区；以及
在未形变的硅有源层和Si1-xGex外延层之间延伸的第二导电类型的源侧和漏侧袋型注入区并分别形成与源区和漏区的P-N结。
36.根据权利要求35的方法，其中未形变的硅有源层具有大于约600埃的厚度。
37.根据权利要求35的方法，其中将第一导电类型的控制阈值电压掺杂剂注入到未形变的硅有源层内的步骤之后进行形成绝缘栅电极的所述步骤，并且在形成绝缘栅电极的所述步骤之后，进行退火绝缘体上半导体基片，以在Si1-xGex外延层中形成控制阈值电压掺杂剂的反向分布。
38.根据权利要求37的方法，其中在形成源侧和漏侧袋型注入区的所述步骤之后，进行在绝缘栅电极上形成侧壁绝缘间隔层的步骤；以及形成源区和漏区的所述步骤包括以下步骤：
使用绝缘栅电极作为注入掩模，将第一导电类型的第一源区和漏区掺杂剂注入到未形变的硅有源层内；以及
使用绝缘栅电极和侧壁绝缘间隔层作为注入掩模，将第一导电类型的第二源区和漏区掺杂剂注入到未形变的硅有源层内。
39.一种绝缘体上半导体基片的场效应晶体管，包括：
体硅区；
在所述体硅区上的电绝缘层；
在所述电绝缘层上的具有第一厚度的未形变的硅有源层；
在所述未形变的硅有源层表面上的绝缘栅电极；
在所述绝缘栅电极上的侧壁绝缘间隔层；
设置在所述电绝缘层和所述未形变的硅有源层之间的第一导电类型的Si1-xGex层，所述Si1-xGex层与未形变的硅有源层形成第一结，并具有沿从峰值朝它的表面延伸的第一方向单调地降低的Ge渐变浓度；
在所述未形变的硅有源层内延伸的第二导电类型的轻掺杂的源区和漏区，并具有小于第一厚度的厚度；以及
在所述未形变的硅有源层内的第一导电类型的源侧袋型注入区，所述源侧袋型注入区在所述轻掺杂的源区和所述Si1-xGex层之间延伸。
40.根据权利要求39的场效应晶体管，其中所述Si1-xGex层具有相对于表面反向的第一导电类型掺杂分布。
41.根据权利要求40的场效应晶体管，其中所述Si1-xGex层具有相对于表面反向的砷掺杂分布。
42.根据权利要求40的场效应晶体管，还包括在所述未形变的硅有源层内的第一导电类型的沟道区；以及在所述Si1-xGex层内的第一导电类型掺杂剂的峰值浓度大于所述沟道区内第一导电类型的峰值浓度。
43.根据权利要求41的场效应晶体管，还包括在所述未形变的硅有源层内的第一导电类型的沟道区；以及在所述Si1-xGex层内的第一导电类型掺杂剂的峰值浓度大于所述沟道区内第一导电类型的峰值浓度。
44.根据权利要求43的场效应晶体管，其中所述未形变的硅有源层具有大于约600埃的厚度。
45.根据权利要求40的场效应晶体管，其中所述未形变的硅有源层具有大于约600埃的厚度。
46.一种场效应晶体管，包括：
电绝缘层；
在所述电绝缘层上的第一导电类型的硅有源层；
在所述硅有源层表面上的绝缘栅电极；
在所述硅有源层内的第二导电类型的源区和漏区；
在所述源区和所述漏区之间延伸的第二导电类型的轻掺杂源区和漏区，并限定了所述绝缘栅电极下面的沟道区；以及
设置在所述轻掺杂源区和漏区和所述电绝缘层之间的Si1-xGex外延层。
47.根据权利要求46的场效应晶体管，其中所述轻掺杂源区和漏区不接触所述Si1-xGex外延层；而其中所述源区和漏区接触所述Si1-xGex外延层。
48.根据权利要求46的场效应晶体管，还包括设置在所述Si1-xGex外延层和所述电绝缘层之间的外延硅层。
49.根据权利要求46的场效应晶体管，其中所述Si1-xGex外延层和所述硅有源层的总厚度小于约1500埃。
50.一种场效应晶体管的形成方法，包括以下步骤：
形成电绝缘层；
在所述电绝缘层上形成第一导电类型的硅有源层；
在所述硅有源层表面上形成绝缘栅电极；
在所述硅有源层内形成第二导电类型的源区和漏区；
形成在所述源区和所述漏区之间延伸的第二导电类型的轻掺杂源区和漏区，并限定所述绝缘栅电极下面的沟道区；以及
形成设置在所述轻掺杂源区和漏区和所述电绝缘层之间的Si1-xGex外延层。
51.根据权利要求50的方法，其中所述轻掺杂源区和漏区不接触所述Si1-xGex外延层；而其中所述源区和漏区接触所述Si1-xGex外延层。
52.根据权利要求50的方法，还包括形成设置在所述Si1-xGex外延层和所述电绝缘层之间的外延硅层的步骤。
53.根据权利要求50的方法，其中所述Si1-xGex外延层和所述硅有源层的总厚度小于约1500埃。
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Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6410371B1 (en) * 2001-02-26 2002-06-25 Advanced Micro Devices, Inc. Method of fabrication of semiconductor-on-insulator (SOI) wafer having a Si/SiGe/Si active layer
US7157119B2 (en) 2002-06-25 2007-01-02 Ppg Industries Ohio, Inc. Method and compositions for applying multiple overlying organic pigmented decorations on ceramic substrates
FR2842350B1 (fr) * 2002-07-09 2005-05-13 Procede de transfert d'une couche de materiau semiconducteur contraint
FR2842349B1 (fr) * 2002-07-09 2005-02-18 Transfert d'une couche mince a partir d'une plaquette comprenant une couche tampon
US6953736B2 (en) 2002-07-09 2005-10-11 S.O.I.Tec Silicon On Insulator Technologies S.A. Process for transferring a layer of strained semiconductor material
US7018910B2 (en) 2002-07-09 2006-03-28 S.O.I.Tec Silicon On Insulator Technologies S.A. Transfer of a thin layer from a wafer comprising a buffer layer
DE10231964A1 (de) * 2002-07-15 2004-02-19 Infineon Technologies Ag Halbleiterbauelement mit stressaufnehmender Halbleiterschicht sowie zugehöriges Herstellungsverfahren
DE10260860B4 (de) * 2002-12-23 2008-07-10 Robert Bosch Gmbh Schicht aus Si1-xGex, Verfahren zu deren Herstellung und mikromechanisches Bauelement damit
US7348260B2 (en) 2003-02-28 2008-03-25 S.O.I.Tec Silicon On Insulator Technologies Method for forming a relaxed or pseudo-relaxed useful layer on a substrate
US7018909B2 (en) 2003-02-28 2006-03-28 S.O.I.Tec Silicon On Insulator Technologies S.A. Forming structures that include a relaxed or pseudo-relaxed layer on a substrate
FR2851848B1 (fr) * 2003-02-28 2005-07-08 Soitec Silicon On Insulator Relaxation a haute temperature d'une couche mince apres transfert
FR2851847B1 (fr) * 2003-02-28 2005-10-14 Soitec Silicon On Insulator Relaxation d'une couche mince apres transfert
US6963078B2 (en) * 2003-03-15 2005-11-08 International Business Machines Corporation Dual strain-state SiGe layers for microelectronics
US7084460B2 (en) * 2003-11-03 2006-08-01 International Business Machines Corporation Method for fabricating SiGe-on-insulator (SGOI) and Ge-on-insulator (GOI) substrates
JP4892976B2 (ja) * 2004-01-08 2012-03-07 日本電気株式会社 Ｍｉｓ型電界効果トランジスタ
US7579636B2 (en) 2004-01-08 2009-08-25 Nec Corporation MIS-type field-effect transistor
US20050280081A1 (en) * 2004-06-16 2005-12-22 Massachusetts Institute Of Technology Semiconductor devices having bonded interfaces and methods for making the same
US7115955B2 (en) * 2004-07-30 2006-10-03 International Business Machines Corporation Semiconductor device having a strained raised source/drain
US8063397B2 (en) 2006-06-28 2011-11-22 Massachusetts Institute Of Technology Semiconductor light-emitting structure and graded-composition substrate providing yellow-green light emission
US7863653B2 (en) 2006-11-20 2011-01-04 International Business Machines Corporation Method of enhancing hole mobility
JP5152827B2 (ja) * 2007-03-22 2013-02-27 株式会社日立製作所 薄膜トランジスタ及びそれを用いた有機ｅｌ表示装置
US7989306B2 (en) 2007-06-29 2011-08-02 International Business Machines Corporation Method of forming alternating regions of Si and SiGe or SiGeC on a buried oxide layer on a substrate
US8138579B2 (en) 2007-06-29 2012-03-20 International Business Machines Corporation Structures and methods of forming SiGe and SiGeC buried layer for SOI/SiGe technology
US8049253B2 (en) * 2007-07-11 2011-11-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
GB2467935B (en) 2009-02-19 2013-10-30 Iqe Silicon Compounds Ltd Formation of thin layers of GaAs and germanium materials
FR2957456B1 (fr) 2010-03-10 2013-01-04 Commissariat Energie Atomique Procede de fabrication d'un substrat comprenant une etape d'amincissement avec arret a detection d'une zone poreuse
CN101924138B (zh) * 2010-06-25 2013-02-06 中国科学院上海微系统与信息技术研究所 防止浮体及自加热效应的mos器件结构及其制备方法
CN101916770B (zh) * 2010-07-13 2012-01-18 清华大学 具有双缓变结的Si-Ge-Si半导体结构及其形成方法
KR101657872B1 (ko) * 2014-12-23 2016-09-19 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 개선된 트랜지스터 채널을 포함하는 반도체 디바이스 및 그 제조방법
FR3064398B1 (fr) * 2017-03-21 2019-06-07 Soitec Structure de type semi-conducteur sur isolant, notamment pour un capteur d'image de type face avant, et procede de fabrication d'une telle structure
CN111952186B (zh) * 2020-08-21 2024-07-19 中国科学院上海微系统与信息技术研究所 基于空腔包围结构的场效应晶体管及制备方法
CN113871451B (zh) * 2021-09-24 2024-06-18 华虹半导体(无锡)有限公司 Dmos器件及其形成方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69609313T2 (de) * 1995-12-15 2001-02-01 Koninklijke Philips Electronics N.V., Eindhoven Halbleiterfeldeffektanordnung mit einer sige schicht
JP3376211B2 (ja) * 1996-05-29 2003-02-10 株式会社東芝 半導体装置、半導体基板の製造方法及び半導体装置の製造方法
EP0838858B1 (de) * 1996-09-27 2002-05-15 Infineon Technologies AG Integrierte CMOS-Schaltungsanordnung und Verfahren zu deren Herstellung
US5906951A (en) * 1997-04-30 1999-05-25 International Business Machines Corporation Strained Si/SiGe layers on insulator
DE19720008A1 (de) * 1997-05-13 1998-11-19 Siemens Ag Integrierte CMOS-Schaltungsanordnung und Verfahren zu deren Herstellung
JP3607194B2 (ja) * 1999-11-26 2005-01-05 株式会社東芝 半導体装置、半導体装置の製造方法、及び半導体基板
JP4226175B2 (ja) * 1999-12-10 2009-02-18 富士通株式会社 半導体装置およびその製造方法

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