CN100405534C - 半导体结构的制造方法 - Google Patents

半导体结构的制造方法 Download PDF

Info

Publication number
CN100405534C
CN100405534C CNB2005100807613A CN200510080761A CN100405534C CN 100405534 C CN100405534 C CN 100405534C CN B2005100807613 A CNB2005100807613 A CN B2005100807613A CN 200510080761 A CN200510080761 A CN 200510080761A CN 100405534 C CN100405534 C CN 100405534C
Authority
CN
China
Prior art keywords
strain
sige alloy
silicon substrate
damage field
relaxation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2005100807613A
Other languages
English (en)
Other versions
CN1770391A (zh
Inventor
D·C·博伊德
J·蔡
K·K·钱
P·M·穆尼
K·里姆
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Core Usa Second LLC
GlobalFoundries Inc
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN1770391A publication Critical patent/CN1770391A/zh
Application granted granted Critical
Publication of CN100405534C publication Critical patent/CN100405534C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/938—Lattice strain control or utilization

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Recrystallisation Techniques (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供了用于MOSFET器件的半导体结构及其制造方法。以这样的方式制造半导体结构，从而使形成n-MOSFET的晶片区域中的层结构不同于形成p-MOSFET的晶片区域中的层结构。通过这样的步骤制造该结构，首先在含硅衬底的表面内通过如He的轻原子的离子注入形成一个损伤区域。然后在包括该损伤区域的含硅衬底上形成应变SiGe合金。然后进行退火步骤，以通过缺陷诱导应变弛豫使应变SiGe合金基本弛豫。接着，在弛豫SiGe合金上形成如应变Si的应变半导体覆层。

Description

半导体结构的制造方法
技术领域
本发明涉及用于n型或p型金属氧化物半导体场效应晶体管(MOSFET)器件的半导体结构及其制造方法。更具体地说，以这样的方式制造这些半导体结构，从而使形成n-MOSFET的晶片区域中的层结构不同于形成p-MOSFET的晶片区域中的层结构。本发明也旨在一种用于制造用于n-MOSFET的结构的方法，该n-MOSFET包括双轴拉伸应变下的含硅层，该含硅层为n-MOSFET的有源区，从而与在标准体Si或绝缘体上硅(SOI)衬底上制造的类似n-MOSFET相比提高了器件性能。
背景技术
众所周知，与在无应变含硅的例如体Si或绝缘体上硅(SOI)衬底中制造的同等尺寸的器件性能相比，在双轴拉伸应变下的含硅层中制造的n-MOSFET的性能得到提高。n-MOSFET性能提高的幅度随着Si中双轴拉伸应变的增加而增加。这在例如K.Rim等人的2002 Symposium onVLSI Technology Digest of Technical Papers，98(2002)中得到了报道。
也已经证明的是，对于双轴拉伸应变的值小于约1％，p-MOSFET的性能与在体Si或SOI中制造的相同尺寸的器件性能相比有所下降。这在图1A和1B中进行了说明；图1A提供了电子迁移率的数据，而图1B提供了空穴迁移率的数据。
然而，对于双轴拉伸应变的值大于约1％，p-MOSFET的性能与在无应变含硅材料中制造的相同尺寸的p-MOSFET的性能有明显提高。因此，需要一种方法，用于仅在将要制造n-MOSFET的晶片区域而不在将要制造p-MOSFET的晶片区域，制造处于双轴拉伸应变小于1％下的含硅材料。
已经实现了几种不同的方法，用于在整个晶片表面上制造处于双轴拉伸应变下的含硅层。这些方法通常采用作为“虚衬底”的应变弛豫SiGe缓冲层，用于在双轴拉伸应变下外延生长假晶含硅层。含硅层中双轴拉伸应变的程度由合金成分和SiGe缓冲层应变弛豫的程度决定。因为通过引入60°错配位错通常发生SiGe缓冲层的应变弛豫，当制造SiGe缓冲层时必须格外注意最小化与这些错配位错相关的螺旋臂(threading arm)。螺旋位错延伸到有器件的晶片表面，从而会降低器件性能。
最常用的SiGe虚衬底包括很厚(几微米)的SiGe层，其中合金成分连续增加或者逐步增加到所需值，之后为另一很厚(几微米)的具有希望均匀合金成分的层。这样厚渐变的缓冲层显示出具有低的螺旋位错密度从而有适合于CMOS应用的潜力。参见，例如，F.K.LeGoues等人的J.Appl.Phys.71，4230(1992)；F.K.LeGoues等人的美国专利No.5,659,187；E.A.Fitzgerald等人的Appl.Phys.Lett.59，811(1991)；和G.Kissinger等人的Appl.Phys.Lett.66，2083(1995)。
也已经实现了可选方法，用于以可控方式使用氦或其它原子的离子注入以引入位错成核源来制造应变弛豫SiGe缓冲层。这种使用He离子注入的特定方法在以下出版物中进行了描述，例如，S.H.Christiansen等人的Mat.Res.Soc.Symp.Proc.686，27-32(2002)；M.Luysberg等人的J.Appl.Phys.92，4290(2002)；J.Cai等人的J.Appl.Phys.95，5347(2004)和Mat.Res.Soc.Symp.Proc.809，B8.2(2004)；D.Buca等人的Mat.Res.Soc.Symp.Proc.809，B1.6(2004)以及这里的参考；S.H.Christiansen等人的美国专利Nos.6,59,625和6,709,903；和2002年11月19日提交的美国申请序列号10/299,880。
在离子注入法中，首先在含硅衬底上生长在双轴压缩应变下的薄假晶或近似假晶SiGe层。然后将He或其它原子注入SiGe/含Si异质结构。选择注入能量以使注入的He的注入范围位于SiGe/Si界面下约200nm处。随后在He或N2气氛中在高于700℃温度下在熔炉中对该晶片进行至少十分钟的退火。在退火过程中形成He致气泡或片晶。这些缺陷是错配位错的成核源，其释放了约70-80％的压缩应变，依赖于SiGe层的厚度。发现这些SiGe缓冲层中的螺旋位错密度与注入SiGe层的He的量有关；参见J.Cai等人的J.Appl.Phys.95，5347(2004)。对于给定的He剂量，较薄SiGe层具有最小的密度，并当注入原子相对较深但仍与表面足够近时，SiGe层弛豫(参见图2)。应变弛豫的程度随着SiGe层厚度的增加，表明对于每种合金成分，SiGe层都应尽可能的厚。
在与有注入的晶片同样的条件下退火，在没有注入的晶片中很少或没有出现应变弛豫(参见图3A和3B)。最后，这样完成器件结构，通过外延生长另一SiGe层，之后为在双轴拉伸应变下的薄假晶含硅层，该SiGe层的合金成分与弛豫SiGe缓冲层的相同，或选择这样的合金成分，以使平面内的晶格参数与70-80％应变弛豫SiGe层相匹配。注入并退火SiGe缓冲层的最终厚度，可能与渐变SiGe缓冲层厚度的10％一样小，且具有同等的螺旋位错密度和光滑表面。该现有技术的方法还提供了降低器件制造成本的优点。
然而，考虑到在小于1％的双轴拉伸应变下的含硅层中制造的p-MOSFETs的性能下降，需要进一步提高性能。具体地，希望一种新的改进的方法，用于制造这样的结构，该结构包括应变弛豫SiGe虚衬底和只在将要制造n-MOSFET的晶片区域中的在双轴拉伸应变下的含硅层，以及在将要制造p-MOSFET的晶片区域中的不同层结构。
发明内容
本发明涉及一种方法，通过采用He或其它原子的离子注入以形成用作位错成核源的缺陷，获得用于如场效应晶体管(FETs)的应变层器件的用作“虚衬底”的层结构。为了避免He或其它原子注入SiGe层，本发明的方法提供了如下处理顺序，其中首先将He或其它原子注入含硅衬底，选择注入能量以使He原子的注入范围通常为在含硅衬底表面下约200nm。
随后，在晶片上生长严格假晶或近似假晶SiGe合金层，在足够低以使He或其它注入原子在生长该层期间不从衬底向外扩散的温度下进行。本发明的方法优选采用公知为快速热化学气相沉积(RTCVD)的生长方法，其中SiGe层的生长速率与其它低温生长方法如UHVCVD或MBE相比相对较快，因为He或其它注入原子的向外扩散最小。在生长SiGe层后，通常在生长室内就地退火晶片。RTCVD方法再次理想地适合本发明的方法，因为在该外延生长方法中，通过弧光灯加热衬底，从而允许衬底温度迅速改变。在依赖于注入原子的适当退火工序后，衬底温度降到600℃并生长处于双轴拉伸应变下的假晶Si层。
本发明的方法明显优于现有方法，包括美国专利6,709,903中描述的那些方法。例如，通过改变SiGe层生长和He或其它元素物种注入的顺序，方法步骤数由4步减少为2步，其中一步定义为使用一个工具。此外，通过在一个工具中顺序进行SiGe层的生长，退火以及随后半导体覆层的生长，保持了衬底表面的清洁度，并可以除去在现有方法中在离子注入后和在熔炉中退火后所需的衬底清洗步骤。
因而，本发明方法显著减少了制造这些应变半导体衬底的成本。在本发明的第一实施例中，整个晶片具有相同的层结构。从而，为了不降低p-MOSFET的性能，半导体覆层中的双轴压缩应变优选为约1％或更大。
本发明方法的另一优点是，在SiGe层具有低失配应变即小于约1％的情况下，可以通过仅在将要制造n-MOSFET的区域注入He或其它原子来避免p-MOSFET性能的降低。如果SiGe层足够薄，可以忽略在无注入晶片区域发生的SiGe层的应变弛豫。从而，在这些区域中，半导体覆层的平面内晶格参数与下面的无应变含硅衬底的晶格参数相同，并且在这些区域中制造的p-MOSFETs与在体Si或SOI衬底上制造的p-MOSFET具有相同的性能。从而，在本发明的第二个实施例中，其中仅在将要制造n-MOSFET的区域进行注入，本发明的方法不但减少了制造成本，而且形成了具有更高性能的n-MOSFETs同时避免了p-MOSFETs性能的降低。
然而，公知的是，在双轴压缩应变下的SiGe中制造的p-MOSFETs的性能与在Si中制造的同等尺寸的p-MOSFETs相比有所提高。因此，在本发明的第三个实施例中，半导体覆层从无注入的衬底的区域除去，并在双轴压缩应变SiGe中制造的p-MOSFET。因而，除了在双轴拉伸应变下的半导体材料中制造的具有更高性能的n-MOSFET之外，还获得了比在无应变Si中制造的那些性能更高的p-MOSFET。
在此发明的第四个实施例中，仅在将要制造n-MOSFET的含硅衬底区域中进行He或其它原子的注入，并仅在那些相同区域而不在将要制造p-MOSFET或其它电路元件的区域中有选择地生长严格假晶或近假晶SiGe层。上述实施例被限于足够薄的SiGe层，以至在无注入的晶片区域内不发生应变弛豫。本发明的第四个实施例允许使用较厚的SiGe层来获得SiGe应变弛豫的提高，并从而在半导体覆层中获得较高程度的双轴拉伸应变。因为SiGe层相对薄(＜0.5um)，本发明的该实施例不会为后续器件制造步骤带来严重的问题。
也可以使用用于器件隔离的掩模级来限定将要注入He或其它原子的衬底区域。可以使用阻挡掩蔽来覆盖包含p-MOSFETs或其它无注入的器件的晶片区域。这样，所有或只有选择的n-MOSFET是应变半导体器件。相同的掩蔽也可以用于上述的后续制造步骤。
总的来说，本发明的方法包括以下步骤：
在含硅衬底的表面内形成至少一个损伤区域；
在所述含硅衬底的所述表面的至少一部分上形成应变SiGe合金；
在约700℃或更高的温度下退火，以通过缺陷诱导(defect initiated)应变弛豫使所述应变SiGe合金基本弛豫；以及
在已经基本弛豫的所述应变SiGe合金上形成应变半导体覆层。
除了上述方法之外，本发明还涉及由此方法制造的半导体结构。总的来说，本发明的半导体结构包括：
含硅衬底，具有存在于其中的片晶和位错环；
基本弛豫SiGe的至少一个区域，位于所述含硅衬底的一部分上，所述基本弛豫SiGe位于所述片晶和所述位错环上；以及
应变半导体的至少一个区域，位于所述基本弛豫SiGe上。
附图说明
图1A和1B分别是示出在n-和p-MOSFETs中的有效电子和空穴迁移率作为含硅层中的应变和SiGe“虚衬底”的等效(equivalent)组分的函数的图，其中假设SiGe缓冲层100％的应变弛豫。
图2是对于注入196nm厚Si0.7Ge0.3/Si结构的38KeV He+的模拟氦分布图。Rp是He的注入范围，t是SiGe层的厚度，D是相对于SiGe/Si界面的注入深度。模拟软件是SRIM2000。在模拟中使用的He原子的总数是20000。
图3A-3B是示出％应变弛豫与SiGe层厚度的图。具体地，图3A示出了在200nm晶片上通过UHVCVD生长的Si1-xGex层的应变弛豫，其中x＝0.16(●○)和x＝2.0(■□)，以及图3B示出了在三个不同反应室：UHVCVD-200(■□)；RTCVD-200(●○)；和RTCVD-300(▲△)中生长的Si0.8Ge0.2层的应变弛豫。样品在800℃或850℃下退火至少10分钟。空心符号是没有注入的晶片区域。实心符号是在SiGe/Si界面下140-200nm的深度处用1×1016cm-2氦注入的区域。用XRD测量的应变弛豫的误差为大约±3％。数据引自Juan Cai等人的JAP。
图4A-4D是说明在本发明的第一实施例中采用的基本方法步骤的图示表示(通过截面图)。
图5A-5D是说明在本发明的第二实施例中采用的基本方法步骤的图示表示(通过截面图)。
图6是说明在从弛豫SiGe层顶部除去半导体覆层的无应变区域之后的图5D的结构的图示表示(通过截面图)；这表示本发明的第三实施例。
图7A-7D是说明在本发明的第四实施例中采用的基本方法步骤的图示表示(通过截面图)。
具体实施方式
现在将通过参考图4-7的下述讨论来详细描述本发明，其提供了虚衬底及其制造方法。注意，本申请的附图是用于说明目的，从而没有按比例绘制。
图4A-4D是描述通过本发明的第一实施例的各种方法步骤的虚衬底的截面图。总体的说，第一实施例包括将He或其它原子的离子注入到单晶含硅衬底，以在衬底内形成损伤区域，在含硅衬底的表面上形成应变SiGe合金层，退火以使应变SiGe合金层基本弛豫并在先前的损伤区域中形成如片晶和位错环的缺陷，并在当前基本弛豫SiGe合金层的顶部形成应变半导体层。现在详细描述本发明的第一实施例。
图4A示出了结构10，该结构包括单晶含硅衬底12，该衬底具有位于含硅衬底12的表面下方的损伤区域14。贯穿本申请的术语“含硅”指任何包括硅的半导体材料。例如，含硅半导体材料可以包括Si，SiGe，SiC，SiGeC，绝缘体上硅(SOI)，绝缘体上硅锗(SGOI)或其它类似材料。
通过将轻原子如氦(He)，氢(H)，氘(D)，硼(B)，氮(N)或其混合物注入含硅衬底12，形成损伤区域14。在一个优选实施例中，将He注入单晶含硅衬底12。注入的离子可以被注入到含硅衬底12上表面下方的任意深度。通常，离子被注入到含硅衬底12上表面下方约90nm到约300nm，更优选的注入范围在含硅衬底12上表面下方200nm。
具体地，通过以从约5×1015到约2×1016cm-2的离子剂量将上述原子中的至少一种注入含硅衬底12，形成损伤区域14。更具体地，用于在含硅衬底12中产生损伤区域14的离子剂量为从约7×1015到约1×1016cm-2。
用于在含硅衬底12中形成损伤区域14的注入步骤包括一个注入步骤，其中使用上述轻原子中的一种作为注入物种。在本发明中也可以使用多个注入步骤。例如，本发明包括将第一轻原子注入含硅衬底12的第一离子注入步骤，以及随后将第二轻原子(可以与第一轻原子相同或不同，优选不同)注入含硅衬底12的第二离子注入步骤。在本实施例中，优选注入的一个包括至少He离子注入步骤。当采用多个离子注入时，离子可以被注入到含硅衬底12上表面下方的相同深度或不同深度(优选在上述范围内)。
在本发明的第一实施例中，轻原子被注入到含硅衬底12的整个区域，即表面。离子注入可以利用本领域的技术人员公知的标准离子注入工具进行。
下一步，如图4B所示，在包括损伤区域14的含硅衬底12的表面上形成应变SiGe合金层16。通过‘应变’，这意味着SiGe合金具有与此相关的压缩或拉伸应力。应变SiGe合金层是近似假晶或严格假晶Si1-xGex材料，其中x(Ge的摩尔分数)是均匀的并从约0.01到约小于1，x优选从约0.15到约0.40，或是渐变成分，其中x从在含硅衬底12表面处的0增加到SiGe合金层16的上部区域处的较高x值(典型的范围从约0.01到约小于约1)。
应变SiGe合金16具有依赖于SiGe合金层16的成分和用于形成其的技术改变的厚度。通常，应变SiGe合金层16的厚度从约5到约500nm，更优选从约75到约250nm。
应变SiGe合金层16利用任何能够在单晶含硅衬底上形成这样的层的外延生长方法形成。用于在包含损坏区域14的单晶含硅衬底12上沉积应变SiGe合金层16的各种生长方法的实例，包括超高真空化学气相沉积(UHVCVD)，快速热化学气相沉积(RTCVD)，CVD，分子束外延，等离子体增强化学气相沉积(PECVD)，离子辅助沉积或化学束外延。然而，优选采用RTCVD在包含损坏区域14的含硅衬底12的表面上生长应变SiGe合金层16。在RTCVD中，生长速率与其它低温(在约600或更低的数量级)生长方法相比相对较快，从而最小化离子从损坏区域14的向外扩散。
然后对图4B所示的结构进行退火步骤，其可以通过形成片晶和位错环基本弛豫应变SiGe合金层16。例如在图4C中示出了已经进行退火步骤之后的所得结构。在图4C的图解结构中，标号18表示基本弛豫SiGe合金层，标号20表示片晶或气泡，标号22表示位错环或位错半环。注意，术语‘片晶’和‘气泡’在本发明中可以交换使用，而且术语‘位错环’和‘位错半环’也可以交换使用。具体地，在非氧化气氛中，在高于700℃的温度下进行退火。更典型地，在从约750℃到约900℃的范围内的温度下进行退火。可以采用各种加热方案，包括不同的升温步骤，保温(soak)循环和冷却步骤。在退火循环期间，可以在整个过程中使用一种气氛或按需要使用不同的气氛。
这里使用的术语‘非氧化’包括任何不包括氧或氧源的气氛。这样的非氧化气氛的实例包括，例如He，Ne，Ar，Xe，H2，N2或其混合物。
可以利用如下进行退火，熔炉退火，快速热退火，激光退火，尖峰退火或其它相关的退火方法，其能够通过形成片晶和位错环(‘通过缺陷诱导应变弛豫’)至少基本弛豫应变SiGe合金层。在一个优选实施例中，使用允许晶片温度迅速改变的弧光灯进行退火。退火可以在用于生长层16和24相同的反应室内进行，或者可以在与用于生长层16和24不同的反应室中进行。在优选实施例中，优选就地即在与用于生长层16和24相同的反应室内进行退火。
如上所述，退火步骤使应变SiGe合金层基本弛豫。“基本弛豫”意味着测量弛豫值为至少60％或更高。优选退火后应变SiGe合金层16的测量弛豫值大于85％。所得的基本弛豫SiGe合金层18在其中具有非常低的缺陷数(例如螺纹缺陷)。也就是说，基本弛豫SiGe合金层18具有约5E7(即5×107)cm-2或更少的缺陷密度。
如上所述的退火步骤，使在先前的损坏区域14中形成片晶或气泡20和位错环或位错半环22。具体地，在退火期间，在含硅衬底12的上表面以下从约100到约200nm的深度处形成片晶或气泡20。在片晶或气泡20的区域中的高应变导致在片晶或气泡20处位错半环(即位错环22)的成核。位错环或半环22滑移到衬底12和应变SiGe合金层16之间的界面，在界面处形成释放层16中的晶格失配应变的长错配位错片断。
应该注意，为提供多层结构，可以重复任意多次形成应变SiGe合金层的步骤和退火。
退火后，在图4C所示的结构上形成应变半导体覆层24，以提供如图4D所示的结构。应变半导体覆层24包括任意类型的半导体材料，例如，Si，SiGe，Ge，SiC，SiGeC或其多层。通常，应变半导体覆层24是Si。
利用任何上述外延生长方法形成应变半导体覆层24。应该注意，可以在同一反应室中发生层16和24的生长，其中在这两层的沉积之间不会破坏真空。作为选择，层16和24可以在不同的反应室中形成。
应变半导体覆层24可以处于拉伸应力或压缩应力下。通常，并在一个实施例中，形成了具有小于1％的应变的双轴拉伸应变半导体覆层24。在另一实施例中，形成了具有大于1％的应变的双轴拉伸应变材料。形成的应变半导体覆层24的厚度可以依赖于半导体材料的类型和用于沉积相同材料的方法变化。通常，沉积的应变半导体覆层24的厚度从约10到约40nm，更典型从约15到约30nm。
图4D中示出的所得结构包括弛豫SiGe合金层18的覆盖层，和包括片晶或气泡20和位错环或位错半环22的含硅衬底12上的应变半导体覆层24。
图5A-5D示出了本发明的第二实施例，其中在SiGe合金层的弛豫和应变区域上形成半导体覆层的应变和无应变区域。本发明的第二实施例与第一实施例相似，除了有选择地将轻原子注入含硅衬底以形成与含硅衬底离散并分离的损伤区域。
图5A图解在选择性离子注入步骤后形成结构50。如图所示，在含硅衬底12内形成离散并分离的损伤区域14。虽然仅示出了两个离散并分离的损伤区域，但是本发明可以在含硅衬底12内形成一个或多于两个离散并分离的损伤区域。
不同于使用覆盖层离子注入步骤的第一实施例，第二实施例利用掩蔽离子注入方法将轻原子注入含硅衬底12。在通过平版印刷术注入之前在含硅衬底12上形成掩模，或可选地可以在注入步骤自身期间使用含硅衬底12的表面上的掩模。在掩蔽离子注入步骤中使用的轻原子的类型和条件与在其中进行无掩模即覆盖层的注入的第一实施例中所述的那些相同。
接着，如图5B所示，在包括离散并分离的损伤区域14的含硅衬底12的表面上形成应变SiGe合金层16。如在本发明的第一实施例中所述，形成应变SiGe合金层16。
随后进行上述的退火步骤，并获得了图5C所示的结构。如所示，在退火期间，应变SiGe合金层16的区域(在损伤区域上面)基本弛豫，而应变SiGe合金层的其它区域(不包含任何损伤区域的衬底部分的上面)在退火后保持不变。在图5C中，标号18表示基本弛豫SiGe区域，而标号16表示在退火后保持应变的应变SiGe层的区域。注意，应变SiGe合金层16的基本弛豫发生在覆盖损伤区域14的层的区域中。作为第一实施例中的事实，在退火期间，在包含损伤区域的区域中形成片晶或气泡20和位错环或位错半环22，这反过来又引起应变SiGe合金层16的覆盖区域的应变弛豫。
接着，在包括具有基本弛豫区域18和应变区域16的SiGe层的结构上形成半导体覆层52。半导体覆层52包括在结合本发明的第一实施例的覆层24提到的任何半导体材料。利用与沉积应变半导体层24相同的方法形成半导体覆层52。在本实施例中，位于弛豫区域18上面的半导体覆层52的区域被施加应变(在图5D中标为54)，而在位于应变区域16上面的半导体覆层52的区域没有被施加应变(在图5D中标为56)。
本发明的第三实施例与上述的第二实施例相同，除了利用选择性蚀刻方法从图5D中示出的结构除去无应变区域56。具体地，通过沉积和平版印刷术在半导体覆层52的应变区域54上形成构图的抗蚀剂(未示出)，进行选择性蚀刻方法。构图的抗蚀剂保护应变区域54，同时暴露无应变区域56。随后通过如反应离子蚀刻，离子束蚀刻，等离子体蚀刻和激光烧蚀的干蚀刻方法除去暴露的无应变区域56。图6示出了在选择性除去步骤后形成的结构。
在图7A-7D中示出了本发明的第四实施例。该实施例开始于提供图7A中示出的结构50。如图所示，结构50包括具有位于其中的离散并分离的损伤区域14的含硅衬底层12。在图7A中示出的结构与图5A中示出的结构相同；因此上述关于图5A的方法可以在这里用于本发明的该实施例。具体地，掩蔽离子注入方法用于产生图7A示出的结构50。
接着，如图7B所示，在位于离散并分离的损伤区域14上的那些区域中的含硅衬底层12上选择性地生长应变SiGe合金16的区域。可以通过利用与用于在含硅衬底层12内形成离散并分离的损伤区域14相同或不同的构图掩模，获得应变SiGe合金16的选择性生长。可以利用上述的一种生长方法得到SiGe合金层的生长，其中通常首先在含硅衬底12的表面上形成构图掩模。构图掩模可以在离子注入步骤之前或之后形成。优选，在离子注入之前形成用于选择性形成应变SiGe合金16的区域的构图掩模。
然后退火包括选择性生长应变SiGe合金16的区域的结构，如在本发明的第一实施例中所述，提供在图7C中示出的结构。在图7C中示出的结构包括，基本弛豫SiGe18的区域，片晶20和位错环22。
接着，如图7D所示，在基本弛豫SiGe合金18的区域上选择性生长应变半导体覆层24，优选为应变Si。利用上述生长方法的一种形成应变半导体覆层24。在应变半导体覆层24的选择性生长之前使用构图掩模。构图掩模可以与在形成区域14或应变SiGe合金区域时使用的构图掩模相同或不同。
在上述四种实施例的任何一个中，可以在退火和在基本弛豫SiGe合金上的半导体层的生长之后，在结构上形成一个或多个金属氧化物半导体场效应管(MOSFETs)。利用本领域公知的常规互补金属氧化物半导体(CMOS)方法形成MOSFETs。
在第一实施例中，整个结构具有相同的层结构。这样，希望在层24中的双轴压缩应变为约1％或更大，目的是不降低p-MOSFET的性能。
在第二实施例中，在半导体层52的无应变区域56上制造p-MOSFETs，而在半导体层52的应变区域54上制造n-MOSFETs。
在本发明的第三实施例中，在应变SiGe16的区域上制造p-MOSFETs，而在应变半导体54的保留区域上制造n-MOSFETs。
在第四实施例中，在衬底12上制造p-MOSFETs，而在应变半导体层24上制造n-MOSFETs。
尽管根据其优选实施例具体示出和说明了本发明，本领域的技术人员应该理解，只要不脱离本发明的范围和精神，可以进行形式和细节上的前述和其它改变。因此，本发明并不限于所描述和示出的具体形式和细节，而是落入所附权利要求书的范围内。

Claims (33)

1.一种制造半导体结构的方法，包括以下步骤：
在含硅衬底的表面内形成至少一个损伤区域；
在所述含硅衬底的所述表面的至少一部分上形成应变SiGe合金；
在700℃或更高的温度下退火，以通过缺陷诱导应变弛豫使所述应变SiGe合金基本弛豫；以及
在已经基本弛豫的所述应变SiGe合金上形成应变半导体覆层。
2.根据权利要求1的方法，其中通过离子注入选自He，H，D，B和N的至少一种原子来形成所述至少一个损伤区域。
3.根据权利要求2的方法，其中所述至少一种原子是He。
4.根据权利要求2的方法，其中所述离子注入包括无掩模离子注入方法。
5.根据权利要求2的方法，其中所述离子注入包括掩蔽离子注入方法。
6.根据权利要求2的方法，其中利用一个注入步骤或多个注入步骤注入所述至少一种原子，其中所述至少一种原子相同或不同。
7.根据权利要求2的方法，其中以从5×1015到2×1016cm-2的离子剂量注入所述至少一种原子。
8.根据权利要求1的方法，其中在所述含硅衬底的表面下从90nm到300nm形成所述至少一个损伤区域。
9.根据权利要求1的方法，其中通过外延生长方法形成所述应变SiGe合金。
10.根据权利要求9的方法，其中所述外延生长法选自：超高真空化学气相沉积UHVCVD，快速热化学气相沉积RTCVD，化学气相沉积CVD，分子束外延MBE，离子辅助沉积和化学束外延。
11.根据权利要求10的方法，其中所述外延生长方法是RTCVD。
12.根据权利要求1的方法，其中所述应变SiGe合金存在于所述含硅衬底的整个表面上。
13.根据权利要求1的方法，其中所述应变SiGe合金存在于包含所述损伤区域的所述含硅衬底上。
14.根据权利要求1的方法，其中选择性生长所述应变SiGe合金。
15.根据权利要求1的方法，其中所述应变SiGe合金层是近似假晶或严格假晶Si1-xGex成分，其中Ge的摩尔分数x是均匀的并从0.01到小于1。
16.根据权利要求1的方法，其中所述应变SiGe合金层是近似假晶或严格假晶Si1-xGex成分，该成分是渐变的，其中x从在所述含硅衬底的所述表面处的0增加到在所述应变SiGe合金的上部区域处的从0.01到小于1的高值。
17.根据权利要求1的方法，其中在非氧化气氛中进行所述退火步骤。
18.根据权利要求1的方法，其中所述退火温度从750°到900℃。
19.根据权利要求1的方法，其中所述缺陷诱导应变弛豫包括片晶或气泡和位错环或半环成核的形成。
20.根据权利要求1的方法，其中在与所述形成所述应变SiGe合金的反应室相同的反应室中进行所述退火步骤。
21.根据权利要求1的方法，其中所述应变半导体覆层包括Si，SiGe，Ge，SiC，或SiGeC中的一种。
22.根据权利要求21的方法，其中所述应变半导体覆层包括双轴拉伸应变Si层。
23.根据权利要求21的方法，其中所述应变半导体覆层通过外延生长方法形成。
24.根据权利要求20的方法，其中在相同的反应室中进行所述形成所述应变SiGe合金，退火和形成所述应变半导体覆层的步骤。
25.根据权利要求1的方法，其中所述形成所述至少一个损伤区域的步骤包括掩蔽离子注入方法以形成至少一个与所述含硅衬底离散并分离的损伤区域，以及在所述含硅衬底的整个表面上形成所述应变SiGe合金。
26.根据权利要求25的方法，其中在所述退火期间，位于所述至少一个离散并分离的损伤区域上的所述应变SiGe合金部分弛豫，而不位于所述至少一个离散并分离的损伤区域上的所述应变SiGe合金的其它部分保持不变。
27.根据权利要求26的方法，其中在所述形成所述应变半导体覆层期间，所述应变半导体覆层位于所述应变基本弛豫的SiGe合金上且无应变半导体覆层材料位于所述应变保持不变的SiGe合金上。
28.根据权利要求27的方法，其中所述无应变半导体覆层材料被除去。
29.根据权利要求1的方法，其中所述形成所述至少一个损伤区域的步骤包括掩蔽离子注入方法以形成至少一个与所述含硅衬底离散并分离的损伤区域，并在包含所述至少一个离散并分离的损伤区域的所述含硅衬底的部分上选择性地形成所述应变SiGe合金。
30.根据权利要求1的方法，还包括在所述结构上形成至少一个金属氧化物半导体场效应管。
31.一种制造半导体结构的方法，包括以下步骤：
在含硅衬底的表面内形成至少一个离散并分离的损伤区域；
在所述含硅衬底的所述表面的至少一部分上形成应变SiGe合金；
在700℃或更高的温度下退火，以通过缺陷诱导应变弛豫使所述至少一个离散并分离的损伤区域上的所述应变SiGe合金基本弛豫，而在不包括所述至少一个离散并分离的损伤区域的区域内保持所述应变SiGe合金不变；以及
在已经基本弛豫的所述应变SiGe合金上形成应变半导体覆层，并在所述剩余应变SiGe合金上形成无应变半导体覆层。
32.根据权利要求31的方法，还包括除去所述无应变半导体覆层。
33.一种制造半导体结构的方法，包括以下步骤：
在含硅衬底的表面内形成至少一个离散并分离的损伤区域；
在包括所述至少一个离散并分离的损伤区域的所述含硅衬底的所述表面的一部分上选择性地形成应变SiGe合金；
在700℃或更高的温度下退火，以通过缺陷诱导应变弛豫使所述至少一个离散并分离的损伤区域上的所述应变SiGe合金基本弛豫；以及
在已经基本弛豫的所述应变SiGe合金上形成应变半导体覆层。
CNB2005100807613A 2004-11-01 2005-06-30 半导体结构的制造方法 Expired - Fee Related CN100405534C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/978,715 2004-11-01
US10/978,715 US7273800B2 (en) 2004-11-01 2004-11-01 Hetero-integrated strained silicon n- and p-MOSFETs

Publications (2)

Publication Number Publication Date
CN1770391A CN1770391A (zh) 2006-05-10
CN100405534C true CN100405534C (zh) 2008-07-23

Family

ID=36260770

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005100807613A Expired - Fee Related CN100405534C (zh) 2004-11-01 2005-06-30 半导体结构的制造方法

Country Status (4)

Country Link
US (3) US7273800B2 (zh)
JP (1) JP5039912B2 (zh)
CN (1) CN100405534C (zh)
TW (1) TW200629352A (zh)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006097977A1 (ja) * 2005-03-11 2006-09-21 Fujitsu Limited 半導体装置及びその製造方法
US8450193B2 (en) * 2006-08-15 2013-05-28 Varian Semiconductor Equipment Associates, Inc. Techniques for temperature-controlled ion implantation
JP2008244435A (ja) * 2007-01-29 2008-10-09 Silicon Genesis Corp 選択された注入角度を用いて線形加速器工程を使用した材料の自立膜の製造方法および構造
US20090004458A1 (en) * 2007-06-29 2009-01-01 Memc Electronic Materials, Inc. Diffusion Control in Heavily Doped Substrates
US8138066B2 (en) * 2008-10-01 2012-03-20 International Business Machines Corporation Dislocation engineering using a scanned laser
EP2667414A4 (en) * 2011-01-17 2014-08-13 Sumitomo Electric Industries METHOD FOR PRODUCING A SEMICONDUCTOR COMPONENT FROM SILICON CARBIDE
FR2986369B1 (fr) * 2012-01-30 2016-12-02 Commissariat Energie Atomique Procede pour contraindre un motif mince et procede de fabrication de transistor integrant ledit procede
US8617968B1 (en) 2012-06-18 2013-12-31 International Business Machines Corporation Strained silicon and strained silicon germanium on insulator metal oxide semiconductor field effect transistors (MOSFETs)
US9583364B2 (en) 2012-12-31 2017-02-28 Sunedison Semiconductor Limited (Uen201334164H) Processes and apparatus for preparing heterostructures with reduced strain by radial compression
US9269714B2 (en) 2013-06-10 2016-02-23 Globalfoundries Inc. Device including a transistor having a stressed channel region and method for the formation thereof
US9087716B2 (en) * 2013-07-15 2015-07-21 Globalfoundries Inc. Channel semiconductor alloy layer growth adjusted by impurity ion implantation
US9305781B1 (en) 2015-04-30 2016-04-05 International Business Machines Corporation Structure and method to form localized strain relaxed SiGe buffer layer
US9570300B1 (en) 2016-02-08 2017-02-14 International Business Machines Corporation Strain relaxed buffer layers with virtually defect free regions
CN108022844A (zh) * 2017-11-30 2018-05-11 西安科锐盛创新科技有限公司 Pmos器件及其制备方法及计算机
CN107978529A (zh) * 2017-11-30 2018-05-01 西安科锐盛创新科技有限公司 基于SiGe的PMOS器件及其制备方法
CN107863389A (zh) * 2017-11-30 2018-03-30 西安科锐盛创新科技有限公司 Nmos器件及计算机
CN107845686A (zh) * 2017-11-30 2018-03-27 西安科锐盛创新科技有限公司 基于SiGe的PMOS器件
CN108039370A (zh) * 2017-11-30 2018-05-15 西安科锐盛创新科技有限公司 Pmos器件及计算机
CN107994017A (zh) * 2017-11-30 2018-05-04 西安科锐盛创新科技有限公司 SiGe材料CMOS器件
CN107919288A (zh) * 2017-11-30 2018-04-17 西安科锐盛创新科技有限公司 基于压应变Ge材料NMOS器件及其制备方法
CN107968043A (zh) * 2017-11-30 2018-04-27 西安科锐盛创新科技有限公司 应变GeCMOS器件及其制备方法
CN108039349A (zh) * 2017-11-30 2018-05-15 西安科锐盛创新科技有限公司 应变GeCMOS器件
CN108022979A (zh) * 2017-11-30 2018-05-11 西安科锐盛创新科技有限公司 Nmos器件及其制备方法及计算机
CN107946181A (zh) * 2017-11-30 2018-04-20 西安科锐盛创新科技有限公司 SiGe材料CMOS器件及其制备方法
CN107863390A (zh) * 2017-11-30 2018-03-30 西安科锐盛创新科技有限公司 Ge材料NMOS器件

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001168342A (ja) * 1999-12-10 2001-06-22 Fujitsu Ltd 半導体装置およびその製造方法
US6593625B2 (en) * 2001-06-12 2003-07-15 International Business Machines Corporation Relaxed SiGe layers on Si or silicon-on-insulator substrates by ion implantation and thermal annealing
JP2004111638A (ja) * 2002-09-18 2004-04-08 Sharp Corp 半導体基板の製造方法およびこの方法を用いた半導体装置の製造方法および半導体装置
WO2004047150A2 (en) * 2002-11-19 2004-06-03 International Business Machines Corporation RELAXED SiGe LAYERS ON Si OR SILICON-ON-INSULATOR SUBSTRATES BY ION IMPLANTATION AND THERMAL ANNEALING

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4854871B2 (ja) * 2001-06-20 2012-01-18 株式会社Ｓｕｍｃｏ 半導体基板及び電界効果型トランジスタ並びにこれらの製造方法
US6703279B2 (en) * 2002-01-04 2004-03-09 Promos Technologies, Inc. Semiconductor device having contact of Si-Ge combined with cobalt silicide
US6746902B2 (en) * 2002-01-31 2004-06-08 Sharp Laboratories Of America, Inc. Method to form relaxed sige layer with high ge content
JP2003234289A (ja) * 2002-02-12 2003-08-22 Yoshihisa Hirose 歪み緩和膜の製造方法、および、歪み緩和膜を有する積層体
US6562703B1 (en) * 2002-03-13 2003-05-13 Sharp Laboratories Of America, Inc. Molecular hydrogen implantation method for forming a relaxed silicon germanium layer with high germanium content
US6743651B2 (en) * 2002-04-23 2004-06-01 International Business Machines Corporation Method of forming a SiGe-on-insulator substrate using separation by implantation of oxygen
JP2004014856A (ja) * 2002-06-07 2004-01-15 Sharp Corp 半導体基板の製造方法及び半導体装置の製造方法
US6841457B2 (en) * 2002-07-16 2005-01-11 International Business Machines Corporation Use of hydrogen implantation to improve material properties of silicon-germanium-on-insulator material made by thermal diffusion
JP2004079912A (ja) * 2002-08-21 2004-03-11 Sharp Corp 半導体基板改質方法およびこの方法を用いた半導体装置
JP4289864B2 (ja) * 2002-10-22 2009-07-01 シャープ株式会社 半導体装置及び半導体装置製造方法
US6774015B1 (en) * 2002-12-19 2004-08-10 International Business Machines Corporation Strained silicon-on-insulator (SSOI) and method to form the same
EP1588406B1 (en) * 2003-01-27 2019-07-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures with structural homogeneity

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001168342A (ja) * 1999-12-10 2001-06-22 Fujitsu Ltd 半導体装置およびその製造方法
US6593625B2 (en) * 2001-06-12 2003-07-15 International Business Machines Corporation Relaxed SiGe layers on Si or silicon-on-insulator substrates by ion implantation and thermal annealing
JP2004111638A (ja) * 2002-09-18 2004-04-08 Sharp Corp 半導体基板の製造方法およびこの方法を用いた半導体装置の製造方法および半導体装置
WO2004047150A2 (en) * 2002-11-19 2004-06-03 International Business Machines Corporation RELAXED SiGe LAYERS ON Si OR SILICON-ON-INSULATOR SUBSTRATES BY ION IMPLANTATION AND THERMAL ANNEALING

Also Published As

Publication number Publication date
US20080251813A1 (en) 2008-10-16
CN1770391A (zh) 2006-05-10
US7396747B2 (en) 2008-07-08
TW200629352A (en) 2006-08-16
US20070278517A1 (en) 2007-12-06
JP5039912B2 (ja) 2012-10-03
JP2006135319A (ja) 2006-05-25
US7273800B2 (en) 2007-09-25
US20060091377A1 (en) 2006-05-04

Similar Documents

Publication Publication Date Title
CN100405534C (zh) 半导体结构的制造方法
CN1332425C (zh) 形成绝缘体上硅锗衬底材料的方法、衬底材料及异质结构
CN1265431C (zh) 弛豫、低缺陷绝缘体上SiGe及其制造方法
US7459731B2 (en) Device containing isolation regions with threading dislocations
Ghyselen et al. Engineering strained silicon on insulator wafers with the Smart CutTM technology
US7915148B2 (en) Method of producing a tensioned layer on a substrate
US6833332B2 (en) Method for fabrication of relaxed SiGe buffer layers on silicon-on-insulators and structures containing the same
US6787793B2 (en) Strained Si device with first SiGe layer with higher Ge concentration being relaxed to have substantially same lattice constant as second SiGe layer with lower Ge concentration
US7226504B2 (en) Method to form thick relaxed SiGe layer with trench structure
CN100370586C (zh) 通过离子注入和热退火获得的在Si或绝缘体上硅衬底上的弛豫SiGe层
US20030201468A1 (en) Relaxed SiGe layers on Si or silicon-on-insulator substrates by ion implantation and thermal annealing
US7842940B2 (en) Structure and method to form semiconductor-on-pores (SOP) for high device performance and low manufacturing cost
CN100505163C (zh) 制造应变绝缘体上硅半导体衬底的方法
JP5065676B2 (ja) 基板上に歪層を製造する方法及び層構造
JP2004014856A (ja) 半導体基板の製造方法及び半導体装置の製造方法
US6793731B2 (en) Method for recrystallizing an amorphized silicon germanium film overlying silicon
US7338886B2 (en) Implantation-less approach to fabricating strained semiconductor on isolation wafers
CN1259694C (zh) 半导体衬底生产方法及半导体衬底和半导体器件
US7141115B2 (en) Method of producing silicon-germanium-on-insulator material using unstrained Ge-containing source layers
US7241670B2 (en) Method to form relaxed SiGe layer with high Ge content using co-implantation of silicon with boron or helium and hydrogen
JP3933405B2 (ja) 半導体基板、半導体装置及びそれらの製造方法
Ghyselen et al. Strained Silicon on Insulator wafers made by the Smart Cut™ technology

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20171110

Address after: Grand Cayman, Cayman Islands

Patentee after: GLOBALFOUNDRIES INC.

Address before: American New York

Patentee before: Core USA second LLC

Effective date of registration: 20171110

Address after: American New York

Patentee after: Core USA second LLC

Address before: American New York

Patentee before: International Business Machines Corp.

TR01 Transfer of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20080723

Termination date: 20190630

CF01 Termination of patent right due to non-payment of annual fee