JP2004111638A - 半導体基板の製造方法およびこの方法を用いた半導体装置の製造方法および半導体装置 - Google Patents
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Abstract
【解決手段】(a)下地Si基板1上にSiGe膜2を積層した半導体基板を形成し、(b)SiGe膜上で素子が形成される領域にイオン注入防止膜3をパターン形成し、(c)イオン注入防止膜3が形成された半導体基板にイオン4を注入し、(d)イオン注入防止膜3を除去してアニール処理を施すことにより素子が形成される領域以外に注入イオンに起因して生じる貫通転位を発生させ、素子形成領域には貫通転位が発生しないようにする。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、Si基板上あるいはSOI基板上にSiGe膜が積層された半導体基板の製造方法およびこの基板を用いて製造する半導体装置の製造方法および半導体装置に関する。
【0002】
【従来の技術】
チャネル領域を通過する電子や正孔の移動度を向上する目的でSi基板上にSiとは格子定数の異なる歪SiGe膜を形成し、Siとの格子定数の不整合によりこのSiGe膜内に発生する歪を、ミスフィット転位の導入により緩和したのちに、SiGe膜上にキャップ層として上層Si膜を形成する方法が知られている。たとえば図6に示すようにSi基板1とSiGe膜2との界面(図中14はSi原子、15はGe原子)に刃状転位16が発生し格子緩和するようになる。このSiGe膜上に形成される上層Si膜は、Si膜より大きい格子定数を有するSiGe膜に引っ張られることにより上層Si膜内に歪が生じ、これによりバンド構造が変化してキャリア移動度が向上するものである。
【0003】
このSiGe膜の歪を緩和する方法として、SiGe膜を厚膜とすることによりSiGe膜の歪弾性エネルギーを増大させ、格子緩和する方法が知られている。
たとえばSiGe膜中のGe濃度を徐々に増加し、約1μmの濃度傾斜SiGe膜を形成することにより、SiGe膜の歪緩和を図ることが発表されている(たとえばY. J. Miiらによる非特許文献1参照)。
【非特許文献1】
Appl. Phys. Lett. 59 (13), 1611 (1991)
【0004】
また、Si基板上に形成された薄膜SiGe膜の歪を緩和する方法として、薄膜SiGe膜に水素などのイオン注入処理を行った後に高温でアニール処理を施すことにより、Si基板内の欠陥層にできた積層欠陥がすべりを起こし、SiGe/Si界面でミスフィット転位を発生させる方法およびこの方法を用いて水素イオン注入により歪緩和を図ることが知られている(たとえばH. Trinkausらによる非特許文献2参照)。
【非特許文献2】
Appl. Phys. Lett. 76 (24), 3552 (2000)
【0005】
【発明が解決しようとする課題】
しかしながらSiGe膜の厚膜を形成してSiGe膜の歪弾性エネルギーが増大することにより格子緩和を図る方法では、SiGe膜の完全結晶を得るための臨界膜厚を超えてしまうため、SiGe膜中に非常に多くの欠陥が発生してしまうことになる。
【0006】
また、厚膜の場合は、歪を自己緩和しながら成長するため、SiGe膜表面にクロスハッチと呼ばれる数10μmの間隔での筋状のラフネス(凹凸)が発生し、そのままでは半導体基板として利用できないためCMP処理などの平坦化工程が必須となり、平坦化処理を施した基板上のSiGe膜面に更にSiGe膜を成長しなければならないということになる。
【0007】
一方、水素などのイオン注入処理と高温アニール処理とを行うことにより、下地Si基板内の欠陥層にできた積層欠陥がすべりを起こし、SiGe/Si界面でミスフィット転位を発生させることによりSiGe膜の格子歪を緩和する方法では、前述の厚膜SiGe膜に比して欠陥は発生しにくい。しかしながら図3に示すように終端されないミスフィット転位8から貫通転位9が発生する。この貫通転位9は、SiGe膜の(111)面10を通ってSiGe膜表面に達し、しいてはさらにその上に形成される上層Si層まで達し、貫通転位9が終端することでエネルギー的に安定する。
【0008】
本発明は、この現象を逆に利用して下地Si基板上(または下地SOI基板上)にSiGe膜が積層された半導体基板において、SiGe膜の歪を十分に緩和するとともに素子が形成される領域に発生する貫通転位を抑制するようにした半導体基板の製造方法を提供することを目的とする。また、かかる半導体基板を用いた半導体装置の製造方法および半導体装置を提供することを目的とする。
【0009】
【課題を解決するための手段】
上記課題を解決するためになされた本発明の半導体基板の製造方法は、 (a)下地Si基板上又は下地SOI基板上にSiGe膜を積層した半導体基板を形成し、(b)SiGe膜上で素子が形成される領域にイオン注入防止膜をパターン形成し、(c)イオン注入防止膜が形成された半導体基板にイオンを注入し、
(d)イオン注入防止膜を除去してアニール処理を施すことにより、素子が形成される領域以外に注入イオンに起因して生じる貫通転位を発生させることを特徴とする。
【0010】
この方法によれば、イオン注入の前に半導体基板の素子が形成される領域の上に予め注入防止膜をパターン形成してからこれをマスクとしてイオン注入処理を行うので、注入防止膜が形成されていない領域に部分的にイオンが注入される。
この基板をアニール処理すると、イオン注入された元素が注入された部分領域に微小空孔を形成し、積層欠陥を発生させる。発生した積層欠陥は、Si基板の(111)面上をすべりSiGe/Si界面でミスフィット転位になることで格子緩和が起こる。
ここで、イオン注入はパターニングされたイオン注入防止膜をマスクにして行なわれているので、ミスフィット転位は素子形成領域以外の領域に形成され、ミスフィット転位からはSiGe膜を貫いて基板表面に達する貫通転位が発生する。なお、この貫通転位は、その後のダイオード、トランジスタ、あるいはLSIなどのデバイス製造工程の素子間分離工程におけるSTI(Shallow Trench Isolation)、LOCOS(Local Oxidation of Silicon)形成時に削減される。
したがって、素子形成領域にはミスフィット転位はほとんど発生しないので貫通転位のない領域に半導体素子を形成することができる。
【0011】
また、上記方法において(a)工程後、SiGe膜上に注入保護膜を形成し、(b)工程で素子形成領域に対応する注入保護膜上にイオン注入防止膜をパターン形成し、(d)工程でイオン注入防止膜とともに注入保護膜を除去するようにしてもよい。
これによりイオン注入時にSiGe膜中にコンタミネーション物質が浸入するのを防ぐことができるとともに、SiGe膜の膜厚が薄い場合であってイオン注入装置の装置仕様限界以下の低加速エネルギーが要求されるような条件でも加速エネルギーの調整に代替して注入保護膜の膜厚を調整することにより薄いSiGe膜の格子歪を緩和することができる。
【0012】
【発明の実施の形態】
本発明は、上述したように(a)下地Si基板上又は下地SOI基板上にSiGe膜を積層した半導体基板を形成し、(b)SiGe膜上で素子が形成される領域にイオン注入防止膜をパターン形成し、(c)イオン注入防止膜が形成された半導体基板にイオンを注入し、(d)イオン注入防止膜を除去してアニール処理を施すようにしている。
【0013】
下地基板としてSi基板を用いる場合は、Si単結晶基板が好ましいが、基板上にSiGe膜がヘテロエピタキシャル成長できるものであれば、その他のSi基板、たとえば多結晶Si基板などであってもよい。また、SOI基板の場合も同様であり、SOI基板のSi層上にSiGe膜がエピタキシャル成長できるものであればよい。
【0014】
SiGe膜は、Si上に形成されるエピタキシャル成長膜であればどのような装置で形成されたものであってもよいが、例えば、原料ガスとしてシランガス(SiH4)、ゲルマンガス(GeH4)を使用した低圧気相成長装置(LPCVD)により、所望のGe濃度でかつ所望の膜厚のSiGe膜を形成することができる。
【0015】
素子形成領域に形成される半導体素子は、ダイオード、トランジスタ、さらには素子を集積化したLSIなど半導体材料を用いた素子であれば何でもよいが、特にキャリア移動度の向上、リーク電流の防止が素子の性能に影響を与える素子を形成するのが好ましい。
【0016】
イオン注入防止膜には、イオン注入装置の注入条件に応じて照射されるイオンを注入防止膜内に留めて半導体基板内に浸入するのを阻止できる材料および膜厚のものが選択されるがフォトレジスト、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜などを用いるのが好ましい。
このイオン注入防止膜はマスクなどを用いた公知のパターニング形成技術により半導体基板上の所望の領域に形成することができる。
【0017】
イオン注入処理は、公知のイオン注入装置を用いて行われる。イオン注入のイオン種としては水素が好ましいが、これに限らず、ヘリウム、ネオン、アルゴンなどの不活性ガス、SiなどのIV族元素をイオン化したもの、あるいはこれらの混合ガスを用いてもよい。
【0018】
イオン注入装置は、イオン注入量(ドーズ量)、イオン注入エネルギーが設定パラメータとして適宜変更できるようになっており、これらとともにイオン注入防止膜の材料および膜厚を最適化することにより、注入イオンのピーク位置(深さ)をイオン注入防止膜のない領域ではSiGe膜/下地Si基板界面の基板側にくるようにし、かつ、イオン注入防止膜が形成された領域ではイオン注入防止膜内に留まるようにする。
【0019】
イオン注入処理を終えると、イオン注入防止膜を除去する。除去方法はイオン注入防止膜として使用した材料に応じて公知の除去技術を用いればよい。たとえばイオン注入防止膜としてフォトレジストを用いた場合は、有機溶剤による溶解、シリコン酸化膜などではドライエッチングまたはウェットエッチングにより除去することができる。
【0020】
イオン注入防止膜を除去した後、この半導体基板にアニール処理を施す。アニール処理は、窒素、水素、アルゴンなどの雰囲気ガスの導入が可能なファーネス装置(熱処理炉)を用いて行われる。アニール温度は700℃〜900℃が好ましく、たとえば800℃でアニール処理するのが好ましい。このアニール処理により注入イオンのピーク位置(深さ)付近に微小空孔が形成されることになる。
【0021】
また、本発明ではSiGe膜を形成後にSiGe膜上に注入保護膜を形成するプロセスを追加してもよい。この場合、注入保護膜としてシリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜のいずれかまたはこれらを積層するのが好ましい。
【0022】
また、本発明では、アニール処理後のSiGe膜上にさらに一層以上の半導体膜を形成するようにしてもよい。
例えば、歪緩和がなされた最初のSiGe膜とはGe濃度の異なる第2のSiGe膜を半導体膜として形成することもできる。これにより全体として厚膜SiGe膜になってもラフネスの少ない膜を形成することができ、厚膜SiGe膜を用いた半導体基板を利用した半導体装置を形成することができる。たとえば電源電圧が高いCMOSデバイスであっても空乏層領域の広がりがミスフィット転位の存在する第一のSIGe膜とSi基板との界面にまで到達することができ、これにより接合リーク電流を防ぐことができる。
【0023】
また、本発明ではアニール処理後のSiGe膜上またはその上にさらに形成する上記半導体膜上に格子歪を有する上層Si薄膜を形成するようにしてもよい。
このようにして作成した歪Si薄膜はエネルギーバンド構造が変化しており、キャリア移動度が通常より大きい上層Si層を得ることができる。
【0024】
また、本発明では上記のいずれかの方法により半導体基板を製造し、この半導体基板上の素子形成領域に半導体素子を形成することができる。このようにして作成した半導体素子は、貫通転位の影響を受けないので接合リークが少ないなど性能の優れた半導体素子にすることができる。
【0025】
以下、図面を参照して、本発明の実施の形態について詳細に説明する。
実施の形態1
図1は本発明の一実施形態である半導体基板製造方法の工程図を示している。
まず、n型(100)面を有するSi基板1の前処理として、硫酸ボイルとRCA洗浄を行ない、5%希フッ酸にて基板表面の自然酸化膜の除去を行う。次いで、Si基板1上に、低圧気相成長(LP−CVD)装置を用いゲルマン(GeH4)とシラン(SiH4)を原料に、Ge濃度28.5%のSiGe膜2を157nmの膜厚になるまで500℃にてエピタキシャル成長する(図1(a))。
【0026】
ここで、イオン注入を行う前に、アライメントマーク用マスクを用意して、予めSi基板1上にアライメントマークを形成しておく。これは、素子形成領域上を覆い、かつ素子形成領域以外の領域(素子間分離部となる領域)にイオン注入するために形成されるイオン注入保護膜のパターン(このレジストパターンは素子分離用マスクが用いられる)との位置合わせ、同じ素子分離用マスクを用いた素子形成時(STI、LOCOSなど)のフォトレジストパターンとの位置合わせをこのアライメントマークを基準にして行うためである。
【0027】
アライメントマーク形成後、フォトレジストをウェハー全面に500〜1500nmの膜厚になるようにスピン塗布し、i線ステッパとLSI製造時に用いる上述の素子間分離部(STI、LOCOSなど) 形成用のフォトマスクを基準アライメントマークに位置合わせして露光し、アルカリ現像液で現像することによりウェハー上(SiGe膜2上)の素子形成領域となる領域上にイオン注入防止膜として機能するパターニングされたフォトレジスト3が形成される(図1(b))。
【0028】
この基板へ注入エネルギー18KeV、水素イオン量(ドーズ量)3×1016H+/cm2、チルト角7°の条件にて水素イオン4のイオン注入を行う(図1(c))。この注入条件によれば、水素イオンの注入量がピークとなる注入ピーク位置(深さ)は、フォトレジストが形成されていない領域(素子間分離部となる領域)でSiGe膜/Si基板界面の基板側70nmの位置となる。一方、フォトレジスト3で覆われている領域でのピーク位置(深さ)はフォトレジスト3の膜厚の中央付近にくるように設定されている。これによりフォトレジスト3に覆われている領域では、注入された水素イオンがSiGe膜やSi基板にまで達することはない。
【0029】
水素イオンが注入された基板のフォトレジスト3を除去し、硫酸ボイルとRCA洗浄を行った後、窒素雰囲気のファーネス装置5で800℃、10分間アニールする。
これによりフォトレジスト3が形成されていなかった領域(素子間分離部となる領域)に注入された水素イオンの注入ピーク近傍に、マイクロキャビティ17と呼ばれる微小の空孔が発生する。図4はマイクロキャビティ17を含んだSi基板1の断面TEM写真であり、空孔の大きさは10μm程度であることが分かる。
そしてマイクロキャビティ17により発生した積層欠陥層6がすべりを起こすことにより、SiGe/Si界面にミスフィット転位が発生し、格子緩和が起こる(図1(d))。
【0030】
さらに厚膜のSiGe膜が必要な場合は、この歪緩和SiGe/Si基板上に、中間層半導体膜としてGe濃度28.5%の(第二の)SiGe膜11を300nmの膜厚までエピタキシャル成長する。これによりSiGeの膜厚は合計で457nmになり、例えば電源電圧が高い条件のCMOSデバイスであっても空乏層領域の広がりがミスフィット転位の存在する第一のSiGe膜(アニール処理されたSiGe膜)とSi基板の界面に到達して接合リーク電流が発生する現象を防ぐことができる。
【0031】
上記の第一と第二のSiGe膜の間にさらにSi膜やSiGe薄膜を中間層半導体膜をするようにしてもよい。このように中間に形成する半導体膜の層数に制限はない。
その後、キャリアが通過するチャネル領域として機能する上層Si層12を20nmの厚さまでエピタキシャル成長する。
このような工程を経て作成した上層Si層12は、より格子定数の大きい下地の歪緩和SiGe膜又はこのSiGe膜の影響を受けた中間層半導体膜と格子整合し、引っ張り歪を持つことでキャリアの移動度が向上する。
【0032】
この段階で、素子形成領域以外の領域(素子間分離部となる領域)においてSiGe/Si基板界面に発生したミスフィット転位が終端されず、基板表面層(上記例では上層Si層12)まで貫通転位9が達している(図1(e))。
【0033】
その後、この基板を用いデバイス製造工程に入る。デバイス製造工程におけるSTI(Shallow Trench Isolation)による素子間分離工程において(素子間分離工程に用いるマスクは、先に使用したイオン注入防止膜のパターン形成マスクと同一であり、このマスクのアライメントも、最初に形成したアライメントマークを基準としている)、素子間分離工程用のマスクを用いて図示しないフォトレジストをパターン形成し、基板を500nmエッチングし、酸化膜の埋め込みとCMP処理により素子間分離部13を形成することで、貫通転位9や積層欠陥層6、マイクロキャビティ17(図4参照)などの欠陥がない基板ができる(図1(f))。
そして、素子間の分離工程を終えた基板を用いて素子形成領域に通常の半導体製造プロセスによりMOSトランジスタなどの半導体素子を形成する。
【0034】
図5は、上記工程により素子形成領域に形成されたMOSトランジスタの断面構成を示す図である。この図において図1と同じものは同符号を付す。図において1はSi基板、2はSiGe膜、11は中間層半導体膜として形成される第2のSiGe膜、12は上層Si膜である。そして18はポリシリコンゲート(ゲート電極)、19はゲート絶縁膜、20はソース領域、21はドレイン領域、22はサイドウォールである。
このMOSトランジスタではSiGe膜11によって引っ張られることによりキャリア移動度が向上した上層Si層12が形成されているので、これをチャネル層として機能させることができる。
また、ソース領域20、ドレイン領域21を含むMOS近傍には貫通転位は発生していないので、貫通転位によるリーク電流を防ぐことができる。
【0035】
本実施例では、イオン注入防止膜としてフォトレジストを用いたが、これに代えてたとえばシリコン酸化膜を用いることもできる。この場合、SiGe膜2上にシリコン酸化膜を100〜10000nm程度成膜して、その上にフォトレジストをスピン塗布し、露光、現像により、素子形成領域上にフォトレジストパターンを形成し、フォトレジストをマスクにRIE(Reactive Ion Etching)等によりシリコン酸化膜を素子形成領域上にパターニングする。
【0036】
これは例えばイオン注入エネルギーが高くフォトレジストを厚く塗布する必要がある場合や、微細でパターンピッチの狭いトレンチが必要な場合などでフォトレジストのアスペクト比が高くなりすぎレジストパターンが倒壊するためにフォトレジスト膜厚が必要な厚さに成膜できない場合などに有効な手段である。
また、イオン注入は水素に限らず、例えばヘリウムなどの不活性ガス、SiなどのIV族元素でも同様の効果を得ることができる。
【0037】
実施の形態2
次に本発明の第2の実施形態について図2を参照しつつ説明する。実施形態1と同様、前処理として硫酸ボイルとRCA洗浄を行ない、5%希フッ酸にて基板表面の自然酸化膜の除去を行なったn型(100)シリコン基板1上に、低圧気相成長(LP−CVD)装置を用いゲルマン(GeH4)とシラン(SiH4)を原料に、Ge濃度40.7%のSiGe膜を25nmの膜厚になるまで500℃にてエピタキシャル成長した後、このSiGe膜2上に注入保護膜として機能する低温シリコン酸化膜7を50nmの膜厚になるまで成膜する(図2(a))。
ここで、実施形態1と同様にイオン注入を行う前に、アライメントマーク用マスクを用意してイオン注入時に形成されるフォトレジストパターンと素子間分離部(STI、LOCOSなど)形成時のフォトレジストパターンを適合させるためのアライメントマークをSi基板1上に付けておく。
【0038】
次にフォトレジストをウェハー全面に500〜1500nmの膜厚になるようにスピン塗布し、i線ステッパとLSI製造時に用いる素子間分離部形成用のフォトマスクを用いて露光し、アルカリ現像液で現像することで、ウェハー上の素子形成領域上にイオン注入防止膜として機能するパターニングされたフォトレジスト3が形成される(図2(b))。
【0039】
この基板へ注入エネルギー6KeV、水素イオン注入量(ドーズ量)3×1016H+/cm2、チルト角7°の条件にて水素イオン注入を行う(図2(c))。
この注入条件では水素イオンの注入ピークが、フォトレジスト3のない領域(素子間分離部となる領域)ではSiGe膜/Si基板界面の基板側30nmの位置に、フォトレジスト3で覆われている領域(素子形成領域となる領域)ではフォトレジスト3の膜厚上層付近にくるように設定されている。これによりフォトレジスト3に覆われている領域では、水素イオンがSiGe膜やSi基板へ達することはない。次に、フォトレジスト3とシリコン酸化膜7を除去し硫酸ボイルとRCA洗浄を行った後、窒素雰囲気のファーネス装置5で800℃、 10分間アニールする。これによりフォトレジストのない領域(素子間分離部となる領域)に注入された水素イオンの注入ピーク近傍にマイクロキャビティ17と呼ばれる微小の空孔が発生し(図4参照)、それによって発生した積層欠陥6がすべりを起こすことによりSiGe/Si界面にミスフィット転位を発生して格子緩和が起こる(図2(d))。
【0040】
本実施例では注入保護膜7を成膜することでイオン注入時のコンタミ物質の混入を防ぐことができる。さらに、水素イオンを注入しようとするとき、イオン注入装置の装置仕様の加速電圧が下限(たとえば5KeV程度)であり、当該加速電圧で注入保護膜7を形成せずに膜厚25nmというような薄いSiGe膜に水素イオンを注入してアニールしても注入イオンのピーク位置が深くなりすぎて十分には緩和しないという問題があるような場合でも、注入保護膜7の膜厚を厚くすることで注入ピーク位置を制御することができ、非常に薄いSiGe膜でも現行のイオン注入装置で歪緩和することができる。
【0041】
また、この注入保護膜7はシリコン酸化膜に限らず、例えばシリコン窒化膜やシリコン酸窒化膜でも同様の効果を得ることができる。
【0042】
この歪緩和SiGe/Si基板上に、実施形態1と同様に、中間層半導体膜としてGe濃度28.5%の第2のSiGe膜11を300nmの膜厚までエピタキシャル成長するようにしてもよい。
【0043】
そしてキャリアの通過するチャネル領域として上層Si層12を20nmの厚さまでエピタキシャル成長する。この段階で、素子形成領域以外の領域(素子間分離部となる領域)には、SiGe/Si界面に発生したミスフィット転位が終端されておらず、基板表面まで貫通転位9が達している(図2(e))。
その後、STIによる素子間分離工程において、実施形態1と同様に素子間分離工程用のマスクを用いて図示しないフォトレジストをパターン形成し、基板を500nmエッチングし、酸化膜の埋め込みとCMPにより素子間分離部を形成することで、微小空孔6、貫通転位9、マイクロキャビティ17などの欠陥がない基板ができる(図2(f))。そして、この基板を用いて、素子形成領域にMOSトランジスタなどの半導体素子を形成する(図5)。
【0044】
実施の形態3
実施形態1や実施形態2ではSi基板を用いたが,これに代えて表面層が単結晶Si膜からなるSOI基板を用いることで、実施形態1、2と同様の性質を有する半導体基板を作成することができる。
なお、SOI基板を用いる場合は、SOI基板の表面層Si膜厚が、イオン注入のピーク位置とSiGe/Si界面との距離よりも厚い必要があり、具体的には2倍程度の厚さがあることが望ましい。
【0045】
【発明の効果】
以上説明したように、本発明によればSiあるいはSOI基板の素子形成領域において、リーク電流の原因となる貫通転位の存在しない良質な結晶性を有する半導体基板であるとともに,十分な緩和率を持つ歪緩和SiGe膜層を有する半導体基板を製造することができるようになる。
【0046】
また、その歪緩和SiGe膜上に上層歪Si薄膜を形成することで、従来のSi基板に比べキャリアの移動度を向上させた半導体基板を製造することができる。
そして、この半導体基板を用いて半導体装置を製造することにより、優れた性能を有する半導体装置を作成することができる。
【図面の簡単な説明】
【図1】本発明の一実施形態である半導体基板の製造方法を説明する工程図。
【図2】本発明の他の一実施形態である半導体基板の製造方法を説明する工程図。
【図3】終端されていないミスフィット転位から貫通転位が発生する様子を説明する模式図。
【図4】Si基板内に発生したマイクロキャビティを示す断面TEM写真。
【図5】本発明の一実施形態である半導体装置としてのMOSトランジスタの構成を示す図。
【図6】格子緩和している状態のSiGe膜とSi基板との界面の原子配列状態を説明する模式図。
【符号の説明】
1: Si基板(SOI基板)
2: SiGe膜
3:フォトレジスト(イオン注入防止膜)
4:注入イオン
5:ファーネス装置
6:積層欠陥層
7:低温シリコン酸化膜(注入保護膜)
8:ミスフィット転位
9:貫通転位
10:SiGe膜(111)面
11:第2のSiGe膜(中間層半導体膜)
12:上層Si膜
13:素子間分離部
14:Si原子
15:Ge原子
16:刃状転位
17:マイクロキャビティ
18:ポリシリコンゲート(ゲート電極)
19:ゲート酸化膜
20:ソース領域
21:ドレイン領域
22:サイドウォール
Claims (9)
- (a)下地Si基板上又は下地SOI基板上にSiGe膜を積層した半導体基板を形成し、
(b)SiGe膜上で素子が形成される領域にイオン注入防止膜をパターン形成し、
(c)イオン注入防止膜が形成された半導体基板にイオンを注入し、
(d)イオン注入防止膜を除去してアニール処理を施すことにより、素子が形成される領域以外に注入イオンに起因して生じる貫通転位を発生させることを特徴とする半導体基板の製造方法。 - (a)工程後、SiGe膜上に注入保護膜を形成し、(b)工程で素子形成領域に対応する注入保護膜上にイオン注入防止膜をパターン形成し、(d)工程でイオン注入防止膜とともに注入保護膜を除去することを特徴とする請求項1に記載の半導体基板の製造方法。
- イオン注入のイオン種が水素、または不活性ガス、IV族元素からなる群の少なくとも1つの元素であることを特徴とする請求項1に記載の半導体基板の製造方法。
- 注入防止膜はフォトレジスト、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜の少なくともいずれか1つから構成されることを特徴とする請求項1に記載の半導体基板の製造方法。
- 注入保護膜が、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜の少なくともいずれか1つから構成されることを特徴とする請求項2に記載の半導体基板の製造方法。
- (d)工程後にさらに一層以上の半導体膜を形成することを特徴とする請求項1に記載の半導体基板の製造方法。
- (d)工程後のSiGe膜上または半導体膜上に格子歪を有するSi薄膜を形成することを特徴とする請求項1または請求項6のいずれかに記載の半導体基板の製造方法。
- 請求項1から7のいずれかの方法により製造された半導体基板の素子形成領域に半導体素子を形成することを特徴とする半導体装置の製造方法。
- 請求項1から7のいずれかの方法により製造された半導体基板の素子形成領域に半導体素子が形成されたことを特徴とする半導体装置。
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