JP2004111638A

JP2004111638A - 半導体基板の製造方法およびこの方法を用いた半導体装置の製造方法および半導体装置

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Publication number: JP2004111638A
Application number: JP2002271887A
Authority: JP
Inventors: Masahiro Takenaka; 竹中　正浩
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2002-09-18
Filing date: 2002-09-18
Publication date: 2004-04-08
Anticipated expiration: 2022-09-18
Also published as: JP4339563B2

Abstract

【課題】Ｓｉ基板上に形成されたＳｉＧｅ膜について、ＳｉＧｅ膜の歪を十分に緩和するとともに素子が形成される領域に発生する貫通転位を抑制するようにした半導体基板を製造する方法を提供する。
【解決手段】（ａ）下地Ｓｉ基板１上にＳｉＧｅ膜２を積層した半導体基板を形成し、（ｂ）ＳｉＧｅ膜上で素子が形成される領域にイオン注入防止膜３をパターン形成し、（ｃ）イオン注入防止膜３が形成された半導体基板にイオン４を注入し、（ｄ）イオン注入防止膜３を除去してアニール処理を施すことにより素子が形成される領域以外に注入イオンに起因して生じる貫通転位を発生させ、素子形成領域には貫通転位が発生しないようにする。
【選択図】　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、Ｓｉ基板上あるいはＳＯＩ基板上にＳｉＧｅ膜が積層された半導体基板の製造方法およびこの基板を用いて製造する半導体装置の製造方法および半導体装置に関する。
【０００２】
【従来の技術】
チャネル領域を通過する電子や正孔の移動度を向上する目的でＳｉ基板上にＳｉとは格子定数の異なる歪ＳｉＧｅ膜を形成し、Ｓｉとの格子定数の不整合によりこのＳｉＧｅ膜内に発生する歪を、ミスフィット転位の導入により緩和したのちに、ＳｉＧｅ膜上にキャップ層として上層Ｓｉ膜を形成する方法が知られている。たとえば図６に示すようにＳｉ基板１とＳｉＧｅ膜２との界面（図中１４はＳｉ原子、１５はＧｅ原子）に刃状転位１６が発生し格子緩和するようになる。このＳｉＧｅ膜上に形成される上層Ｓｉ膜は、Ｓｉ膜より大きい格子定数を有するＳｉＧｅ膜に引っ張られることにより上層Ｓｉ膜内に歪が生じ、これによりバンド構造が変化してキャリア移動度が向上するものである。
【０００３】
このＳｉＧｅ膜の歪を緩和する方法として、ＳｉＧｅ膜を厚膜とすることによりＳｉＧｅ膜の歪弾性エネルギーを増大させ、格子緩和する方法が知られている。
たとえばＳｉＧｅ膜中のＧｅ濃度を徐々に増加し、約１μｍの濃度傾斜ＳｉＧｅ膜を形成することにより、ＳｉＧｅ膜の歪緩和を図ることが発表されている（たとえばＹ．　Ｊ．　Ｍｉｉらによる非特許文献１参照）。
【非特許文献１】
Ａｐｐｌ．　Ｐｈｙｓ．　Ｌｅｔｔ．　５９　（１３），　１６１１　（１９９１）
【０００４】
また、Ｓｉ基板上に形成された薄膜ＳｉＧｅ膜の歪を緩和する方法として、薄膜ＳｉＧｅ膜に水素などのイオン注入処理を行った後に高温でアニール処理を施すことにより、Ｓｉ基板内の欠陥層にできた積層欠陥がすべりを起こし、ＳｉＧｅ／Ｓｉ界面でミスフィット転位を発生させる方法およびこの方法を用いて水素イオン注入により歪緩和を図ることが知られている（たとえばＨ．　Ｔｒｉｎｋａｕｓらによる非特許文献２参照）。
【非特許文献２】
Ａｐｐｌ．　Ｐｈｙｓ．　Ｌｅｔｔ．　７６　（２４），　３５５２　（２０００）
【０００５】
【発明が解決しようとする課題】
しかしながらＳｉＧｅ膜の厚膜を形成してＳｉＧｅ膜の歪弾性エネルギーが増大することにより格子緩和を図る方法では、ＳｉＧｅ膜の完全結晶を得るための臨界膜厚を超えてしまうため、ＳｉＧｅ膜中に非常に多くの欠陥が発生してしまうことになる。
【０００６】
また、厚膜の場合は、歪を自己緩和しながら成長するため、ＳｉＧｅ膜表面にクロスハッチと呼ばれる数１０μｍの間隔での筋状のラフネス（凹凸）が発生し、そのままでは半導体基板として利用できないためＣＭＰ処理などの平坦化工程が必須となり、平坦化処理を施した基板上のＳｉＧｅ膜面に更にＳｉＧｅ膜を成長しなければならないということになる。
【０００７】
一方、水素などのイオン注入処理と高温アニール処理とを行うことにより、下地Ｓｉ基板内の欠陥層にできた積層欠陥がすべりを起こし、ＳｉＧｅ／Ｓｉ界面でミスフィット転位を発生させることによりＳｉＧｅ膜の格子歪を緩和する方法では、前述の厚膜ＳｉＧｅ膜に比して欠陥は発生しにくい。しかしながら図３に示すように終端されないミスフィット転位８から貫通転位９が発生する。この貫通転位９は、ＳｉＧｅ膜の（１１１）面１０を通ってＳｉＧｅ膜表面に達し、しいてはさらにその上に形成される上層Ｓｉ層まで達し、貫通転位９が終端することでエネルギー的に安定する。
【０００８】
本発明は、この現象を逆に利用して下地Ｓｉ基板上（または下地ＳＯＩ基板上）にＳｉＧｅ膜が積層された半導体基板において、ＳｉＧｅ膜の歪を十分に緩和するとともに素子が形成される領域に発生する貫通転位を抑制するようにした半導体基板の製造方法を提供することを目的とする。また、かかる半導体基板を用いた半導体装置の製造方法および半導体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記課題を解決するためになされた本発明の半導体基板の製造方法は、　（ａ）下地Ｓｉ基板上又は下地ＳＯＩ基板上にＳｉＧｅ膜を積層した半導体基板を形成し、（ｂ）ＳｉＧｅ膜上で素子が形成される領域にイオン注入防止膜をパターン形成し、（ｃ）イオン注入防止膜が形成された半導体基板にイオンを注入し、
（ｄ）イオン注入防止膜を除去してアニール処理を施すことにより、素子が形成される領域以外に注入イオンに起因して生じる貫通転位を発生させることを特徴とする。
【００１０】
この方法によれば、イオン注入の前に半導体基板の素子が形成される領域の上に予め注入防止膜をパターン形成してからこれをマスクとしてイオン注入処理を行うので、注入防止膜が形成されていない領域に部分的にイオンが注入される。
この基板をアニール処理すると、イオン注入された元素が注入された部分領域に微小空孔を形成し、積層欠陥を発生させる。発生した積層欠陥は、Ｓｉ基板の（１１１）面上をすべりＳｉＧｅ／Ｓｉ界面でミスフィット転位になることで格子緩和が起こる。
ここで、イオン注入はパターニングされたイオン注入防止膜をマスクにして行なわれているので、ミスフィット転位は素子形成領域以外の領域に形成され、ミスフィット転位からはＳｉＧｅ膜を貫いて基板表面に達する貫通転位が発生する。なお、この貫通転位は、その後のダイオード、トランジスタ、あるいはＬＳＩなどのデバイス製造工程の素子間分離工程におけるＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）、ＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）形成時に削減される。
したがって、素子形成領域にはミスフィット転位はほとんど発生しないので貫通転位のない領域に半導体素子を形成することができる。
【００１１】
また、上記方法において（ａ）工程後、ＳｉＧｅ膜上に注入保護膜を形成し、（ｂ）工程で素子形成領域に対応する注入保護膜上にイオン注入防止膜をパターン形成し、（ｄ）工程でイオン注入防止膜とともに注入保護膜を除去するようにしてもよい。
これによりイオン注入時にＳｉＧｅ膜中にコンタミネーション物質が浸入するのを防ぐことができるとともに、ＳｉＧｅ膜の膜厚が薄い場合であってイオン注入装置の装置仕様限界以下の低加速エネルギーが要求されるような条件でも加速エネルギーの調整に代替して注入保護膜の膜厚を調整することにより薄いＳｉＧｅ膜の格子歪を緩和することができる。
【００１２】
【発明の実施の形態】
本発明は、上述したように（ａ）下地Ｓｉ基板上又は下地ＳＯＩ基板上にＳｉＧｅ膜を積層した半導体基板を形成し、（ｂ）ＳｉＧｅ膜上で素子が形成される領域にイオン注入防止膜をパターン形成し、（ｃ）イオン注入防止膜が形成された半導体基板にイオンを注入し、（ｄ）イオン注入防止膜を除去してアニール処理を施すようにしている。
【００１３】
下地基板としてＳｉ基板を用いる場合は、Ｓｉ単結晶基板が好ましいが、基板上にＳｉＧｅ膜がヘテロエピタキシャル成長できるものであれば、その他のＳｉ基板、たとえば多結晶Ｓｉ基板などであってもよい。また、ＳＯＩ基板の場合も同様であり、ＳＯＩ基板のＳｉ層上にＳｉＧｅ膜がエピタキシャル成長できるものであればよい。
【００１４】
ＳｉＧｅ膜は、Ｓｉ上に形成されるエピタキシャル成長膜であればどのような装置で形成されたものであってもよいが、例えば、原料ガスとしてシランガス（ＳｉＨ_４）、ゲルマンガス（ＧｅＨ_４）を使用した低圧気相成長装置（ＬＰＣＶＤ）により、所望のＧｅ濃度でかつ所望の膜厚のＳｉＧｅ膜を形成することができる。
【００１５】
素子形成領域に形成される半導体素子は、ダイオード、トランジスタ、さらには素子を集積化したＬＳＩなど半導体材料を用いた素子であれば何でもよいが、特にキャリア移動度の向上、リーク電流の防止が素子の性能に影響を与える素子を形成するのが好ましい。
【００１６】
イオン注入防止膜には、イオン注入装置の注入条件に応じて照射されるイオンを注入防止膜内に留めて半導体基板内に浸入するのを阻止できる材料および膜厚のものが選択されるがフォトレジスト、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜などを用いるのが好ましい。
このイオン注入防止膜はマスクなどを用いた公知のパターニング形成技術により半導体基板上の所望の領域に形成することができる。
【００１７】
イオン注入処理は、公知のイオン注入装置を用いて行われる。イオン注入のイオン種としては水素が好ましいが、これに限らず、ヘリウム、ネオン、アルゴンなどの不活性ガス、ＳｉなどのＩＶ族元素をイオン化したもの、あるいはこれらの混合ガスを用いてもよい。
【００１８】
イオン注入装置は、イオン注入量（ドーズ量）、イオン注入エネルギーが設定パラメータとして適宜変更できるようになっており、これらとともにイオン注入防止膜の材料および膜厚を最適化することにより、注入イオンのピーク位置（深さ）をイオン注入防止膜のない領域ではＳｉＧｅ膜／下地Ｓｉ基板界面の基板側にくるようにし、かつ、イオン注入防止膜が形成された領域ではイオン注入防止膜内に留まるようにする。
【００１９】
イオン注入処理を終えると、イオン注入防止膜を除去する。除去方法はイオン注入防止膜として使用した材料に応じて公知の除去技術を用いればよい。たとえばイオン注入防止膜としてフォトレジストを用いた場合は、有機溶剤による溶解、シリコン酸化膜などではドライエッチングまたはウェットエッチングにより除去することができる。
【００２０】
イオン注入防止膜を除去した後、この半導体基板にアニール処理を施す。アニール処理は、窒素、水素、アルゴンなどの雰囲気ガスの導入が可能なファーネス装置（熱処理炉）を用いて行われる。アニール温度は７００℃〜９００℃が好ましく、たとえば８００℃でアニール処理するのが好ましい。このアニール処理により注入イオンのピーク位置（深さ）付近に微小空孔が形成されることになる。
【００２１】
また、本発明ではＳｉＧｅ膜を形成後にＳｉＧｅ膜上に注入保護膜を形成するプロセスを追加してもよい。この場合、注入保護膜としてシリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜のいずれかまたはこれらを積層するのが好ましい。
【００２２】
また、本発明では、アニール処理後のＳｉＧｅ膜上にさらに一層以上の半導体膜を形成するようにしてもよい。
例えば、歪緩和がなされた最初のＳｉＧｅ膜とはＧｅ濃度の異なる第２のＳｉＧｅ膜を半導体膜として形成することもできる。これにより全体として厚膜ＳｉＧｅ膜になってもラフネスの少ない膜を形成することができ、厚膜ＳｉＧｅ膜を用いた半導体基板を利用した半導体装置を形成することができる。たとえば電源電圧が高いＣＭＯＳデバイスであっても空乏層領域の広がりがミスフィット転位の存在する第一のＳＩＧｅ膜とＳｉ基板との界面にまで到達することができ、これにより接合リーク電流を防ぐことができる。
【００２３】
また、本発明ではアニール処理後のＳｉＧｅ膜上またはその上にさらに形成する上記半導体膜上に格子歪を有する上層Ｓｉ薄膜を形成するようにしてもよい。
このようにして作成した歪Ｓｉ薄膜はエネルギーバンド構造が変化しており、キャリア移動度が通常より大きい上層Ｓｉ層を得ることができる。
【００２４】
また、本発明では上記のいずれかの方法により半導体基板を製造し、この半導体基板上の素子形成領域に半導体素子を形成することができる。このようにして作成した半導体素子は、貫通転位の影響を受けないので接合リークが少ないなど性能の優れた半導体素子にすることができる。
【００２５】
以下、図面を参照して、本発明の実施の形態について詳細に説明する。
実施の形態１
図１は本発明の一実施形態である半導体基板製造方法の工程図を示している。
まず、ｎ型（１００）面を有するＳｉ基板１の前処理として、硫酸ボイルとＲＣＡ洗浄を行ない、５％希フッ酸にて基板表面の自然酸化膜の除去を行う。次いで、Ｓｉ基板１上に、低圧気相成長（ＬＰ−ＣＶＤ）装置を用いゲルマン（ＧｅＨ_４）とシラン（ＳｉＨ_４）を原料に、Ｇｅ濃度２８．５％のＳｉＧｅ膜２を１５７ｎｍの膜厚になるまで５００℃にてエピタキシャル成長する（図１（ａ））。
【００２６】
ここで、イオン注入を行う前に、アライメントマーク用マスクを用意して、予めＳｉ基板１上にアライメントマークを形成しておく。これは、素子形成領域上を覆い、かつ素子形成領域以外の領域（素子間分離部となる領域）にイオン注入するために形成されるイオン注入保護膜のパターン（このレジストパターンは素子分離用マスクが用いられる）との位置合わせ、同じ素子分離用マスクを用いた素子形成時（ＳＴＩ、ＬＯＣＯＳなど）のフォトレジストパターンとの位置合わせをこのアライメントマークを基準にして行うためである。
【００２７】
アライメントマーク形成後、フォトレジストをウェハー全面に５００〜１５００ｎｍの膜厚になるようにスピン塗布し、ｉ線ステッパとＬＳＩ製造時に用いる上述の素子間分離部（ＳＴＩ、ＬＯＣＯＳなど）　形成用のフォトマスクを基準アライメントマークに位置合わせして露光し、アルカリ現像液で現像することによりウェハー上（ＳｉＧｅ膜２上）の素子形成領域となる領域上にイオン注入防止膜として機能するパターニングされたフォトレジスト３が形成される（図１（ｂ））。
【００２８】
この基板へ注入エネルギー１８ＫｅＶ、水素イオン量（ドーズ量）３×１０^１６Ｈ^＋／ｃｍ^２、チルト角７°の条件にて水素イオン４のイオン注入を行う（図１（ｃ））。この注入条件によれば、水素イオンの注入量がピークとなる注入ピーク位置（深さ）は、フォトレジストが形成されていない領域（素子間分離部となる領域）でＳｉＧｅ膜／Ｓｉ基板界面の基板側７０ｎｍの位置となる。一方、フォトレジスト３で覆われている領域でのピーク位置（深さ）はフォトレジスト３の膜厚の中央付近にくるように設定されている。これによりフォトレジスト３に覆われている領域では、注入された水素イオンがＳｉＧｅ膜やＳｉ基板にまで達することはない。
【００２９】
水素イオンが注入された基板のフォトレジスト３を除去し、硫酸ボイルとＲＣＡ洗浄を行った後、窒素雰囲気のファーネス装置５で８００℃、１０分間アニールする。
これによりフォトレジスト３が形成されていなかった領域（素子間分離部となる領域）に注入された水素イオンの注入ピーク近傍に、マイクロキャビティ１７と呼ばれる微小の空孔が発生する。図４はマイクロキャビティ１７を含んだＳｉ基板１の断面ＴＥＭ写真であり、空孔の大きさは１０μｍ程度であることが分かる。
そしてマイクロキャビティ１７により発生した積層欠陥層６がすべりを起こすことにより、ＳｉＧｅ／Ｓｉ界面にミスフィット転位が発生し、格子緩和が起こる（図１（ｄ））。
【００３０】
さらに厚膜のＳｉＧｅ膜が必要な場合は、この歪緩和ＳｉＧｅ／Ｓｉ基板上に、中間層半導体膜としてＧｅ濃度２８．５％の（第二の）ＳｉＧｅ膜１１を３００ｎｍの膜厚までエピタキシャル成長する。これによりＳｉＧｅの膜厚は合計で４５７ｎｍになり、例えば電源電圧が高い条件のＣＭＯＳデバイスであっても空乏層領域の広がりがミスフィット転位の存在する第一のＳｉＧｅ膜（アニール処理されたＳｉＧｅ膜）とＳｉ基板の界面に到達して接合リーク電流が発生する現象を防ぐことができる。
【００３１】
上記の第一と第二のＳｉＧｅ膜の間にさらにＳｉ膜やＳｉＧｅ薄膜を中間層半導体膜をするようにしてもよい。このように中間に形成する半導体膜の層数に制限はない。
その後、キャリアが通過するチャネル領域として機能する上層Ｓｉ層１２を２０ｎｍの厚さまでエピタキシャル成長する。
このような工程を経て作成した上層Ｓｉ層１２は、より格子定数の大きい下地の歪緩和ＳｉＧｅ膜又はこのＳｉＧｅ膜の影響を受けた中間層半導体膜と格子整合し、引っ張り歪を持つことでキャリアの移動度が向上する。
【００３２】
この段階で、素子形成領域以外の領域（素子間分離部となる領域）においてＳｉＧｅ／Ｓｉ基板界面に発生したミスフィット転位が終端されず、基板表面層（上記例では上層Ｓｉ層１２）まで貫通転位９が達している（図１（ｅ））。
【００３３】
その後、この基板を用いデバイス製造工程に入る。デバイス製造工程におけるＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）による素子間分離工程において（素子間分離工程に用いるマスクは、先に使用したイオン注入防止膜のパターン形成マスクと同一であり、このマスクのアライメントも、最初に形成したアライメントマークを基準としている）、素子間分離工程用のマスクを用いて図示しないフォトレジストをパターン形成し、基板を５００ｎｍエッチングし、酸化膜の埋め込みとＣＭＰ処理により素子間分離部１３を形成することで、貫通転位９や積層欠陥層６、マイクロキャビティ１７（図４参照）などの欠陥がない基板ができる（図１（ｆ））。
そして、素子間の分離工程を終えた基板を用いて素子形成領域に通常の半導体製造プロセスによりＭＯＳトランジスタなどの半導体素子を形成する。
【００３４】
図５は、上記工程により素子形成領域に形成されたＭＯＳトランジスタの断面構成を示す図である。この図において図１と同じものは同符号を付す。図において１はＳｉ基板、２はＳｉＧｅ膜、１１は中間層半導体膜として形成される第２のＳｉＧｅ膜、１２は上層Ｓｉ膜である。そして１８はポリシリコンゲート（ゲート電極）、１９はゲート絶縁膜、２０はソース領域、２１はドレイン領域、２２はサイドウォールである。
このＭＯＳトランジスタではＳｉＧｅ膜１１によって引っ張られることによりキャリア移動度が向上した上層Ｓｉ層１２が形成されているので、これをチャネル層として機能させることができる。
また、ソース領域２０、ドレイン領域２１を含むＭＯＳ近傍には貫通転位は発生していないので、貫通転位によるリーク電流を防ぐことができる。
【００３５】
本実施例では、イオン注入防止膜としてフォトレジストを用いたが、これに代えてたとえばシリコン酸化膜を用いることもできる。この場合、ＳｉＧｅ膜２上にシリコン酸化膜を１００〜１００００ｎｍ程度成膜して、その上にフォトレジストをスピン塗布し、露光、現像により、素子形成領域上にフォトレジストパターンを形成し、フォトレジストをマスクにＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）等によりシリコン酸化膜を素子形成領域上にパターニングする。
【００３６】
これは例えばイオン注入エネルギーが高くフォトレジストを厚く塗布する必要がある場合や、微細でパターンピッチの狭いトレンチが必要な場合などでフォトレジストのアスペクト比が高くなりすぎレジストパターンが倒壊するためにフォトレジスト膜厚が必要な厚さに成膜できない場合などに有効な手段である。
また、イオン注入は水素に限らず、例えばヘリウムなどの不活性ガス、ＳｉなどのＩＶ族元素でも同様の効果を得ることができる。
【００３７】
実施の形態２
次に本発明の第２の実施形態について図２を参照しつつ説明する。実施形態１と同様、前処理として硫酸ボイルとＲＣＡ洗浄を行ない、５％希フッ酸にて基板表面の自然酸化膜の除去を行なったｎ型（１００）シリコン基板１上に、低圧気相成長（ＬＰ−ＣＶＤ）装置を用いゲルマン（ＧｅＨ_４）とシラン（ＳｉＨ_４）を原料に、Ｇｅ濃度４０．７％のＳｉＧｅ膜を２５ｎｍの膜厚になるまで５００℃にてエピタキシャル成長した後、このＳｉＧｅ膜２上に注入保護膜として機能する低温シリコン酸化膜７を５０ｎｍの膜厚になるまで成膜する（図２（ａ））。
ここで、実施形態１と同様にイオン注入を行う前に、アライメントマーク用マスクを用意してイオン注入時に形成されるフォトレジストパターンと素子間分離部（ＳＴＩ、ＬＯＣＯＳなど）形成時のフォトレジストパターンを適合させるためのアライメントマークをＳｉ基板１上に付けておく。
【００３８】
次にフォトレジストをウェハー全面に５００〜１５００ｎｍの膜厚になるようにスピン塗布し、ｉ線ステッパとＬＳＩ製造時に用いる素子間分離部形成用のフォトマスクを用いて露光し、アルカリ現像液で現像することで、ウェハー上の素子形成領域上にイオン注入防止膜として機能するパターニングされたフォトレジスト３が形成される（図２（ｂ））。
【００３９】
この基板へ注入エネルギー６ＫｅＶ、水素イオン注入量（ドーズ量）３×１０^１６Ｈ^＋／ｃｍ^２、チルト角７°の条件にて水素イオン注入を行う（図２（ｃ））。
この注入条件では水素イオンの注入ピークが、フォトレジスト３のない領域（素子間分離部となる領域）ではＳｉＧｅ膜／Ｓｉ基板界面の基板側３０ｎｍの位置に、フォトレジスト３で覆われている領域（素子形成領域となる領域）ではフォトレジスト３の膜厚上層付近にくるように設定されている。これによりフォトレジスト３に覆われている領域では、水素イオンがＳｉＧｅ膜やＳｉ基板へ達することはない。次に、フォトレジスト３とシリコン酸化膜７を除去し硫酸ボイルとＲＣＡ洗浄を行った後、窒素雰囲気のファーネス装置５で８００℃、　１０分間アニールする。これによりフォトレジストのない領域（素子間分離部となる領域）に注入された水素イオンの注入ピーク近傍にマイクロキャビティ１７と呼ばれる微小の空孔が発生し（図４参照）、それによって発生した積層欠陥６がすべりを起こすことによりＳｉＧｅ／Ｓｉ界面にミスフィット転位を発生して格子緩和が起こる（図２（ｄ））。
【００４０】
本実施例では注入保護膜７を成膜することでイオン注入時のコンタミ物質の混入を防ぐことができる。さらに、水素イオンを注入しようとするとき、イオン注入装置の装置仕様の加速電圧が下限（たとえば５ＫｅＶ程度）であり、当該加速電圧で注入保護膜７を形成せずに膜厚２５ｎｍというような薄いＳｉＧｅ膜に水素イオンを注入してアニールしても注入イオンのピーク位置が深くなりすぎて十分には緩和しないという問題があるような場合でも、注入保護膜７の膜厚を厚くすることで注入ピーク位置を制御することができ、非常に薄いＳｉＧｅ膜でも現行のイオン注入装置で歪緩和することができる。
【００４１】
また、この注入保護膜７はシリコン酸化膜に限らず、例えばシリコン窒化膜やシリコン酸窒化膜でも同様の効果を得ることができる。
【００４２】
この歪緩和ＳｉＧｅ／Ｓｉ基板上に、実施形態１と同様に、中間層半導体膜としてＧｅ濃度２８．５％の第２のＳｉＧｅ膜１１を３００ｎｍの膜厚までエピタキシャル成長するようにしてもよい。
【００４３】
そしてキャリアの通過するチャネル領域として上層Ｓｉ層１２を２０ｎｍの厚さまでエピタキシャル成長する。この段階で、素子形成領域以外の領域（素子間分離部となる領域）には、ＳｉＧｅ／Ｓｉ界面に発生したミスフィット転位が終端されておらず、基板表面まで貫通転位９が達している（図２（ｅ））。
その後、ＳＴＩによる素子間分離工程において、実施形態１と同様に素子間分離工程用のマスクを用いて図示しないフォトレジストをパターン形成し、基板を５００ｎｍエッチングし、酸化膜の埋め込みとＣＭＰにより素子間分離部を形成することで、微小空孔６、貫通転位９、マイクロキャビティ１７などの欠陥がない基板ができる（図２（ｆ））。そして、この基板を用いて、素子形成領域にＭＯＳトランジスタなどの半導体素子を形成する（図５）。
【００４４】
実施の形態３
実施形態１や実施形態２ではＳｉ基板を用いたが，これに代えて表面層が単結晶Ｓｉ膜からなるＳＯＩ基板を用いることで、実施形態１、２と同様の性質を有する半導体基板を作成することができる。
なお、ＳＯＩ基板を用いる場合は、ＳＯＩ基板の表面層Ｓｉ膜厚が、イオン注入のピーク位置とＳｉＧｅ／Ｓｉ界面との距離よりも厚い必要があり、具体的には２倍程度の厚さがあることが望ましい。
【００４５】
【発明の効果】
以上説明したように、本発明によればＳｉあるいはＳＯＩ基板の素子形成領域において、リーク電流の原因となる貫通転位の存在しない良質な結晶性を有する半導体基板であるとともに，十分な緩和率を持つ歪緩和ＳｉＧｅ膜層を有する半導体基板を製造することができるようになる。
【００４６】
また、その歪緩和ＳｉＧｅ膜上に上層歪Ｓｉ薄膜を形成することで、従来のＳｉ基板に比べキャリアの移動度を向上させた半導体基板を製造することができる。
そして、この半導体基板を用いて半導体装置を製造することにより、優れた性能を有する半導体装置を作成することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態である半導体基板の製造方法を説明する工程図。
【図２】本発明の他の一実施形態である半導体基板の製造方法を説明する工程図。
【図３】終端されていないミスフィット転位から貫通転位が発生する様子を説明する模式図。
【図４】Ｓｉ基板内に発生したマイクロキャビティを示す断面ＴＥＭ写真。
【図５】本発明の一実施形態である半導体装置としてのＭＯＳトランジスタの構成を示す図。
【図６】格子緩和している状態のＳｉＧｅ膜とＳｉ基板との界面の原子配列状態を説明する模式図。
【符号の説明】
１：　Ｓｉ基板（ＳＯＩ基板）
２：　ＳｉＧｅ膜
３：フォトレジスト（イオン注入防止膜）
４：注入イオン
５：ファーネス装置
６：積層欠陥層
７：低温シリコン酸化膜（注入保護膜）
８：ミスフィット転位
９：貫通転位
１０：ＳｉＧｅ膜（１１１）面
１１：第２のＳｉＧｅ膜（中間層半導体膜）
１２：上層Ｓｉ膜
１３：素子間分離部
１４：Ｓｉ原子
１５：Ｇｅ原子
１６：刃状転位
１７：マイクロキャビティ
１８：ポリシリコンゲート（ゲート電極）
１９：ゲート酸化膜
２０：ソース領域
２１：ドレイン領域
２２：サイドウォール

Claims

（ａ）下地Ｓｉ基板上又は下地ＳＯＩ基板上にＳｉＧｅ膜を積層した半導体基板を形成し、
（ｂ）ＳｉＧｅ膜上で素子が形成される領域にイオン注入防止膜をパターン形成し、
（ｃ）イオン注入防止膜が形成された半導体基板にイオンを注入し、
（ｄ）イオン注入防止膜を除去してアニール処理を施すことにより、素子が形成される領域以外に注入イオンに起因して生じる貫通転位を発生させることを特徴とする半導体基板の製造方法。
（ａ）工程後、ＳｉＧｅ膜上に注入保護膜を形成し、（ｂ）工程で素子形成領域に対応する注入保護膜上にイオン注入防止膜をパターン形成し、（ｄ）工程でイオン注入防止膜とともに注入保護膜を除去することを特徴とする請求項１に記載の半導体基板の製造方法。
イオン注入のイオン種が水素、または不活性ガス、ＩＶ族元素からなる群の少なくとも１つの元素であることを特徴とする請求項１に記載の半導体基板の製造方法。
注入防止膜はフォトレジスト、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜の少なくともいずれか１つから構成されることを特徴とする請求項１に記載の半導体基板の製造方法。
注入保護膜が、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜の少なくともいずれか１つから構成されることを特徴とする請求項２に記載の半導体基板の製造方法。
（ｄ）工程後にさらに一層以上の半導体膜を形成することを特徴とする請求項１に記載の半導体基板の製造方法。
（ｄ）工程後のＳｉＧｅ膜上または半導体膜上に格子歪を有するＳｉ薄膜を形成することを特徴とする請求項１または請求項６のいずれかに記載の半導体基板の製造方法。
請求項１から７のいずれかの方法により製造された半導体基板の素子形成領域に半導体素子を形成することを特徴とする半導体装置の製造方法。
請求項１から７のいずれかの方法により製造された半導体基板の素子形成領域に半導体素子が形成されたことを特徴とする半導体装置。