JP2005019851A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】1つの基板で、nチャネルMOSFETとpチャネルMOSFETに対して、異なる基板構造を実現して同程度の移動度向上を達成することができる半導体装置及びその製造方法を提供すること。
【解決手段】シリコン基板11と、このシリコン基板11上に形成された、シリコン基板11と格子定数の異なるシリコンゲルマニウム膜14p、14nと、このシリコンゲルマニウム膜14p上のpチャネルMOSFET形成領域に形成されたpチャネルMOSFET33と、シリコンゲルマニウム膜14n上のnチャネルMOSFET形成領域に形成されたnチャネルMOSFET32とを備える。pチャネルMOSFET形成領域のシリコンゲルマニウム膜14pの膜厚が、nチャネルMOSFET形成領域のシリコンゲルマニウム膜14nの膜厚より薄い半導体装置を提供する。
【選択図】 図4
【解決手段】シリコン基板11と、このシリコン基板11上に形成された、シリコン基板11と格子定数の異なるシリコンゲルマニウム膜14p、14nと、このシリコンゲルマニウム膜14p上のpチャネルMOSFET形成領域に形成されたpチャネルMOSFET33と、シリコンゲルマニウム膜14n上のnチャネルMOSFET形成領域に形成されたnチャネルMOSFET32とを備える。pチャネルMOSFET形成領域のシリコンゲルマニウム膜14pの膜厚が、nチャネルMOSFET形成領域のシリコンゲルマニウム膜14nの膜厚より薄い半導体装置を提供する。
【選択図】 図4
Description
【0001】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に関し、より詳細には、シリコン基板を用いた歪みシリコン(Si)と歪みシリコンゲルマニウム(SiGe)を同時に実現させ、高速のCMOSを作製する半導体装置の製造方法及びそれを用いて作製した半導体装置(CMOSトランジスタ)に関する。
【0002】
【従来の技術】
近年、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)の高速化を図るため、これまでのSi−SiO2からなるMOS界面をチャネルとする従来型の技術に代えて、Siと格子定数の異なる材料を用いてヘテロ構造を作製し、つまり、Si基板上に、Si基板と格子定数の異なる材料膜をエピタキシャル成長させることにより、その膜に水平方向の圧縮又は引っ張り歪みを与え、その歪みを利用して高移動度トランジスタを作製する研究が盛んに行われている。
【0003】
歪みを利用したMOSFETの製造技術の一例として、図5に示す技術が挙げられる。
まず、図5(a)に示すように、Si基板50上に、厚さ300nm程度、Ge濃度20%のSiGe層51をエピタキシャル成長させ、その上に、厚さ20nm程度のSi層52を連続してエピタキシャル成長させる。
次に、上記工程で得られた基板W50のSi層52上の全面に、図5(b)に示すように、水素イオンを注入し、その後、800℃程度の熱処理を行う。この熱処理により、水素の注入ピーク近傍に発生した水素のマイクロボイド(微小水素析出物)53から伸びた積層欠陥(転位ループ)54が、SiGe層51とSi基板50との界面に到達し、さらに、界面方向に貫通転位を発生させる。この界面方向に貫通転位を発生させることにより、SiGe層51の歪みが緩和される。このとき、歪み緩和されたSiGe層51上のSi層52には、引っ張り歪みが発生し、移動度が高くなる。このようにして得られた基板W51を用いて作製したCMOSトランジスタの場合、nチャネルMOSFETの移動度の向上は顕著に見られるが、pチャネルMOSFETの移動度の向上率はnチャネルMOSFETの半分程度しか得られないことが実験的に確認されている。
【0004】
pチャネルMOSFETの移動度を向上させる方法として、図6に示すように、薄い歪みSiGe膜61を用いた方法が提案されている。この方法では、Si基板60上に、Ge濃度20〜40%、膜厚10〜50nmのSiGe膜61をエピタキシャル成長させ、さらにその上に厚さ20nm程度のSi層62を連続してエピタキシャル成長させることにより、圧縮歪みを持つSiGe膜61を形成でき、このようにして得られた基板W60上にpMOSトランジスタを形成すると歪みSiGe中にチャネルが形成され、移動度が従来比の約2倍程度得られることが実験的に確認されている。
【0005】
【発明が解決しようとする課題】
しかしながら、従来技術で説明した歪みSi基板(図6の基板W60)を用いて通常のCMOSを形成した場合、pチャネルMOSFETの移動度の向上率をnチャネルMOSFETと同等にすることが同一基板では困難であった。同一基板上にpチャネルMOSFETとnチャネルMOSFETの両方を作製した場合の特性は、「VLSI Symposium 2002 10−4」(非特許文献1)に詳しく評価結果が示されている。そのトランジスタの移動度のSiに対する向上率は、図7に示すように、例えばGe濃度30%の歪み緩和したSiGe膜上の歪みSiにチャネルを形成した場合、低い0.6MV/cmの垂直電界での移動度を見ると、nチャネルMOSFETでは120%の移動度の向上が見られるが、pチャネルMOSFETでは、30%しか向上が見られておらず、この基板を用いて作製したCMOSでは、大きな移動度向上率のアンバランスが生じてしまう。このアンバランスは、CMOSを用いたインバータ回路を設計する場合、nチャネルMOSFETに比してpチャネルMOSFETのチャネル幅を従来よりも大きくする必要があり、設計上好ましくないので改善が必要である。
【0006】
上記課題を解決するためには、pチャネルMOSFETの移動度をnチャネルMOSFETと同等に向上させる必要がある。従来例で説明したとおり、pチャネルMOSFETの移動度を向上させる手法としては、圧縮歪みを持つSiGe膜中にチャネルを形成する方法がある。例えば、「P.M.Carone, V.Venkataraman and J.C.Sturn, International Electron devices and Materials,p.29(1991)」(非特許文献2)にGe33%の歪みSiGe膜で、約50%程度の移動度向上が得られたことが、報告されている。また、「J.Welser, J.L.Hoyt, S.Takagi and J.F.Gibbons, International Electron devices and Materials,p.373(1994)」(非特許文献3)にはGe20%の歪み緩和したSiGe膜上の引っ張り歪みをもつSi膜中にチャネルを形成したnチャネルMOSFETで約70%程度の移動度向上が得られている。
【0007】
本発明の主な目的の一つは、1つの基板で、nチャネルMOSFETとpチャネルMOSFETに対して、異なる基板構造を実現して同程度の移動度向上を達成することができる半導体装置及びその製造方法を提供することにある。
【0008】
【非特許文献1】
VLSI Symposium 2002 10−4
【非特許文献2】
P.M.Carone, V.Venkataraman and J.C.Sturn, International Electron devices and Materials,p.29(1991)
【非特許文献3】
J.Welser, J.L.Hoyt, S.Takagi and J.F.Gibbons, International Electron devices and Materials,p.373(1994)
【0009】
【課題を解決するための手段】
かくして、本発明によれば、シリコン基板と、このシリコン基板上に形成された、シリコン基板と格子定数の異なるシリコンゲルマニウム膜と、このシリコンゲルマニウム膜上のpチャネルMOSFET形成領域に形成されたpチャネルMOSFETと、シリコンゲルマニウム膜上のnチャネルMOSFET形成領域に形成されたnチャネルMOSFETとを備え、
前記pチャネルMOSFET形成領域のシリコンゲルマニウム膜の膜厚が、nチャネルMOSFET形成領域のシリコンゲルマニウム膜の膜厚より薄い半導体装置が提供される。
【0010】
また、本発明は別の観点によれば、シリコン基板上に、このシリコン基板と格子定数の異なるシリコンゲルマニウム膜を、その膜厚がnチャネルMOSFET形成領域よりもpチャネルMOSFET形成領域の方を薄くして形成する工程(A)と、
前記シリコンゲルマニウム膜上のnチャネルMOSFET形成領域にnチャネルMOSFETを形成し、かつシリコンゲルマニウム膜上のpチャネルMOSFET形成領域にpチャネルMOSFETを形成する工程(B)とを備える半導体装置の製造方法を提供することができる。
【0011】
本発明によれば、Si基板上に歪構造のSiGe膜を形成した基板を用いて高速MOSFETを形成する場合に、従来問題となっていたCMOSに対する移動度向上率のアンバランスを解消することができ、1つの基板で、nチャネルMOSFETとpチャネルMOSFETに対して、異なる基板構造を実現して同程度の移動度向上を達成した半導体装置を得ることができる。また、このような異なる基板構造を有する半導体基板を用いることにより、歪みSiを利用して設計する場合に、従来の設計資産が有効に活用可能となる。
【0012】
本発明に適用される半導体装置としては、少なくともCMOSトランジスタを備える半導体装置であり、CMOSトランジスタの単体、あるいはCMOSトランジスタと抵抗及び容量等の半導体素子を同一基板上に備えた集積回路などを挙げることができる。
【0013】
本発明の半導体装置において、CMOSトランジスタは、シリコン基板におけるpチャネルMOSFET形成領域の厚みとnチャネルMOSFET形成領域の厚みとの差が、シリコンゲルマニウム膜におけるnチャネルMOSFET形成領域の膜厚とpチャネルMOSFET形成領域の膜厚との差に略等しい構造とするのが、表面の平坦化を図る上で好ましい。なお、CMOSトランジスタの具体的構造については後述の実施例で詳しく説明する。
【0014】
本発明の半導体装置の製造方法において、シリコン基板上にシリコンゲルマニウム膜を、その膜厚がnチャネルMOSFET形成領域よりもpチャネルMOSFET形成領域の方を薄くして形成する上述の工程(A)としては、以下の▲1▼▲2▼の方法がある。
【0015】
▲1▼工程(A)は、
シリコン基板の全面に、このシリコン基板と格子定数の異なるシリコンゲルマニウム膜を格子整合させながら形成する工程と、
前記シリコンゲルマニウム膜上に酸化シリコン膜、窒化シリコン膜を順次形成する工程と、
前記シリコンゲルマニウム膜上のpチャネルMOSFET形成領域の前記窒化シリコン膜を除去する工程と、
nチャネルMOSFET形成領域に残存する窒化シリコン膜をマスクとして、シリコンゲルマニウム膜のpチャネルMOSFET形成領域を酸化して薄膜化する工程と、
シリコンゲルマニウム膜上のnチャネルMOSFET形成領域に残存する窒化シリコン膜を選択的に除去すると共に、シリコンゲルマニウム膜上の前記酸化シリコンを除去する工程と、
露出したシリコンゲルマニウム膜の全面にシリコン膜を格子整合させながら形成する工程とを含む。
【0016】
▲2▼工程(A)は、
シリコン基板におけるnチャネルMOSFET形成領域のみをエッチングして、シリコン基板の表面におけるnチャネルMOSFET形成領域とpチャネルMOSFET形成領域との間に段差部を形成する工程と、
前記段差を有するシリコン基板の全面にシリコンゲルマニウム膜を格子整合させながら形成する工程と、
前記シリコンゲルマニウム膜の全面に酸化シリコン膜、窒化シリコン膜を順次形成する工程と、
前記窒化シリコン膜におけるpチャネルMOSFET形成領域のみを選択的に除去する工程と、
nチャネルMOSFET形成領域のみに残存する窒化シリコン膜をマスクとして、シリコンゲルマニウム膜のpチャネルMOSFET形成領域を酸化して薄膜化する工程と、
nチャネルMOSFET形成領域に残存する窒化シリコン膜を選択的に除去すると共に、シリコンゲルマニウム膜上の前記酸化シリコンを除去する工程と、
露出したシリコンゲルマニウム膜の全面にシリコン膜を格子整合させながら形成する工程とを含む。
この▲2▼の方法は、得られた基板の表面を容易に平坦化できる点で、上記▲1▼の方法よりも好ましい。
【0017】
本発明の上記▲1▼又は▲2▼の方法による工程(A)において、シリコンゲルマニウム膜は、Ge濃度が10〜30%、膜厚が200〜500nmで形成され、その後、pチャネルMOSFET形成領域が10〜100nmの膜厚に薄膜化され、シリコン膜は、5〜30nmの膜厚でシリコンゲルマニウム膜上に形成されるものとしてもよい。
このようにすれば、nチャネルMOSFETの移動度にpチャネルMOSFETの移動度が同程度に近づいて向上し、機能性及び信頼性がより優れたCMOSトランジスタを製作可能な基板を得ることができる。
なお、シリコンゲルマニウム膜のGe濃度が10%よりも小さいと歪みが小さいので移動度の向上率が低く、30%を越えると欠陥なしで、200nm以上に成長することは困難である。また、シリコンゲルマニウム膜の膜厚が200nmよりも薄いとPN接合のリーク電流が増え、500nmより厚いと欠陥なしで成長することが困難である。また、薄膜化されたpチャネルMOSFET形成領域が10nmよりも薄いとその膜厚ばらつきが大きく、100nmよりも厚いと熱処理により歪み緩和が進行してしまう。また、シリコン膜が5nmよりも薄いと熱処理により下のSiGeからGeが拡散して、表面の移動度が劣化してしまい、30nmよりも厚いと熱処理により歪み緩和してしまう。
【0018】
本発明の上記▲2▼の方法による工程(A)において、シリコン基板をエッチングして形成した段差部を70°以下の傾斜角度で傾斜させるようにしてもよい。
このようにすれば、シリコン基板上に均一な厚みで欠陥なくシリコンゲルマニウム膜を成膜することができる。
なお、シリコン基板の段差部の傾斜角度が70°より大きいと、その段差部上にシリコンゲルマニウム膜が側面に形成されにくくなり、段差部に空洞が形成されやすくなり、性能及び信頼性に悪影響を与え易くなる。
【0019】
本発明の上記▲1▼又は▲2▼による工程(A)において、窒化シリコン膜をマスクとしてシリコンゲルマニウム膜におけるpチャネルMOSFET形成領域を酸化して薄膜化するに際して、700℃以下のウエット酸素雰囲気下で酸化するようにしてもよい。
さらにその後、900℃以上のウエット酸素雰囲気下で酸化を行い、シリコンゲルマニウム膜の膜厚を5〜50nmに薄膜化し、かつpチャネルMOSFET形成領域の半導体膜の濃度を20〜40%に高濃度化するようにしてもよい。
このようにすれば、SiGeの歪みを大きくできる。
【0020】
本発明の上記▲1▼又は▲2▼の方法による工程(A)は、シリコンゲルマニウム膜の全面にシリコン膜を格子整合させながら形成した後に、
シリコンゲルマニウム膜のnチャネルMOSFET形成領域に水素イオンを注入し、その後、600℃以上の熱処理を行って、nチャネルMOSFET形成領域のシリコンゲルマニウム膜の歪みを緩和させる工程を含むものであってもよい。
このようにすれば、SiGe中の欠陥発生を抑制可能となる。
【0021】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。なお、本発明は実施の形態に限定されるものではない。
【0022】
[実施の形態1]
図1(a)〜(d)は本発明の実施の形態1の半導体装置の製造方法を説明する概略工程説明図である。
この実施の形態1では、まず、表面が(100)面を有する通常のSi基板1上の酸化膜を公知の希釈HF溶液を用いて除去した後、図1(a)に示すように、公知のCVD法を用いてSiH4/GeH4/H2ガス雰囲気、400〜800℃、GeH4の流量比を調整することにより、Ge濃度10〜50%(好ましくは10〜30%)のSiGe膜2をエピタキシャル成長させる。
【0023】
ところで、SiGe膜2の成長は、Si基板1の表面状態の影響を大きく受けるために、予めH2ガスのみで800〜1000℃のアニールを行って表面の水素終端化を行った後、公知の技術によりSiH4/H2ガス雰囲気中、800〜1000℃でSi膜をSi基板1に対してエピタキシャル成長させる。その後、大気開放せずに、同一反応室内に連続してSiH4/GeH4/Heガスを流してSiGe膜2をエピタキシャル成長させる。この時、バッファー層として成長させた上記Si膜は大気開放されておらず、基本的に表面は酸素及びその他の汚染フリーとなっているため、欠陥の少ないSiGe膜2の成長が可能となる。また、SiGe膜2の結晶構造はSiと同じダイヤモンド構造であるが、Geのイオン半径がSiよりも約30%大きいためにGe濃度が高くなるほど格子定数が大きくなり、水平方向はSiの格子間隔に整合し、水平方向に収縮歪みを持った形でエピタキシャル成長が進む。成長膜厚が厚くなるに従いSiGe歪みエネルギーは大きくなり、歪み緩和のために転位が発生するエネルギー以上になるとSiGe中に転位が形成されてSiGeの歪み緩和が生じる。この転位が発生するためのエネルギーは、堆積温度が高いほど小さくなるので、欠陥発生を防止するためには、できるだけ低温で成長させる必要がある。しかし、温度を400℃以下に下げると成長速度が急激に低下してくるために、現実的な時間での成長が困難になり、成長速度との兼ね合いで温度を設定する。例えば、ホットウォール型のCVD装置では、20%SiGeの成長は550℃で数nm/min程度であり、SiGe膜を厚さ300nmにまで成長させるのに数時間程度かかり、これ以上大幅に温度を下げることは現実的ではなくなる。また、例えば、堆積温度を450℃にすると300nm堆積させるのに1桁程度時間が長くなるので、現実的でなくなる。図2に欠陥が発生しない臨界の膜厚を黒マーカー(丸形、四角形、逆三角形、三角形)で示す(Erich Kasper;「Silicon Germanium」, p.17, Inspec Pub.(1994)より)。なお、図2において、丸形、四角形、逆三角形、三角形の各黒マーカーでの成長温度(堆積温度)はそれぞれ550℃、750℃、900℃、950℃であり、αは転位エネルギーを表すファクターである。図2に示すように、成長温度を低くすると臨界の膜厚は厚くできるが、20%SiGe膜では550℃の成長温度の場合の臨界膜厚は300nmであり、デバイスとして必要な300nmが形成可能である。また、歪みSiGe膜を用いたCMOSの製造工程中に転位が発生しないためには、30%SiGe膜では10nm程度にする必要があることがわかる。
【0024】
以上のことより、図1(a)に示したSiGe膜2のエピタキシャル成長に際しては、まずnチャネルMOSFETの形成に必要なGe濃度20%、膜厚300nm、堆積温度550℃以下で、Si基板1の全面にSiGe膜2を形成する。
【0025】
次に、上記工程で形成したSiGe膜2にpチャネルMOSFETのチャネル部とする歪みSiGeを形成する工程を図1(b)、(c)で説明する。
まず、Si基板1上のSiGe膜2の全面に公知のプラズマCVD法で、SiH4/O2ガス雰囲気、堆積温度400℃で膜厚20nmのSiO2膜3を形成し、続いて、SiH4/NH3ガス雰囲気、堆積温度400℃で膜厚150nmのSiN膜4を形成する。
【0026】
その後、公知のフォトリソグラフィー技術を用いてSiN膜4上に、pチャネルMOSFET形成領域にレジスト開口部を有するレジストパターンを形成し、このレジストパターンをマスクにして公知の反応性イオンを用いたエッチング技術(この場合、リン酸を含むエッチャントを用いたウエットエッチング)によって、pチャネルMOSFET形成領域(図1(b)の右半分)のSiN膜4をエッチング除去する。その後、nチャネルMOSFET形成領域に残存するSiN膜4をマスクとして公知の酸化技術を用いて、O2/H2O雰囲気、温度650℃で、pチャネルMOSFET形成領域におけるSiGe膜2の厚み250nm分を酸化する。なお、図1(b)において、5は選択酸化で形成されたGeを含むSiO2膜である。この酸化条件では、GeのSiO2中の拡散よりSiの酸化速度の方が速いために、SiGe中の酸化されないGeがSiO2中に取り込まれながらSiO2の酸化が進行する。酸化後のウエハ断面形状は、図1(b)に示すように、SiN膜4でカバーされたnチャネルMOSFET形成領域は酸化されずに、SiN膜4をエッチングしたpチャネルMOSFET形成領域におけるSiGe膜2の残膜の膜厚が50nmになるように設定する。
【0027】
酸化後、SiN膜4でカバーされた境界は、SiO2膜3がSiN膜4の下に食い込んだ形状となる。この形状は、一般的にバーズ・ビーク(鳥のくちばし)と呼ばれ、SiO2膜5を除去した後にテーパー形状となり、その形状は、酸化温度を変えることにより調整できる。例えば、SiO2膜3の粘性が発生し始める950℃以上で酸化を行うと、SiN膜4による応力及び酸化で発生する応力によりSiO2膜3中の酸素の拡散が抑制され、SiN膜4下の酸化が進行し難くなるので、バーズビークの形状はSiN膜4の端部で急峻な形状となる。ここで、SiN膜4の膜厚を薄くしても形状には大きな影響は与えずにSiN膜4下のSiO2膜3の入りこみ長さに影響を与える。逆に950℃以下の粘性が発生しない温度で酸化を行うと、酸化時のSiO2膜3の膨脹により発生する応力とSiN膜4が弾性変形して持ち上げられる時の応力がつりあうようにバーズビークの形状が形成され、所望の酸化条件を用いて製造上好ましい緩やかなテーパー角度を持つ段差形状を作ることができる。例えば、垂直に近い段差形状の場合、フォトレジストの塗布むらやエッチング残りの問題が生じるので、できるだけテーパー角度は小さくするのが望ましい。
【0028】
次に、nチャネルMOSFET形成領域に残存するSiN膜4を、リン酸を含むエッチャント液を用い、温度100℃で公知技術により選択的にエッチング除去し、次いで、pチャネルMOSFET形成領域における膜厚約500nmのSiO2膜5を希釈HF溶液で除去する。この時、nチャネルMOSFET形成領域に残存する膜厚20nmのSiO2膜3も除去される。この状態で、nチャネルMOSFET形成領域にGe濃度20%、膜厚300nmの歪みSiGe膜2nが、pチャネルMOSFET形成領域にGe濃度20%、膜厚50nmの歪みSiGe膜2pがSi基板1上に250nmの段差をもって形成される(図1(c)参照)。
【0029】
その後、pチャネルMOSFET形成領域の膜厚50nmのSiGe膜2pのGe濃度20%を30%以上に上げるために、公知の技術を用いて、図1(c)に示すように、温度1000℃、H2/O2ガス雰囲気中で膜厚40nmのSiO2膜6をSi基板1上に形成する。このとき、pチャネルMOSFET形成領域のSiGe膜2pはGeがSiGe界面にパイルアップし、酸化されたSiGe膜2p中のGeがほとんどすべて界面に集まることとなり、界面付近ではGe濃度が20%から30%近くになる。このときの酸化条件は、GeをSiO2/SiGe界面に押し出すために、950℃以上の高温で行う必要がある。必用なSiO2膜6の膜厚は、SiO2/SiGe界面のGe濃度との兼ね合いで決めるが、SiGe膜2p中へのGeの拡散もあるので、結果的にはトランジスタ特性より決めることとなる。なお、pチャネルMOSFET形成領域に比してnチャネルMOSFET形成領域のSiGe膜2nはGe濃度を薄くし、膜厚を厚くするのは、ソース・ドレイン拡散層とSiGe/Si界面下の欠陥とが、SiGe膜厚を薄くすると近づき接合リークが増えるので、膜厚を厚く形成するが、臨界膜厚の関係(図2参照)でGe濃度を高くできないということも一つの理由である。
【0030】
次に、公知の技術により、SiO2膜6を希釈HF溶液でエッチング除去した後、図1(d)に示すように、公知のCVD法でSiH4/H2ガス雰囲気中、温度700〜1000℃でSiGe膜2n、2p上に膜厚15nm程度のSi膜7をエピタキシャル成長させる。ここで、Si膜7の堆積膜厚は、後の工程でのGeの表面への拡散影響を防止するためにできるだけ厚い方が望ましいが、nチャネルMOSFET形成領域のSiGe膜2nは歪み緩和しているために、その上のSi膜7は引っ張り歪みが発生するために、歪み緩和の臨界膜厚以下に設定する必要がある。本実施の形態1のGe濃度20%の場合、15nmが膜厚上限となる。
【0031】
その後は、公知のCMOS製造技術を用いて、図1(d)で示した基板W1上のnチャネルMOSFET形成領域(SiGe膜2nの領域)にnチャネルMOSFETを形成し、かつpチャネルMOSFET形成領域(SiGe膜2pの領域)にpチャネルMOSFETを形成して、CMOSトランジスタを作製する。
【0032】
[実施の形態2]
図3(a)〜(e)は本発明の実施の形態2の半導体装置の製造方法を説明する概略工程説明図である。
上述した実施の形態1では、図1(d)に示した基板W1の表面におけるnチャネルMOSFET形成領域とpチャネルMOSFET形成領域の間に段差があるため、その後のCMOS形成工程で平坦化加工等が必要となるため、表面はできるだけ段差が小さい方が望ましい。この実施の形態2の製造方法では、CMOS形成工程に至る前に基板表面の段差をほぼ無くすことが可能となる。
【0033】
実施の形態2では、図3(a)に示すように、まず、公知のプラズマCVD法で、厚み600μmのSi基板11上にSiH4/O2ガス雰囲気、温度400℃で膜厚20nmのSiO2膜12を形成する。続いて、その後公知のフォトリソグラフィ技術を用いて、SiO2膜12上のnチャネルMOSFET形成領域にレジスト開口部を有するレジストパターン13を形成し、レジストパターン13をマスクとして公知の反応性イオンを用いたエッチング技術によって、nチャネルMOSFET形成領域(図3(a)の左半分)のSiO2膜12を除去し、かつSi基板11を膜厚250nm分除去する。このとき、エッチングによってSi基板11の表面におけるnチャネルMOSFET形成領域とpチャネルMOSFET形成領域との間に段差部が形成される。この段差部の形状は、その後のSi基板11上へのSiGe膜14(図3(b)参照)のエピタキシャル成長のためにテーパー形状にすることが望ましく、さらに望ましくは70°以下の傾斜角度θにする。段差部をテーパー形状にするためには等方性のエッチング成分を用いる手法、テーパーを有するレジストパターン13を用いる手法、Si基板11とレジストパターン13のエッチングレート差を小さくして加工する手法、あるいはこれらを組み合わせた手法などがある。
【0034】
次に、図3(b)に示すように、pチャネルMOSFET形成領域のレジストパターン13を除去した後、残存するSiO2膜12を公知の希釈HF溶液を用いて除去する。その後、公知のCVD法を用いて(実施の形態1と同様の手法で)、SiH4/GeH4/H2ガス雰囲気、400〜800℃、GeH4の流量比を調整することにより、Si基板11上にGe濃度10〜50%のSiGe膜14を膜厚300nmでエピタキシャル成長させる。SiGe膜14の成長は、Si基板11の表面状態の影響を大きく受けるために、予めH2ガスのみで800〜1000℃のアニールを行ってSi基板11の表面の水素終端化を行った後、公知の技術で、SiH4/H2ガス雰囲気中、800〜1000℃でSi基板11の表面にSi膜(膜厚100nm)をエピタキシャル成長させる。その後、大気開放せずに、同一反応室内に連続してSiH4/GeH4/Heガスを流してSi膜を介してSi基板11上にSiGe膜14をエピタキシャル成長させる。ここで、段差部を有するSi基板11上にSiGe膜14をエピタキシャル成長するに際して、段差部でのSiGe成長の制御が重要となる。つまり、段差部にSiGe膜14が垂直に近い傾斜角度で成長すると、その近傍(段差部の端部)にファセットと呼ばれる特定の成長面が形成される場合があり、それが形成されると段差部のSiGe膜14中に空洞が形成され、その後の工程で問題が発生する可能性が高くなる。したがって、SiGe膜14中に空洞が形成されないようにするためには、SiGe膜14における段差部の端部の形状は順テーパーにする必要がある。
【0035】
続いて、図3(c)に示すように、(実施の形態1と同様の手法により)SiGe膜14上に膜厚20nmのSiO2膜15及び膜厚150nmのSiN膜16を形成し、pチャネルMOSFET形成領域にレジスト開口部を有するレジストパターンを用いてpチャネルMOSFET形成領域のSiN膜16を除去する。その後、SiN膜16をマスクとして、SiO2膜15を介してpチャネルMOSFET形成領域のSiGe膜14を選択酸化で膜厚250nm分酸化する。なお図3(c)において、17は選択酸化で形成されたGeを含むSiO2膜である。
【0036】
その後、図3(d)に示すように、(実施の形態1と同様に)、SiN膜16及びSiO2膜15、17を除去し、その後、SiGe膜14を酸化して20nmのSiO2膜18を形成する。これにより、pチャネルMOSFET形成領域のSiGe膜14pはGeがSiGe界面にパイルアップし、酸化されたSiGe膜14p中のGeがほとんどすべて界面に集まることとなる。このときの酸化条件は、GeをSiO2/SiGe界面に押し出すために、950℃以上の高温で行う必要がある。必用なSiO2膜18の膜厚は、SiO2/SiGe界面のGe濃度との兼ね合いで決めるが、SiGe膜14p中へのGeの拡散もあるので、結果的にはトランジスタ特性より決めることとなる。
【0037】
その後、図3(e)に示すように、公知の技術により、SiO2膜18を希釈HFで除去した後、公知のCVD法でSiH4/H2ガス雰囲気中、700〜1000℃でSiGe膜14n、14p上に膜厚15nm程度のSi膜19をエピタキシャル成長させる。
【0038】
このようにして形成した基板W11は、Si基板11におけるpチャネルMOSFET形成領域の厚みTp1とnチャネルMOSFET形成領域の厚みTn1との差が、nチャネルMOSFET形成領域のSiGe膜14nの膜厚Tn2とpチャネルMOSFET形成領域のSiGe膜14pの膜厚Tp2との差に略等しくなっている。したがって、基板W11の表面は段差のない平坦面である。
【0039】
[実施の形態3]
図4(a)〜(d)は本発明の実施の形態3の半導体装置の製造方法を説明する概略工程説明図である。この実施の形態3では、上述の実施の形態2で作製した半導体基板を用いて、CMOSトランジスタを製造する方法を図4を用いて以下に説明する。なお、ここでは、実施の形態2で作製した基板を用いた例を示すが、実施の形態1で作製した基板を用いた場合もほぼ同様の方法でCMOSトランジスタの作製が可能である。
【0040】
まず、実施の形態2で作製した基板(図3(e)参照)を用いて、図4(a)に示すように、公知の素子分離技術により、nチャネルMOSFET形成領域とpチャネルMOSFET形成領域との境界部分にSiO2からなる素子分離膜20を埋め込み形成する。
【0041】
次に、図4(b)に示すように、公知の技術により、pチャネルMOSFET形成領域にレジスト開口部を有するフォトレジスト21をマスクに、ボロンイオンを注入エネルギー500KeV、注入量1×1013cm−2でSi基板11中に打ち込み、pチャネルMOSFET形成領域にP型高濃度領域(Pウエル)22を形成する。
【0042】
その後、図4(c)に示すように、公知の技術により、nチャネルMOSFET形成領域にレジスト開口部を有するレジストパターン23をマスクに、リンイオンを注入エネルギー1.5KeV、注入量1×1013cm−2でSi基板11中に打ち込み、nチャネルMOSFET形成領域にN型高濃度領域(Nウエル)24を形成する。続いて、同一のレジストパターン23をマスクとして、水素イオンを注入エネルギー40KeV、注入量1×1016cm−2で注入し、その後600〜1000℃でアニールを行い、微小水素析出物25を形成し、そこから転位ループ26を発生させる。この転位ループ26がSiGe膜14nとSi基板11との界面に到達するとミスフィット転位が形成され、SiGeの歪みが緩和される。
【0043】
そしてその後、公知のCMOSプロセスを用いてCMOSトランジスタを形成する。CMOSプロセスでは、図4(d)に示すように、まず、ゲート酸化膜27を膜厚2〜20nmで形成した後、膜厚200nm程度のポリSi膜を成長させ、異方性の反応性エッチング法により、nチャネルMOSFET形成領域及びpチャネルMOSFET形成領域のそれぞれにゲート電極28、29を形成する。
【0044】
その後、pチャネルMOSFET形成領域が開口したレジストパターンをマスクとして、BF2+イオンを注入エネルギー40KeV、注入量3×1015cm−2で注入する。また、nチャネルMOSFET形成領域が開口したレジストパターンをマスクとして、As+イオンを注入エネルギー40KeV、注入量3×1015cm−2で注入する。そして、レジストパターンを除去した後、900℃程度でアニールを行い、pチャネルMOSFET形成領域及びnチャネルMOSFET形成領域それぞれにソース・ドレインのP+拡散層30とN+拡散層31を形成することにより、図4(d)に示す歪みSiをチャネルとする表面チャネル型のnチャネルMOSFET32と歪みSiGeをチャネルとする埋め込みチャネル型のpチャネルMOSFET33が形成される。
【0045】
このようにして形成されたCMOSトランジスタのnチャネルMOSFET32の移動度の向上率は、「P.M.Carone, V.Venkataraman and J.C.Sturn, International Electron devices and Materials,p.29(1991)」によるとGe30%程度の歪みSiGeで、約50%程度の移動度向上が得られ、一方pチャネルMOSFET33の移動度の向上率は、「J.Welser, J.L.Hoyt, S.Takagi and J.F.Gibbons, International Electron devices and Materials,p.373(1994)」によるとGe20%の歪み緩和したSiGe上の引っ張り歪みをもつSi中にチャネルを形成したpチャネルMOSFETで約70%程度の移動度向上が得られ、nチャネルMOSFET32に対してpチャネルMOSFET33の移動度がほぼ同程に近づくよう向上することが達成可能となる。
【0046】
【発明の効果】
本発明によれば、Si基板上に歪構造のSiGe膜を形成した基板を用いて高速MOSFETを形成する場合に、従来問題となっていたCMOSに対する移動度向上率のアンバランスを解消することができ、1つの基板で、nチャネルMOSFETとpチャネルMOSFETに対して、異なる基板構造を実現して同程度の移動度向上を達成した半導体装置を得ることができる。また、このような異なる基板構造を有する半導体基板を用いることにより、歪みSiを利用して設計する場合に、従来の設計資産が有効に活用可能となる。
【図面の簡単な説明】
【図1】本発明の実施の形態1の半導体装置の製造方法を説明する概略工程説明図である。
【図2】Si基板にSiGe膜をエピタキシャル成長した場合の臨界膜厚の十速値と計算値を示すグラフ図である。
【図3】本発明の実施の形態2の半導体装置の製造方法を説明する概略工程説明図である。
【図4】本発明の実施の形態3の半導体装置の製造方法を説明する概略工程説明図である。
【図5】従来例1の半導体装置の製造方法を説明するための概略工程説明図である。
【図6】従来例2の半導体装置の製造方法を説明するための概略工程説明図である。
【図7】従来例1と同等の歪みSi基板を用いて作製したCMOSトランジスタの移動度のSiに対する向上率のGe濃度依存性を示すグラフ図である。
【符号の説明】
1、11 シリコン基板
2、14 シリコンゲルマニウム膜
3、15 酸化シリコン膜
4、16 窒化シリコン膜
7、19 シリコン膜
32 nチャネルMOSFET
33 pチャネルMOSFET
Tn2、Tp2 膜厚
Tn1、Tp1 厚み
θ 傾斜角度
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に関し、より詳細には、シリコン基板を用いた歪みシリコン(Si)と歪みシリコンゲルマニウム(SiGe)を同時に実現させ、高速のCMOSを作製する半導体装置の製造方法及びそれを用いて作製した半導体装置(CMOSトランジスタ)に関する。
【0002】
【従来の技術】
近年、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)の高速化を図るため、これまでのSi−SiO2からなるMOS界面をチャネルとする従来型の技術に代えて、Siと格子定数の異なる材料を用いてヘテロ構造を作製し、つまり、Si基板上に、Si基板と格子定数の異なる材料膜をエピタキシャル成長させることにより、その膜に水平方向の圧縮又は引っ張り歪みを与え、その歪みを利用して高移動度トランジスタを作製する研究が盛んに行われている。
【0003】
歪みを利用したMOSFETの製造技術の一例として、図5に示す技術が挙げられる。
まず、図5(a)に示すように、Si基板50上に、厚さ300nm程度、Ge濃度20%のSiGe層51をエピタキシャル成長させ、その上に、厚さ20nm程度のSi層52を連続してエピタキシャル成長させる。
次に、上記工程で得られた基板W50のSi層52上の全面に、図5(b)に示すように、水素イオンを注入し、その後、800℃程度の熱処理を行う。この熱処理により、水素の注入ピーク近傍に発生した水素のマイクロボイド(微小水素析出物)53から伸びた積層欠陥(転位ループ)54が、SiGe層51とSi基板50との界面に到達し、さらに、界面方向に貫通転位を発生させる。この界面方向に貫通転位を発生させることにより、SiGe層51の歪みが緩和される。このとき、歪み緩和されたSiGe層51上のSi層52には、引っ張り歪みが発生し、移動度が高くなる。このようにして得られた基板W51を用いて作製したCMOSトランジスタの場合、nチャネルMOSFETの移動度の向上は顕著に見られるが、pチャネルMOSFETの移動度の向上率はnチャネルMOSFETの半分程度しか得られないことが実験的に確認されている。
【0004】
pチャネルMOSFETの移動度を向上させる方法として、図6に示すように、薄い歪みSiGe膜61を用いた方法が提案されている。この方法では、Si基板60上に、Ge濃度20〜40%、膜厚10〜50nmのSiGe膜61をエピタキシャル成長させ、さらにその上に厚さ20nm程度のSi層62を連続してエピタキシャル成長させることにより、圧縮歪みを持つSiGe膜61を形成でき、このようにして得られた基板W60上にpMOSトランジスタを形成すると歪みSiGe中にチャネルが形成され、移動度が従来比の約2倍程度得られることが実験的に確認されている。
【0005】
【発明が解決しようとする課題】
しかしながら、従来技術で説明した歪みSi基板(図6の基板W60)を用いて通常のCMOSを形成した場合、pチャネルMOSFETの移動度の向上率をnチャネルMOSFETと同等にすることが同一基板では困難であった。同一基板上にpチャネルMOSFETとnチャネルMOSFETの両方を作製した場合の特性は、「VLSI Symposium 2002 10−4」(非特許文献1)に詳しく評価結果が示されている。そのトランジスタの移動度のSiに対する向上率は、図7に示すように、例えばGe濃度30%の歪み緩和したSiGe膜上の歪みSiにチャネルを形成した場合、低い0.6MV/cmの垂直電界での移動度を見ると、nチャネルMOSFETでは120%の移動度の向上が見られるが、pチャネルMOSFETでは、30%しか向上が見られておらず、この基板を用いて作製したCMOSでは、大きな移動度向上率のアンバランスが生じてしまう。このアンバランスは、CMOSを用いたインバータ回路を設計する場合、nチャネルMOSFETに比してpチャネルMOSFETのチャネル幅を従来よりも大きくする必要があり、設計上好ましくないので改善が必要である。
【0006】
上記課題を解決するためには、pチャネルMOSFETの移動度をnチャネルMOSFETと同等に向上させる必要がある。従来例で説明したとおり、pチャネルMOSFETの移動度を向上させる手法としては、圧縮歪みを持つSiGe膜中にチャネルを形成する方法がある。例えば、「P.M.Carone, V.Venkataraman and J.C.Sturn, International Electron devices and Materials,p.29(1991)」(非特許文献2)にGe33%の歪みSiGe膜で、約50%程度の移動度向上が得られたことが、報告されている。また、「J.Welser, J.L.Hoyt, S.Takagi and J.F.Gibbons, International Electron devices and Materials,p.373(1994)」(非特許文献3)にはGe20%の歪み緩和したSiGe膜上の引っ張り歪みをもつSi膜中にチャネルを形成したnチャネルMOSFETで約70%程度の移動度向上が得られている。
【0007】
本発明の主な目的の一つは、1つの基板で、nチャネルMOSFETとpチャネルMOSFETに対して、異なる基板構造を実現して同程度の移動度向上を達成することができる半導体装置及びその製造方法を提供することにある。
【0008】
【非特許文献1】
VLSI Symposium 2002 10−4
【非特許文献2】
P.M.Carone, V.Venkataraman and J.C.Sturn, International Electron devices and Materials,p.29(1991)
【非特許文献3】
J.Welser, J.L.Hoyt, S.Takagi and J.F.Gibbons, International Electron devices and Materials,p.373(1994)
【0009】
【課題を解決するための手段】
かくして、本発明によれば、シリコン基板と、このシリコン基板上に形成された、シリコン基板と格子定数の異なるシリコンゲルマニウム膜と、このシリコンゲルマニウム膜上のpチャネルMOSFET形成領域に形成されたpチャネルMOSFETと、シリコンゲルマニウム膜上のnチャネルMOSFET形成領域に形成されたnチャネルMOSFETとを備え、
前記pチャネルMOSFET形成領域のシリコンゲルマニウム膜の膜厚が、nチャネルMOSFET形成領域のシリコンゲルマニウム膜の膜厚より薄い半導体装置が提供される。
【0010】
また、本発明は別の観点によれば、シリコン基板上に、このシリコン基板と格子定数の異なるシリコンゲルマニウム膜を、その膜厚がnチャネルMOSFET形成領域よりもpチャネルMOSFET形成領域の方を薄くして形成する工程(A)と、
前記シリコンゲルマニウム膜上のnチャネルMOSFET形成領域にnチャネルMOSFETを形成し、かつシリコンゲルマニウム膜上のpチャネルMOSFET形成領域にpチャネルMOSFETを形成する工程(B)とを備える半導体装置の製造方法を提供することができる。
【0011】
本発明によれば、Si基板上に歪構造のSiGe膜を形成した基板を用いて高速MOSFETを形成する場合に、従来問題となっていたCMOSに対する移動度向上率のアンバランスを解消することができ、1つの基板で、nチャネルMOSFETとpチャネルMOSFETに対して、異なる基板構造を実現して同程度の移動度向上を達成した半導体装置を得ることができる。また、このような異なる基板構造を有する半導体基板を用いることにより、歪みSiを利用して設計する場合に、従来の設計資産が有効に活用可能となる。
【0012】
本発明に適用される半導体装置としては、少なくともCMOSトランジスタを備える半導体装置であり、CMOSトランジスタの単体、あるいはCMOSトランジスタと抵抗及び容量等の半導体素子を同一基板上に備えた集積回路などを挙げることができる。
【0013】
本発明の半導体装置において、CMOSトランジスタは、シリコン基板におけるpチャネルMOSFET形成領域の厚みとnチャネルMOSFET形成領域の厚みとの差が、シリコンゲルマニウム膜におけるnチャネルMOSFET形成領域の膜厚とpチャネルMOSFET形成領域の膜厚との差に略等しい構造とするのが、表面の平坦化を図る上で好ましい。なお、CMOSトランジスタの具体的構造については後述の実施例で詳しく説明する。
【0014】
本発明の半導体装置の製造方法において、シリコン基板上にシリコンゲルマニウム膜を、その膜厚がnチャネルMOSFET形成領域よりもpチャネルMOSFET形成領域の方を薄くして形成する上述の工程(A)としては、以下の▲1▼▲2▼の方法がある。
【0015】
▲1▼工程(A)は、
シリコン基板の全面に、このシリコン基板と格子定数の異なるシリコンゲルマニウム膜を格子整合させながら形成する工程と、
前記シリコンゲルマニウム膜上に酸化シリコン膜、窒化シリコン膜を順次形成する工程と、
前記シリコンゲルマニウム膜上のpチャネルMOSFET形成領域の前記窒化シリコン膜を除去する工程と、
nチャネルMOSFET形成領域に残存する窒化シリコン膜をマスクとして、シリコンゲルマニウム膜のpチャネルMOSFET形成領域を酸化して薄膜化する工程と、
シリコンゲルマニウム膜上のnチャネルMOSFET形成領域に残存する窒化シリコン膜を選択的に除去すると共に、シリコンゲルマニウム膜上の前記酸化シリコンを除去する工程と、
露出したシリコンゲルマニウム膜の全面にシリコン膜を格子整合させながら形成する工程とを含む。
【0016】
▲2▼工程(A)は、
シリコン基板におけるnチャネルMOSFET形成領域のみをエッチングして、シリコン基板の表面におけるnチャネルMOSFET形成領域とpチャネルMOSFET形成領域との間に段差部を形成する工程と、
前記段差を有するシリコン基板の全面にシリコンゲルマニウム膜を格子整合させながら形成する工程と、
前記シリコンゲルマニウム膜の全面に酸化シリコン膜、窒化シリコン膜を順次形成する工程と、
前記窒化シリコン膜におけるpチャネルMOSFET形成領域のみを選択的に除去する工程と、
nチャネルMOSFET形成領域のみに残存する窒化シリコン膜をマスクとして、シリコンゲルマニウム膜のpチャネルMOSFET形成領域を酸化して薄膜化する工程と、
nチャネルMOSFET形成領域に残存する窒化シリコン膜を選択的に除去すると共に、シリコンゲルマニウム膜上の前記酸化シリコンを除去する工程と、
露出したシリコンゲルマニウム膜の全面にシリコン膜を格子整合させながら形成する工程とを含む。
この▲2▼の方法は、得られた基板の表面を容易に平坦化できる点で、上記▲1▼の方法よりも好ましい。
【0017】
本発明の上記▲1▼又は▲2▼の方法による工程(A)において、シリコンゲルマニウム膜は、Ge濃度が10〜30%、膜厚が200〜500nmで形成され、その後、pチャネルMOSFET形成領域が10〜100nmの膜厚に薄膜化され、シリコン膜は、5〜30nmの膜厚でシリコンゲルマニウム膜上に形成されるものとしてもよい。
このようにすれば、nチャネルMOSFETの移動度にpチャネルMOSFETの移動度が同程度に近づいて向上し、機能性及び信頼性がより優れたCMOSトランジスタを製作可能な基板を得ることができる。
なお、シリコンゲルマニウム膜のGe濃度が10%よりも小さいと歪みが小さいので移動度の向上率が低く、30%を越えると欠陥なしで、200nm以上に成長することは困難である。また、シリコンゲルマニウム膜の膜厚が200nmよりも薄いとPN接合のリーク電流が増え、500nmより厚いと欠陥なしで成長することが困難である。また、薄膜化されたpチャネルMOSFET形成領域が10nmよりも薄いとその膜厚ばらつきが大きく、100nmよりも厚いと熱処理により歪み緩和が進行してしまう。また、シリコン膜が5nmよりも薄いと熱処理により下のSiGeからGeが拡散して、表面の移動度が劣化してしまい、30nmよりも厚いと熱処理により歪み緩和してしまう。
【0018】
本発明の上記▲2▼の方法による工程(A)において、シリコン基板をエッチングして形成した段差部を70°以下の傾斜角度で傾斜させるようにしてもよい。
このようにすれば、シリコン基板上に均一な厚みで欠陥なくシリコンゲルマニウム膜を成膜することができる。
なお、シリコン基板の段差部の傾斜角度が70°より大きいと、その段差部上にシリコンゲルマニウム膜が側面に形成されにくくなり、段差部に空洞が形成されやすくなり、性能及び信頼性に悪影響を与え易くなる。
【0019】
本発明の上記▲1▼又は▲2▼による工程(A)において、窒化シリコン膜をマスクとしてシリコンゲルマニウム膜におけるpチャネルMOSFET形成領域を酸化して薄膜化するに際して、700℃以下のウエット酸素雰囲気下で酸化するようにしてもよい。
さらにその後、900℃以上のウエット酸素雰囲気下で酸化を行い、シリコンゲルマニウム膜の膜厚を5〜50nmに薄膜化し、かつpチャネルMOSFET形成領域の半導体膜の濃度を20〜40%に高濃度化するようにしてもよい。
このようにすれば、SiGeの歪みを大きくできる。
【0020】
本発明の上記▲1▼又は▲2▼の方法による工程(A)は、シリコンゲルマニウム膜の全面にシリコン膜を格子整合させながら形成した後に、
シリコンゲルマニウム膜のnチャネルMOSFET形成領域に水素イオンを注入し、その後、600℃以上の熱処理を行って、nチャネルMOSFET形成領域のシリコンゲルマニウム膜の歪みを緩和させる工程を含むものであってもよい。
このようにすれば、SiGe中の欠陥発生を抑制可能となる。
【0021】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。なお、本発明は実施の形態に限定されるものではない。
【0022】
[実施の形態1]
図1(a)〜(d)は本発明の実施の形態1の半導体装置の製造方法を説明する概略工程説明図である。
この実施の形態1では、まず、表面が(100)面を有する通常のSi基板1上の酸化膜を公知の希釈HF溶液を用いて除去した後、図1(a)に示すように、公知のCVD法を用いてSiH4/GeH4/H2ガス雰囲気、400〜800℃、GeH4の流量比を調整することにより、Ge濃度10〜50%(好ましくは10〜30%)のSiGe膜2をエピタキシャル成長させる。
【0023】
ところで、SiGe膜2の成長は、Si基板1の表面状態の影響を大きく受けるために、予めH2ガスのみで800〜1000℃のアニールを行って表面の水素終端化を行った後、公知の技術によりSiH4/H2ガス雰囲気中、800〜1000℃でSi膜をSi基板1に対してエピタキシャル成長させる。その後、大気開放せずに、同一反応室内に連続してSiH4/GeH4/Heガスを流してSiGe膜2をエピタキシャル成長させる。この時、バッファー層として成長させた上記Si膜は大気開放されておらず、基本的に表面は酸素及びその他の汚染フリーとなっているため、欠陥の少ないSiGe膜2の成長が可能となる。また、SiGe膜2の結晶構造はSiと同じダイヤモンド構造であるが、Geのイオン半径がSiよりも約30%大きいためにGe濃度が高くなるほど格子定数が大きくなり、水平方向はSiの格子間隔に整合し、水平方向に収縮歪みを持った形でエピタキシャル成長が進む。成長膜厚が厚くなるに従いSiGe歪みエネルギーは大きくなり、歪み緩和のために転位が発生するエネルギー以上になるとSiGe中に転位が形成されてSiGeの歪み緩和が生じる。この転位が発生するためのエネルギーは、堆積温度が高いほど小さくなるので、欠陥発生を防止するためには、できるだけ低温で成長させる必要がある。しかし、温度を400℃以下に下げると成長速度が急激に低下してくるために、現実的な時間での成長が困難になり、成長速度との兼ね合いで温度を設定する。例えば、ホットウォール型のCVD装置では、20%SiGeの成長は550℃で数nm/min程度であり、SiGe膜を厚さ300nmにまで成長させるのに数時間程度かかり、これ以上大幅に温度を下げることは現実的ではなくなる。また、例えば、堆積温度を450℃にすると300nm堆積させるのに1桁程度時間が長くなるので、現実的でなくなる。図2に欠陥が発生しない臨界の膜厚を黒マーカー(丸形、四角形、逆三角形、三角形)で示す(Erich Kasper;「Silicon Germanium」, p.17, Inspec Pub.(1994)より)。なお、図2において、丸形、四角形、逆三角形、三角形の各黒マーカーでの成長温度(堆積温度)はそれぞれ550℃、750℃、900℃、950℃であり、αは転位エネルギーを表すファクターである。図2に示すように、成長温度を低くすると臨界の膜厚は厚くできるが、20%SiGe膜では550℃の成長温度の場合の臨界膜厚は300nmであり、デバイスとして必要な300nmが形成可能である。また、歪みSiGe膜を用いたCMOSの製造工程中に転位が発生しないためには、30%SiGe膜では10nm程度にする必要があることがわかる。
【0024】
以上のことより、図1(a)に示したSiGe膜2のエピタキシャル成長に際しては、まずnチャネルMOSFETの形成に必要なGe濃度20%、膜厚300nm、堆積温度550℃以下で、Si基板1の全面にSiGe膜2を形成する。
【0025】
次に、上記工程で形成したSiGe膜2にpチャネルMOSFETのチャネル部とする歪みSiGeを形成する工程を図1(b)、(c)で説明する。
まず、Si基板1上のSiGe膜2の全面に公知のプラズマCVD法で、SiH4/O2ガス雰囲気、堆積温度400℃で膜厚20nmのSiO2膜3を形成し、続いて、SiH4/NH3ガス雰囲気、堆積温度400℃で膜厚150nmのSiN膜4を形成する。
【0026】
その後、公知のフォトリソグラフィー技術を用いてSiN膜4上に、pチャネルMOSFET形成領域にレジスト開口部を有するレジストパターンを形成し、このレジストパターンをマスクにして公知の反応性イオンを用いたエッチング技術(この場合、リン酸を含むエッチャントを用いたウエットエッチング)によって、pチャネルMOSFET形成領域(図1(b)の右半分)のSiN膜4をエッチング除去する。その後、nチャネルMOSFET形成領域に残存するSiN膜4をマスクとして公知の酸化技術を用いて、O2/H2O雰囲気、温度650℃で、pチャネルMOSFET形成領域におけるSiGe膜2の厚み250nm分を酸化する。なお、図1(b)において、5は選択酸化で形成されたGeを含むSiO2膜である。この酸化条件では、GeのSiO2中の拡散よりSiの酸化速度の方が速いために、SiGe中の酸化されないGeがSiO2中に取り込まれながらSiO2の酸化が進行する。酸化後のウエハ断面形状は、図1(b)に示すように、SiN膜4でカバーされたnチャネルMOSFET形成領域は酸化されずに、SiN膜4をエッチングしたpチャネルMOSFET形成領域におけるSiGe膜2の残膜の膜厚が50nmになるように設定する。
【0027】
酸化後、SiN膜4でカバーされた境界は、SiO2膜3がSiN膜4の下に食い込んだ形状となる。この形状は、一般的にバーズ・ビーク(鳥のくちばし)と呼ばれ、SiO2膜5を除去した後にテーパー形状となり、その形状は、酸化温度を変えることにより調整できる。例えば、SiO2膜3の粘性が発生し始める950℃以上で酸化を行うと、SiN膜4による応力及び酸化で発生する応力によりSiO2膜3中の酸素の拡散が抑制され、SiN膜4下の酸化が進行し難くなるので、バーズビークの形状はSiN膜4の端部で急峻な形状となる。ここで、SiN膜4の膜厚を薄くしても形状には大きな影響は与えずにSiN膜4下のSiO2膜3の入りこみ長さに影響を与える。逆に950℃以下の粘性が発生しない温度で酸化を行うと、酸化時のSiO2膜3の膨脹により発生する応力とSiN膜4が弾性変形して持ち上げられる時の応力がつりあうようにバーズビークの形状が形成され、所望の酸化条件を用いて製造上好ましい緩やかなテーパー角度を持つ段差形状を作ることができる。例えば、垂直に近い段差形状の場合、フォトレジストの塗布むらやエッチング残りの問題が生じるので、できるだけテーパー角度は小さくするのが望ましい。
【0028】
次に、nチャネルMOSFET形成領域に残存するSiN膜4を、リン酸を含むエッチャント液を用い、温度100℃で公知技術により選択的にエッチング除去し、次いで、pチャネルMOSFET形成領域における膜厚約500nmのSiO2膜5を希釈HF溶液で除去する。この時、nチャネルMOSFET形成領域に残存する膜厚20nmのSiO2膜3も除去される。この状態で、nチャネルMOSFET形成領域にGe濃度20%、膜厚300nmの歪みSiGe膜2nが、pチャネルMOSFET形成領域にGe濃度20%、膜厚50nmの歪みSiGe膜2pがSi基板1上に250nmの段差をもって形成される(図1(c)参照)。
【0029】
その後、pチャネルMOSFET形成領域の膜厚50nmのSiGe膜2pのGe濃度20%を30%以上に上げるために、公知の技術を用いて、図1(c)に示すように、温度1000℃、H2/O2ガス雰囲気中で膜厚40nmのSiO2膜6をSi基板1上に形成する。このとき、pチャネルMOSFET形成領域のSiGe膜2pはGeがSiGe界面にパイルアップし、酸化されたSiGe膜2p中のGeがほとんどすべて界面に集まることとなり、界面付近ではGe濃度が20%から30%近くになる。このときの酸化条件は、GeをSiO2/SiGe界面に押し出すために、950℃以上の高温で行う必要がある。必用なSiO2膜6の膜厚は、SiO2/SiGe界面のGe濃度との兼ね合いで決めるが、SiGe膜2p中へのGeの拡散もあるので、結果的にはトランジスタ特性より決めることとなる。なお、pチャネルMOSFET形成領域に比してnチャネルMOSFET形成領域のSiGe膜2nはGe濃度を薄くし、膜厚を厚くするのは、ソース・ドレイン拡散層とSiGe/Si界面下の欠陥とが、SiGe膜厚を薄くすると近づき接合リークが増えるので、膜厚を厚く形成するが、臨界膜厚の関係(図2参照)でGe濃度を高くできないということも一つの理由である。
【0030】
次に、公知の技術により、SiO2膜6を希釈HF溶液でエッチング除去した後、図1(d)に示すように、公知のCVD法でSiH4/H2ガス雰囲気中、温度700〜1000℃でSiGe膜2n、2p上に膜厚15nm程度のSi膜7をエピタキシャル成長させる。ここで、Si膜7の堆積膜厚は、後の工程でのGeの表面への拡散影響を防止するためにできるだけ厚い方が望ましいが、nチャネルMOSFET形成領域のSiGe膜2nは歪み緩和しているために、その上のSi膜7は引っ張り歪みが発生するために、歪み緩和の臨界膜厚以下に設定する必要がある。本実施の形態1のGe濃度20%の場合、15nmが膜厚上限となる。
【0031】
その後は、公知のCMOS製造技術を用いて、図1(d)で示した基板W1上のnチャネルMOSFET形成領域(SiGe膜2nの領域)にnチャネルMOSFETを形成し、かつpチャネルMOSFET形成領域(SiGe膜2pの領域)にpチャネルMOSFETを形成して、CMOSトランジスタを作製する。
【0032】
[実施の形態2]
図3(a)〜(e)は本発明の実施の形態2の半導体装置の製造方法を説明する概略工程説明図である。
上述した実施の形態1では、図1(d)に示した基板W1の表面におけるnチャネルMOSFET形成領域とpチャネルMOSFET形成領域の間に段差があるため、その後のCMOS形成工程で平坦化加工等が必要となるため、表面はできるだけ段差が小さい方が望ましい。この実施の形態2の製造方法では、CMOS形成工程に至る前に基板表面の段差をほぼ無くすことが可能となる。
【0033】
実施の形態2では、図3(a)に示すように、まず、公知のプラズマCVD法で、厚み600μmのSi基板11上にSiH4/O2ガス雰囲気、温度400℃で膜厚20nmのSiO2膜12を形成する。続いて、その後公知のフォトリソグラフィ技術を用いて、SiO2膜12上のnチャネルMOSFET形成領域にレジスト開口部を有するレジストパターン13を形成し、レジストパターン13をマスクとして公知の反応性イオンを用いたエッチング技術によって、nチャネルMOSFET形成領域(図3(a)の左半分)のSiO2膜12を除去し、かつSi基板11を膜厚250nm分除去する。このとき、エッチングによってSi基板11の表面におけるnチャネルMOSFET形成領域とpチャネルMOSFET形成領域との間に段差部が形成される。この段差部の形状は、その後のSi基板11上へのSiGe膜14(図3(b)参照)のエピタキシャル成長のためにテーパー形状にすることが望ましく、さらに望ましくは70°以下の傾斜角度θにする。段差部をテーパー形状にするためには等方性のエッチング成分を用いる手法、テーパーを有するレジストパターン13を用いる手法、Si基板11とレジストパターン13のエッチングレート差を小さくして加工する手法、あるいはこれらを組み合わせた手法などがある。
【0034】
次に、図3(b)に示すように、pチャネルMOSFET形成領域のレジストパターン13を除去した後、残存するSiO2膜12を公知の希釈HF溶液を用いて除去する。その後、公知のCVD法を用いて(実施の形態1と同様の手法で)、SiH4/GeH4/H2ガス雰囲気、400〜800℃、GeH4の流量比を調整することにより、Si基板11上にGe濃度10〜50%のSiGe膜14を膜厚300nmでエピタキシャル成長させる。SiGe膜14の成長は、Si基板11の表面状態の影響を大きく受けるために、予めH2ガスのみで800〜1000℃のアニールを行ってSi基板11の表面の水素終端化を行った後、公知の技術で、SiH4/H2ガス雰囲気中、800〜1000℃でSi基板11の表面にSi膜(膜厚100nm)をエピタキシャル成長させる。その後、大気開放せずに、同一反応室内に連続してSiH4/GeH4/Heガスを流してSi膜を介してSi基板11上にSiGe膜14をエピタキシャル成長させる。ここで、段差部を有するSi基板11上にSiGe膜14をエピタキシャル成長するに際して、段差部でのSiGe成長の制御が重要となる。つまり、段差部にSiGe膜14が垂直に近い傾斜角度で成長すると、その近傍(段差部の端部)にファセットと呼ばれる特定の成長面が形成される場合があり、それが形成されると段差部のSiGe膜14中に空洞が形成され、その後の工程で問題が発生する可能性が高くなる。したがって、SiGe膜14中に空洞が形成されないようにするためには、SiGe膜14における段差部の端部の形状は順テーパーにする必要がある。
【0035】
続いて、図3(c)に示すように、(実施の形態1と同様の手法により)SiGe膜14上に膜厚20nmのSiO2膜15及び膜厚150nmのSiN膜16を形成し、pチャネルMOSFET形成領域にレジスト開口部を有するレジストパターンを用いてpチャネルMOSFET形成領域のSiN膜16を除去する。その後、SiN膜16をマスクとして、SiO2膜15を介してpチャネルMOSFET形成領域のSiGe膜14を選択酸化で膜厚250nm分酸化する。なお図3(c)において、17は選択酸化で形成されたGeを含むSiO2膜である。
【0036】
その後、図3(d)に示すように、(実施の形態1と同様に)、SiN膜16及びSiO2膜15、17を除去し、その後、SiGe膜14を酸化して20nmのSiO2膜18を形成する。これにより、pチャネルMOSFET形成領域のSiGe膜14pはGeがSiGe界面にパイルアップし、酸化されたSiGe膜14p中のGeがほとんどすべて界面に集まることとなる。このときの酸化条件は、GeをSiO2/SiGe界面に押し出すために、950℃以上の高温で行う必要がある。必用なSiO2膜18の膜厚は、SiO2/SiGe界面のGe濃度との兼ね合いで決めるが、SiGe膜14p中へのGeの拡散もあるので、結果的にはトランジスタ特性より決めることとなる。
【0037】
その後、図3(e)に示すように、公知の技術により、SiO2膜18を希釈HFで除去した後、公知のCVD法でSiH4/H2ガス雰囲気中、700〜1000℃でSiGe膜14n、14p上に膜厚15nm程度のSi膜19をエピタキシャル成長させる。
【0038】
このようにして形成した基板W11は、Si基板11におけるpチャネルMOSFET形成領域の厚みTp1とnチャネルMOSFET形成領域の厚みTn1との差が、nチャネルMOSFET形成領域のSiGe膜14nの膜厚Tn2とpチャネルMOSFET形成領域のSiGe膜14pの膜厚Tp2との差に略等しくなっている。したがって、基板W11の表面は段差のない平坦面である。
【0039】
[実施の形態3]
図4(a)〜(d)は本発明の実施の形態3の半導体装置の製造方法を説明する概略工程説明図である。この実施の形態3では、上述の実施の形態2で作製した半導体基板を用いて、CMOSトランジスタを製造する方法を図4を用いて以下に説明する。なお、ここでは、実施の形態2で作製した基板を用いた例を示すが、実施の形態1で作製した基板を用いた場合もほぼ同様の方法でCMOSトランジスタの作製が可能である。
【0040】
まず、実施の形態2で作製した基板(図3(e)参照)を用いて、図4(a)に示すように、公知の素子分離技術により、nチャネルMOSFET形成領域とpチャネルMOSFET形成領域との境界部分にSiO2からなる素子分離膜20を埋め込み形成する。
【0041】
次に、図4(b)に示すように、公知の技術により、pチャネルMOSFET形成領域にレジスト開口部を有するフォトレジスト21をマスクに、ボロンイオンを注入エネルギー500KeV、注入量1×1013cm−2でSi基板11中に打ち込み、pチャネルMOSFET形成領域にP型高濃度領域(Pウエル)22を形成する。
【0042】
その後、図4(c)に示すように、公知の技術により、nチャネルMOSFET形成領域にレジスト開口部を有するレジストパターン23をマスクに、リンイオンを注入エネルギー1.5KeV、注入量1×1013cm−2でSi基板11中に打ち込み、nチャネルMOSFET形成領域にN型高濃度領域(Nウエル)24を形成する。続いて、同一のレジストパターン23をマスクとして、水素イオンを注入エネルギー40KeV、注入量1×1016cm−2で注入し、その後600〜1000℃でアニールを行い、微小水素析出物25を形成し、そこから転位ループ26を発生させる。この転位ループ26がSiGe膜14nとSi基板11との界面に到達するとミスフィット転位が形成され、SiGeの歪みが緩和される。
【0043】
そしてその後、公知のCMOSプロセスを用いてCMOSトランジスタを形成する。CMOSプロセスでは、図4(d)に示すように、まず、ゲート酸化膜27を膜厚2〜20nmで形成した後、膜厚200nm程度のポリSi膜を成長させ、異方性の反応性エッチング法により、nチャネルMOSFET形成領域及びpチャネルMOSFET形成領域のそれぞれにゲート電極28、29を形成する。
【0044】
その後、pチャネルMOSFET形成領域が開口したレジストパターンをマスクとして、BF2+イオンを注入エネルギー40KeV、注入量3×1015cm−2で注入する。また、nチャネルMOSFET形成領域が開口したレジストパターンをマスクとして、As+イオンを注入エネルギー40KeV、注入量3×1015cm−2で注入する。そして、レジストパターンを除去した後、900℃程度でアニールを行い、pチャネルMOSFET形成領域及びnチャネルMOSFET形成領域それぞれにソース・ドレインのP+拡散層30とN+拡散層31を形成することにより、図4(d)に示す歪みSiをチャネルとする表面チャネル型のnチャネルMOSFET32と歪みSiGeをチャネルとする埋め込みチャネル型のpチャネルMOSFET33が形成される。
【0045】
このようにして形成されたCMOSトランジスタのnチャネルMOSFET32の移動度の向上率は、「P.M.Carone, V.Venkataraman and J.C.Sturn, International Electron devices and Materials,p.29(1991)」によるとGe30%程度の歪みSiGeで、約50%程度の移動度向上が得られ、一方pチャネルMOSFET33の移動度の向上率は、「J.Welser, J.L.Hoyt, S.Takagi and J.F.Gibbons, International Electron devices and Materials,p.373(1994)」によるとGe20%の歪み緩和したSiGe上の引っ張り歪みをもつSi中にチャネルを形成したpチャネルMOSFETで約70%程度の移動度向上が得られ、nチャネルMOSFET32に対してpチャネルMOSFET33の移動度がほぼ同程に近づくよう向上することが達成可能となる。
【0046】
【発明の効果】
本発明によれば、Si基板上に歪構造のSiGe膜を形成した基板を用いて高速MOSFETを形成する場合に、従来問題となっていたCMOSに対する移動度向上率のアンバランスを解消することができ、1つの基板で、nチャネルMOSFETとpチャネルMOSFETに対して、異なる基板構造を実現して同程度の移動度向上を達成した半導体装置を得ることができる。また、このような異なる基板構造を有する半導体基板を用いることにより、歪みSiを利用して設計する場合に、従来の設計資産が有効に活用可能となる。
【図面の簡単な説明】
【図1】本発明の実施の形態1の半導体装置の製造方法を説明する概略工程説明図である。
【図2】Si基板にSiGe膜をエピタキシャル成長した場合の臨界膜厚の十速値と計算値を示すグラフ図である。
【図3】本発明の実施の形態2の半導体装置の製造方法を説明する概略工程説明図である。
【図4】本発明の実施の形態3の半導体装置の製造方法を説明する概略工程説明図である。
【図5】従来例1の半導体装置の製造方法を説明するための概略工程説明図である。
【図6】従来例2の半導体装置の製造方法を説明するための概略工程説明図である。
【図7】従来例1と同等の歪みSi基板を用いて作製したCMOSトランジスタの移動度のSiに対する向上率のGe濃度依存性を示すグラフ図である。
【符号の説明】
1、11 シリコン基板
2、14 シリコンゲルマニウム膜
3、15 酸化シリコン膜
4、16 窒化シリコン膜
7、19 シリコン膜
32 nチャネルMOSFET
33 pチャネルMOSFET
Tn2、Tp2 膜厚
Tn1、Tp1 厚み
θ 傾斜角度
Claims (10)
- シリコン基板と、このシリコン基板上に形成された、シリコン基板と格子定数の異なるシリコンゲルマニウム膜と、このシリコンゲルマニウム膜上のpチャネルMOSFET形成領域に形成されたpチャネルMOSFETと、シリコンゲルマニウム膜上のnチャネルMOSFET形成領域に形成されたnチャネルMOSFETとを備え、
前記pチャネルMOSFET形成領域のシリコンゲルマニウム膜の膜厚が、nチャネルMOSFET形成領域のシリコンゲルマニウム膜の膜厚より薄いことを特徴とする半導体装置。 - シリコン基板におけるpチャネルMOSFET形成領域の厚みとnチャネルMOSFET形成領域の厚みとの差が、シリコンゲルマニウム膜におけるnチャネルMOSFET形成領域の膜厚とpチャネルMOSFET形成領域の膜厚との差に略等しい請求項1に記載の半導体装置。
- シリコン基板上に、このシリコン基板と格子定数の異なるシリコンゲルマニウム膜を、その膜厚がnチャネルMOSFET形成領域よりもpチャネルMOSFET形成領域の方を薄くして形成する工程(A)と、
前記シリコンゲルマニウム膜上のnチャネルMOSFET形成領域にnチャネルMOSFETを形成し、かつシリコンゲルマニウム膜上のpチャネルMOSFET形成領域にpチャネルMOSFETを形成する工程(B)とを備えることを特徴とする半導体装置の製造方法。 - 工程(A)は、
シリコン基板の全面に、このシリコン基板と格子定数の異なるシリコンゲルマニウム膜を格子整合させながら形成する工程と、
前記シリコンゲルマニウム膜上に酸化シリコン膜、窒化シリコン膜を順次形成する工程と、
前記シリコンゲルマニウム膜上のpチャネルMOSFET形成領域の前記窒化シリコン膜を除去する工程と、
nチャネルMOSFET形成領域に残存する窒化シリコン膜をマスクとして、シリコンゲルマニウム膜のpチャネルMOSFET形成領域を酸化して薄膜化する工程と、
シリコンゲルマニウム膜上のnチャネルMOSFET形成領域に残存する窒化シリコン膜を選択的に除去すると共に、シリコンゲルマニウム膜上の前記酸化シリコンを除去する工程と、
露出したシリコンゲルマニウム膜の全面にシリコン膜を格子整合させながら形成する工程とを含む請求項3に記載の半導体装置の製造方法。 - 工程(A)は、
シリコン基板におけるnチャネルMOSFET形成領域のみをエッチングして、シリコン基板の表面におけるnチャネルMOSFET形成領域とpチャネルMOSFET形成領域との間に段差部を形成する工程と、
前記段差部を有するシリコン基板の全面にシリコンゲルマニウム膜を格子整合させながら形成する工程と、
前記シリコンゲルマニウム膜の全面に酸化シリコン膜、窒化シリコン膜を順次形成する工程と、
前記窒化シリコン膜におけるpチャネルMOSFET形成領域のみを選択的に除去する工程と、
nチャネルMOSFET形成領域のみに残存する窒化シリコン膜をマスクとして、シリコンゲルマニウム膜のpチャネルMOSFET形成領域を酸化して薄膜化する工程と、
nチャネルMOSFET形成領域に残存する窒化シリコン膜を選択的に除去すると共に、シリコンゲルマニウム膜上の前記酸化シリコンを除去する工程と、
露出したシリコンゲルマニウム膜の全面にシリコン膜を格子整合させながら形成する工程とを含む請求項3に記載の半導体装置の製造方法。 - 工程(A)において、シリコンゲルマニウム膜は、Ge濃度が10〜30%、膜厚が200〜500nmで形成され、その後、pチャネルMOSFET形成領域が10〜100nmの膜厚に薄膜化され、
シリコン膜は、5〜30nmの膜厚でシリコンゲルマニウム膜上に形成される請求項4又は5に記載の半導体装置の製造方法。 - 工程(A)において、シリコン基板をエッチングして形成した段差部を70°以下の傾斜角度で傾斜させる請求項5又は6に記載の半導体装置の製造方法。
- 工程(A)において、窒化シリコン膜をマスクとしてシリコンゲルマニウム膜におけるpチャネルMOSFET形成領域を酸化して薄膜化するに際して、700℃以下のウエット酸素雰囲気下で酸化する請求項4〜7の何れか1つに記載の半導体装置の製造方法。
- 工程(A)において、窒化シリコン膜をマスクとしてシリコンゲルマニウム膜におけるpチャネルMOSFET形成領域を酸化して薄膜化するに際して、700℃以下のウエット酸素雰囲気下で酸化し、その後、900℃以上のウエット酸素雰囲気下で酸化を行い、シリコンゲルマニウム膜の膜厚を5〜50nmに薄膜化し、かつpチャネルMOSFET形成領域の半導体膜の濃度を20〜40%に高濃度化する請求項4〜7の何れか1つに記載の半導体装置の製造方法。
- 工程(A)は、シリコンゲルマニウム膜の全面にシリコン膜を格子整合させながら形成した後に、
シリコンゲルマニウム膜のnチャネルMOSFET形成領域に水素イオンを注入し、その後、600℃以上の熱処理を行って、nチャネルMOSFET形成領域のシリコンゲルマニウム膜の歪みを緩和させる工程を含む4〜9の何れか1つに記載の半導体装置の製造方法。
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---|---|---|---|---|
JP2008004910A (ja) * | 2006-06-23 | 2008-01-10 | Interuniv Micro Electronica Centrum Vzw | 歪マルチゲートトランジスタの製造方法およびそこから得られるデバイス |
JP2008504695A (ja) * | 2004-06-24 | 2008-02-14 | インターナショナル・ビジネス・マシーンズ・コーポレーション | CMOSにおいてキャリア移動度を向上させる方法(MOSFETデバイスの圧縮SiGe<110>成長および構造) |
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WO2012176451A1 (ja) | 2011-06-22 | 2012-12-27 | キヤノン電子株式会社 | 磁界検出方法及び磁界検出回路 |
-
2003
- 2003-06-27 JP JP2003185154A patent/JP2005019851A/ja active Pending
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