JP5039912B2 - ヘテロ集積型歪みシリコンｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴ及びその製造方法 - Google Patents

ヘテロ集積型歪みシリコンｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴ及びその製造方法 Download PDF

Info

Publication number
JP5039912B2
JP5039912B2 JP2005309279A JP2005309279A JP5039912B2 JP 5039912 B2 JP5039912 B2 JP 5039912B2 JP 2005309279 A JP2005309279 A JP 2005309279A JP 2005309279 A JP2005309279 A JP 2005309279A JP 5039912 B2 JP5039912 B2 JP 5039912B2
Authority
JP
Japan
Prior art keywords
strained
sige alloy
semiconductor
substrate
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005309279A
Other languages
English (en)
Other versions
JP2006135319A (ja
Inventor
ダイアン・シー・ボイド
ファン・カイ
ケビン・ケイ・チャン
パトリシア・エム・ムーニー
カーン・リム
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JP2006135319A publication Critical patent/JP2006135319A/ja
Application granted granted Critical
Publication of JP5039912B2 publication Critical patent/JP5039912B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/938—Lattice strain control or utilization

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Recrystallisation Techniques (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本発明は、ｎ型及びｐ型金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスに使用するための半導体構造体と、こうした構造体を製造する方法とに関する。より具体的には、これらの半導体構造体は、ｎ型ＭＯＳＦＥＴが製造されるウェハ領域の層構造が、ｐ型ＭＯＳＦＥＴが製造されるウェハ領域の層構造とは異なるものとなるように製造される。本発明はまた、二軸引っ張り歪み状態のＳｉ含有層を含むｎ型ＭＯＳＦＥＴのための構造体を作製する方法に向けられ、該Ｓｉ含有層は、該ｎ型ＭＯＳＦＥＴの活性領域であり、したがって、標準的なバルクＳｉ基板又はシリコン・オン・インシュレータ（ＳＯＩ）基板上に製造された同様のｎ型ＭＯＳＦＥＴと比べてデバイス性能を向上させる。
二軸引っ張り歪み状態のＳｉ含有層内に製造されたｎ型ＭＯＳＦＥＴの性能は、非歪みＳｉ含有基板、例えばバルクＳｉ基板又はＳＯＩ基板内に製造された同じ大きさのデバイスの性能と比べて向上することが立証されている。ｎ型ＭＯＳＦＥＴの性能向上の大きさは、Ｓｉ内の二軸引っ張り歪みが増すにつれて増加する。この知見は、例えば、非特許文献１において報告されている。
二軸引っ張り歪みの値が約１％未満の場合には、ｐ型ＭＯＳＦＥＴの性能は、バルクＳｉ又はＳＯＩ内に製造された同じ大きさのデバイスの性能と比べて低下することも実証された。このことは、電子移動度についてのデータである図１、及び、正孔移動度についてのデータである図２に示される。
しかしながら、二軸引っ張り歪みの値が約１％より大きい場合には、ｐ型ＭＯＳＦＥＴの性能は、非歪みＳｉ含有材料内に製造された同様の大きさのｐ型ＭＯＳＦＥＴの性能と比べて著しく向上する。したがって、ｎ型ＭＯＳＦＥＴが製造されることになるウェハ領域にのみ、約１％未満の二軸引っ張り歪み状態のＳｉ含有材料を作製し、ｐ型ＭＯＳＦＥＴが製造されることになるウェハ領域には作製しない方法が必要である。
ウェハ表面全体に二軸引っ張り歪み状態のＳｉ含有層を作製する幾つかの異なった方法が実施されてきた。これらの方法は、典型的には、二軸引っ張り歪み状態にある疑似格子整合Ｓｉ含有層のエピタキシャル成長のための「仮想基板（ｖｉｒｔｕａｌ ｓｕｂｓｔｒａｔｅ）」として機能する歪み緩和ＳｉＧｅバッファ層を利用するものである。Ｓｉ含有層内の二軸引っ張り歪みの程度は、合金組成とＳｉＧｅバッファ層の歪み緩和の程度とによって決まる。ＳｉＧｅバッファ層の歪み緩和は、典型的には、６０°ミスフィット転位の導入によって生じるため、ＳｉＧｅバッファ層を製造するときに、これらのミスフィット転位に伴う貫通アームを最小にするように細心の注意を払わなければならない。貫通転位はデバイスがあるウェハ表面まで延び、そのためデバイス性能を低下させることがある。
最も一般的に用いられるＳｉＧｅ仮想基板は、合金組成が所要の値まで連続的に又は段階的に増加する極めて薄い（数μｍの）ＳｉＧｅ層と、所望の均一な合金組成を持つ極めて薄い（数μｍの）別の層から構成される。こうした勾配の付いた薄いバッファ層は、貫通転位の密度が低いことが明らかにされており、したがって、ＣＭＯＳ用途に適する可能性がある。例えば、Ｆ．Ｋ．ＬｅＧｏｕｅｓらの特許文献１、並びに他の非特許文献２、非特許文献３、非特許文献４を参照されたい。
制御された方法で転位核生成源を導入するためのＨｅ原子又は他の原子のイオン注入を用いて歪み緩和ＳｉＧｅバッファ層を製造する代替的な方法も、実施されてきた。Ｈｅイオン注入を用いるこの特殊な方法は、例えば、非特許文献５、非特許文献６、非特許文献７、非特許文献８、非特許文献９、Ｓ．Ｈ．Ｃｈｒｉｓｔｉａｎｓｅｎらの特許文献２及び特許文献３、並びに、２００２年１１月１９日に出願された特許文献４に記載される。
イオン注入手法においては、まず、二軸圧縮歪み状態にある疑似格子整合又はほぼ疑似格子整合の薄いＳｉＧｅ層を、Ｓｉ含有基板上に成長させる。次いで、Ｈｅ原子又は他の原子を、このＳｉＧｅ／Ｓｉ含有ヘテロ構造体内に注入する。注入エネルギーは、注入されたＨｅの注入距離がＳｉＧｅ／Ｓｉ界面下の約２００ｎｍに位置するように選択される。次いで、Ｈｅ又はＮ２雰囲気の炉内において、７００℃を超える温度で少なくとも１０分間、ウェハをアニールする。アニールの際に、Ｈｅによって生じる気泡又は板状欠陥が形成される。これらの欠陥は、ＳｉＧｅ層の厚さに応じて圧縮歪みを約７０〜８０％緩和するミスフィット転位の核生成源である。これらのＳｉＧｅバッファ層における貫通転位密度は、ＳｉＧｅ層に注入されたＨｅの量と相関関係があることが見出されており、非特許文献７を参照されたい。所与のＨｅ注入量について、ＳｉＧｅ層がより薄くなり、かつ、注入原子が比較的深いが依然として表面に十分近い位置にあるときにＳｉＧｅ層が緩和するようになる最小の密度が存在する（図３を参照）。歪み緩和の程度はＳｉＧｅ層の厚さとともに増大し、このことは、各々の合金組成についてＳｉＧｅ層をできるだけ厚くすべきであることを示している。
注入されず、かつ、注入されたウェハと同じ条件の下でアニールされたウェハにおいては、歪み緩和は、ほとんど又は全く生じない（図４及び図５を参照）。最終的に、デバイス構造は、緩和ＳｉＧｅバッファ層と同じ合金組成の付加的なＳｉＧｅ層か、又は、二軸引っ張り歪み状態の薄い疑似格子整合Ｓｉ含有層が続く７０〜８０％歪み緩和ＳｉＧｅ層の面内格子定数と一致するように面内格子定数を選択した合金組成を持つ付加的なＳｉＧｅ層のエピタキシャル成長によって、完成する。結果として得られる、注入され、アニールされたＳｉＧｅバッファ層の厚さは、勾配の付いたＳｉＧｅバッファ層の厚さのわずか１０％とすることができ、同程度の貫通転位密度と、より平滑な表面とを有する。この従来方法は、デバイス製造コストを低減させる利点ももたらす。
米国特許第５，６５９，１８７号明細書 米国特許第６，５９３，６２５号明細書 米国特許第６，７０９，９０３号明細書 米国出願連続番号第１０／２９９，８８０号明細書 K. Rim, et al., 2002 Symposium on VLSITechnology Digest of Technical Papers, 98 (2002) F.K. LeGoues, etal., J. Appl. Phys. 71, 4230 (1992) E.A. Fitzgerald, et al., Appl. Phys. Lett. 59, 811 (1991) G. Kissinger, et al., Appl. Phys. Let. 66,2083 (1995) S. H. Christiansen, et al. Mat. Res. Soc. Symp.Proc. 686, 27-32 (2002) M. Luysberg, et al., J. Appl. Phys. 92, 4290 (2002) J. Cai, et al., J. Appl.Phys. 95, 5347 (2004) J. Cai, et al., Mat. Res. Soc. Symp. Proc. 809, B8.2 (2004) D. Buca, et al., Mat. Res. Soc. Symp. Proc. 809, B1.6 (2004)
しかしながら、１％未満の二軸引っ張り歪み状態にあるＳｉ含有層に製造されたｐ型ＭＯＳＦＥＴの性能低下を考慮すると、さらなる改善が必要である。特に、ｎ型ＭＯＳＦＥＴが製造されることになるウェハ領域にのみ歪み緩和ＳｉＧｅ仮想基板と二軸引っ張り歪み状態のＳｉ含有層とを含み、ｐ型ＭＯＳＦＥＴが製造されることになるウェハ領域には異なる層構造を含む構造体を製造するための新たな改善された方法が望まれる。
本発明は、転位核生成源として機能する欠陥を生成するためにＨｅ原子又は他の原子のイオン注入を使用することによって、電界効果トランジスタ（ＦＥＴ）のような歪み層状デバイスの「仮想基板」として利用する層状構造体を得る方法に関する。Ｈｅ原子又は他の原子のＳｉＧｅ層内への注入を防止するために、本発明の方法は、まず、Ｈｅ原子の注入距離が典型的にはＳｉ含有基板の表面下約２００ｎｍに位置するように注入エネルギーを選択して、Ｈｅ原子又は別の原子を該Ｓｉ含有基板に注入する工程手順を提供する。
続いて、厳密に疑似格子整合又はほぼ疑似格子整合のＳｉＧｅ合金層を、この層の成長中にＨｅ又は他の注入原子が基板から拡散しない程度の低温で、ウェハ上に成長させる。ＵＨＶＣＶＤ又はＭＢＥなどの他の低温成長方法と比較してＳｉＧｅ層の成長速度が相対的に速い急速加熱化学気相堆積（ＲＴＣＶＤ）として知られる成長方法は、Ｈｅ又は他の注入原子の外部拡散が最小限であるため、本発明の工程に適している。ＳｉＧｅ層の成長後、ウェハは、典型的には、成長室内においてその場でアニールされる。ここでも、ＲＴＣＶＤ方法は、基板がアーク灯によって加熱され、それによって基板温度を極めて急速に変化させることが可能であるため、理想的には本発明の工程に適している。注入原子によって決まる適切なアニール手順の後、基板温度を６００℃まで低下させ、二軸引っ張り歪み状態の疑似格子整合Ｓｉ層を成長させる。
本発明の工程は、特許文献３に記載される方法を含む従来方法に優る明らかな利点を有する。例えば、１つのステップを単一ツールの使用と定義すると、ＳｉＧｅ層の成長とＨｅ原子又は他の原子種の注入の順序を変えることによって、工程ステップの数は４ステップから２ステップに減少する。さらに、ＳｉＧｅ層の成長と、アニールと、それに続く半導体キャップの成長とを単一ツール内で連続的に行うことによって、基板表面の清浄度が維持され、従来方法の炉内においてイオン注入及びアニールの後に必要な基板洗浄ステップを省略することができる。
このように、本発明の方法は、こうした歪み半導体基板を製造するコストを大幅に削減する。本発明の第１の実施形態においては、ウェハ全体が同一の層状構造を有する。したがって、ｐ型ＭＯＳＦＥＴの性能を低下させないように、半導体キャップの二軸圧縮歪みは約１％以上であることが望ましい。
本発明の工程のさらなる利点は、低不整合歪み、すなわち約１％より小さい歪みを持つＳｉＧｅ層の場合には、ｎ型ＭＯＳＦＥＴが製造されることになる領域にのみＨｅ原子又は他の原子を注入することによって、ｐ型ＭＯＳＦＥＴの性能低下を防止できることである。ＳｉＧｅ層が十分薄いものと仮定すると、注入されていないウェハ領域にはＳｉＧｅ層の歪み緩和はごくわずかしか生じない。したがって、こうした領域では、半導体キャップの面内格子定数は、下層の非歪みＳｉ含有基板の面内格子定数と同じであり、これらの領域に製造されたｐ型ＭＯＳＦＥＴは、バルクＳｉ基板又はＳＯＩ基板に製造されたものと同じ性能を有する。このように、ｎ型ＭＯＳＦＥＴが製造されることになる領域にのみ注入される本発明の第２の実施形態においては、本発明の工程は、製造コストを低減させるだけでなく、ｐ型ＭＯＳＦＥＴの劣化を防止しながら、性能が向上したｎ型ＭＯＳＦＥＴを製造する。
しかしながら、二軸圧縮歪み状態のＳｉＧｅに製造されたｐ型ＭＯＳＦＥＴの性能は、Ｓｉに製造された同程度の大きさのｐ型ＭＯＳＦＥＴと比べて向上することも知られている。したがって、本発明の第３の実施形態においては、基板の注入されなかった領域から半導体キャップが除去され、ｐ型ＭＯＳＦＥＴは、圧縮歪みＳｉＧｅ層に製造される。このようにして、二軸引っ張り歪み状態の半導体材料に製造された、性能が向上したｎ型ＭＯＳＦＥＴに加えて、非歪みＳｉに製造されたものと比べて性能が向上したｐ型ＭＯＳＦＥＴが得られる。
本発明の第４の実施形態においては、Ｈｅ原子又は他の原子の注入は、Ｓｉ含有基板のｎ型ＭＯＳＦＥＴが製造される領域にのみ行われ、厳密に疑似格子整合又はほぼ疑似格子整合のＳｉＧｅ層は、それらの同じ領域にのみ選択的に成長させ、ｐ型ＭＯＳＦＥＴ又は他の回路要素が製造される他の領域には成長させない。前述の実施形態は、十分に薄く、注入されなかったウェハ領域には歪み緩和が生じないＳｉＧｅ層に限定される。本発明の第４の実施形態は、より厚いＳｉＧｅ層を使用して、ＳｉＧｅの歪み緩和を増大させ、より程度の大きな二軸引っ張り歪みを半導体キャップに与えることを可能にする。ＳｉＧｅ層は相対的に薄い（＜０．５μｍ）ため、本発明のこの実施形態は、後のデバイス製造ステップに対して重大な問題をもたらすことはないと考えられる。
Ｈｅ原子又は他の原子が注入される基板の領域は、デバイス分離に用いられるマスク・レベルを用いて定めることができることも提案される。保護マスクを用いて、ｐ型ＭＯＳＦＥＴ又は注入されていない他のデバイスを含むウェハ領域を覆うことができる。このようにして、すべてのｎ型ＭＯＳＦＥＴ又は選択されたｎ型ＭＯＳＦＥＴのみのいずれかを、歪み半導体デバイスとすることができるであろう。この同じマスクは、次に続く上述の製造ステップに用いることもできる。
広義には、本発明の方法は、
Ｓｉ含有基板の表面内部に少なくとも１つの損傷領域を形成するステップと、
該Ｓｉ含有基板の該表面の少なくとも一部分の上に歪みＳｉＧｅ合金を形成するステップと、
欠陥に起因する歪み緩和によって該歪みＳｉＧｅ合金を実質的に緩和させるように、約７００℃以上の温度でアニールするステップと、
実質的に緩和した該歪みＳｉＧｅ合金の上に歪み半導体キャップを形成するステップと、
を含む。
上述の方法に加えて、本発明は、本方法によって形成される半導体構造体にも関する。広義には、本発明の半導体構造体は、
内部に板状欠陥及び転位ループが存在するＳｉ含有基板と、
該Ｓｉ含有基板の一部分の上に配置され、該板状欠陥及び該転位ループの上に配置される実質的に緩和したＳｉＧｅの少なくとも１つの領域と、
前記実質的に緩和したＳｉＧｅの上に配置される歪み半導体の少なくとも１つの領域と、
を備える。
ここで、仮想基板とそれを製造する方法を提供する本発明は、図６〜図１８に言及する以下の記載を参照することによって、より詳細に説明されることになる。本出願の図面は、例示目的で与えられるものであり、したがって、縮尺通りには描かれていないことに留意されたい。
図６〜図９は、本発明の第１の実施形態の様々な工程ステップを経た仮想基板又は半導体構造体を示す断面図である。広義には、第１の実施形態は、Ｈｅ原子又は他の原子のイオンを単結晶Ｓｉ含有基板に注入して該基板内部に損傷領域を形成するステップと、該Ｓｉ含有基板の表面に歪みＳｉＧｅ合金層を形成するステップと、該歪みＳｉＧｅ合金層を実質的に緩和させ、上記損傷領域内部に板状欠陥及び転位ループなどの欠陥を形成させるようにアニールするステップと、実質的に緩和したＳｉＧｅ合金層の上に歪み半導体層を形成するステップとを含む。ここで、本発明の実施形態をより詳細に説明する。
図６は、表面下に損傷領域１４が位置している単結晶Ｓｉ含有基板１２を含む構造体１０を示す。本出願を通して用いられる「Ｓｉ含有」という用語は、シリコンを含むいずれかの半導体材料を指す。例示的には、Ｓｉ含有半導体材料は、Ｓｉ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、シリコン・オン・インシュレータ（ＳＯＩ）、シリコン・ゲルマニウム・オン・インシュレータ（ＳＧＯＩ）、又は他の同様の材料を含むものとすることができる。
損傷領域１４は、ヘリウム（Ｈｅ）、水素（Ｈ）、重水素（Ｄ）、ホウ素（Ｂ）、窒素（Ｎ）、又はそれらの混合物などの軽原子を、Ｓｉ含有基板１２に注入することによって形成される。１つの好ましい実施形態においては、Ｈｅが、単結晶Ｓｉ含有基板１２に注入される。注入イオンは、Ｓｉ含有基板１２の上面の下方におけるいかなる深さにも注入することができる。典型的には、イオンは、Ｓｉ含有基板１２の上面の下方約９０ｎｍから約３００ｎｍに注入され、より典型的には、注入距離は、該Ｓｉ含有基板１２の上面の下方２００ｎｍである。
具体的には、損傷領域１４は、上述の原子の少なくとも１つを、約５×１０１５から約２×１０１６ｃｍ−２のイオン注入量でＳｉ含有基板１２に注入することによって形成される。より典型的には、損傷領域１４をＳｉ含有基板１２の内部に形成するのに用いられるイオン注入量は、約７×１０１５から約１×１０１６ｃｍ−２である。
Ｓｉ含有基板１２の内部に損傷領域１４を形成する際に用いられる注入ステップは、上述の軽原子のうちの１つを注入種として用いる単一の注入ステップからなるものとすることができる。本発明においては、多数の注入ステップを用いることも考えられる。例えば、本発明は、第１の軽原子をＳｉ含有基板１２に注入する第１のイオン注入ステップと、それに続いて、（第１の軽原子と同一又は異なるものとすることができるが、異なることが好ましい）第２の軽原子を該Ｓｉ含有基板１２に注入する第２のイオン注入ステップとすることができる。こうした実施形態においては、一方の注入は、少なくともＨｅイオン注入ステップを含むことが好ましい。複数のイオン注入が行われるときは、複数のイオンを、Ｓｉ含有基板１２の表面下の同じ深さ又は異なる深さ（上述の範囲内であることが好ましい）に注入することができる。
本発明の第１の実施形態においては、軽原子は、Ｓｉ含有基板１２の全域すなわち表面にわたって注入される。イオン注入は、当業者に周知の標準的なイオン注入ツールを利用して行うことができる。
次に、図７に示されるように、歪みＳｉＧｅ合金層１６が、損傷領域１４を含むＳｉ含有基板１２の表面上に形成される。「歪み」とは、ＳｉＧｅ合金が、そこに関連する圧縮応力又は引っ張り応力を有することを意味する。歪みＳｉＧｅ合金層は、ほぼ疑似格子整合（ｐｓｅｕｄｏｍｏｒｐｈｉｃ）又は厳密に疑似格子整合のＳｉ１−ｘＧｅｘ材料であり、ここでｘ（Ｇｅのモル分率）は一定で、かつ、約０．０１から約１未満であり、好ましくはｘが約０．１５から約０．４０であるか、又は、ｘはＳｉ含有基板１２の表面における０からＳｉＧｅ合金層１６の上部領域におけるより高い値（典型的には、約０．０１から約１未満の範囲）まで増加する、勾配の付いた組成である。
歪みＳｉＧｅ合金層１６は、ＳｉＧｅ合金層１６の組成と、それを形成する際に用いられる技術とに大きく依存することになる厚さを有する。典型的には、歪みＳｉＧｅ合金層１６は、約５から約５００ｎｍの厚さを有し、より典型的には、約７５から約２５０ｎｍの厚さを有する。
歪みＳｉＧｅ合金層１６は、こうした層を単結晶Ｓｉ含有基板の上に形成することができるいずれかのエピタキシャル成長工程を利用して形成される。損傷領域１４を含む単結晶Ｓｉ含有基板１２の上に歪みＳｉＧｅ合金層１６を堆積させるのに用いることができる様々な成長工程の例は、超高真空化学気相堆積（ＵＨＶＣＶＤ）、急速加熱化学気相堆積（ＲＴＣＶＤ）、ＣＶＤ、分子線エピタキシ、プラズマ補助化学気相堆積（ＰＥＣＶＤ）、イオン補助堆積、又は、化学線エピタキシを含む。しかしながら、ＲＴＣＶＤを利用して、損傷領域１４を含むＳｉ含有基板１２の表面上に歪みＳｉＧｅ合金層１６を成長させることが好ましい。ＲＴＣＶＤでは、成長速度は（約６００℃以下のオーダーの）他の低温成長方法と比べて相対的に速く、それにより損傷領域１４からのイオンの外部拡散を最小にする。
次いで、図７に示される構造体は、板状欠陥及び転位ループの形成によって歪みＳｉＧｅ合金層１６を実質的に緩和させることができるアニール・ステップにかけられる。このアニール・ステップを行った後に形成される結果としての構造体は、例えば図８に示される。図８に示される構造体においては、参照番号１８が実質的に緩和したＳｉＧｅ合金層を示し、参照番号２０が板状欠陥（ｐｌａｔｅｌｅｔｓ）又は気泡を示し、参照番号２２が転位ループ又は転位ハーフ・ループを示す。「板状欠陥」及び「気泡」という用語は、本発明においては相互に置き換えて用いることができ、一方、「転位ループ」及び「転位ハーフ・ループ」も、相互に置き換えて用いることができることに留意されたい。具体的には、アニールは、非酸化性環境内において７００℃を上回る温度で行われる。より典型的には、アニールは、約７５０℃から約９００℃の範囲内の温度で行われる。異なるランプアップ・ステップ、恒温サイクル、クールダウン・ステップを含む様々な加熱方式を利用することができる。工程全体を通して単一環境を用いるか、又は、アニール・サイクルの際に、所望の異なる環境を用いることができる。
ここで用いられる「非酸化性」という用語は、酸素又は酸素源を含まないいずれかの環境を含む。このような非酸化性環境の例は、例えば、Ｈｅ、Ｎｅ、Ａｒ、Ｘｅ、Ｈ２、Ｎ２、又はこれらの混合物を含む。
アニールは、熱処理炉アニール、急速加熱アニール、レーザー・アニール、スパイク・アニール、又は、板状欠陥及び転位ループの形成によって（「欠陥に起因する歪み緩和によって」）歪みＳｉＧｅ合金層を少なくとも実質的に緩和することができる他の関連アニール工程を用いて、行うことができる。１つの好ましい実施形態においては、アニールは、ウェハ温度を極めて急速に変化させることができるアーク灯を用いて行うことができる。アニールは、層１６及び層２４を成長させるのに用いられるものと同じ反応室内で行うか、又は、層１６若しくは層２４を形成するのに用いられるものと異なる反応室内で行うことができる。好ましい実施形態においては、アニールは、その場で（ｉｎ−ｓｉｔｕ）、すなわち、層１６及び層２４を成長させるのに用いられるものと同じ反応室内で行うことが好ましい。
上述のように、アニール・ステップによって、歪みＳｉＧｅ合金層の実質的な緩和を引き起こすことができる。「実質的な緩和」とは、少なくとも６０％以上の測定緩和値を意味する。好ましくは、アニール後の歪みＳｉＧｅ合金層１６は、８５％より大きい測定緩和値を有する。結果として得られる実質的に緩和したＳｉＧｅ合金層１８の内部には、（貫通欠陥などの）極めて少数の欠陥しか存在しない。すなわち、実質的に緩和したＳｉＧｅ合金層１８は、約５Ｅ７（すなわち、５×１０７）ｃｍ−２又はそれ以下の欠陥密度を有する。
上述のように、アニール・ステップは、先の損傷領域１４内に、板状欠陥又は気泡２０及び転位ループ又は転位ハーフ・ループ２２を形成させる。具体的には、板状欠陥又は気泡２０は、アニールの際に、Ｓｉ含有基板１２の上面下約１００から約２００ｎｍの深さに形成される。板状欠陥又は気泡２０の領域における高度の歪みは、板状欠陥又は気泡２０のところに転位ハーフ・ループ（すなわち、転位ループ２２）の核生成をもたらす。転位ループ又は転位ハーフ・ループ２２は、基板１２と歪みＳｉＧｅ合金層１６との間の界面まで移動し、そこで、層１６内の格子不整合歪みを解放する長いミスフィット転位セグメントが形成される。
歪みＳｉＧｅ合金層を形成するステップ及びアニールするステップを何度も繰り返して、多層構造体を構成できることに留意すべきである。
アニール後、図９に示される構造体を構成するように、図８に示される構造体の上に歪み半導体キャップ２４が形成される。歪み半導体キャップ２４は、例えば、Ｓｉ、ＳｉＧｅ、Ｇｅ、ＳｉＣ、ＳｉＧｅＣ、又はそれらの多層構造などのいずれかの種類の半導体材料を含む。
歪み半導体キャップ２４は、上述のエピタキシャル成長工程のいずれかを使用して形成される。層１６及び層２４の成長は、２つの層の堆積の間で真空が破られない同一の反応室内で行うことができることに留意すべきである。代替的には、層１６及び層２４を、異なる反応室内で形成することができる。
歪み半導体キャップ２４は、引っ張り歪み又は圧縮歪みのいずれかの状態にすることができる。典型的には、１つの実施形態において、１％より小さい歪みを有する二軸引っ張り歪み半導体キャップ２４が形成される。別の実施形態においては、１％より大きい歪みを有する二軸引っ張り歪み材料が形成される。形成される歪み半導体キャップ２４の厚さは、半導体材料の種類と、それを堆積させるのに用いられる方法とに大きく依存する。典型的には、堆積させた歪み半導体キャップ２４の厚さは、約１０から約４０ｎｍであり、より典型的には、約１５から約３０ｎｍの厚さである。
図９に示される結果として得られる構造体は、板状欠陥又は気泡２０及び転位ループ又は転位ハーフ・ループ２２を含むＳｉ含有基板１２の上に、緩和ＳｉＧｅ合金層１８と歪み半導体キャップ２４とのブランケット層を含むものである。
図１０から図１３は、本発明の第２の実施形態を示すものであり、ここでは、ＳｉＧｅ合金層の緩和領域及び歪み領域の上に、半導体キャップの歪み領域及び非歪み領域が形成される。本発明のこの第２の実施形態は、Ｓｉ含有基板に不連続かつ分離した損傷領域を形成するために該Ｓｉ含有基板内への軽原子の注入が選択的に行われること以外は、第１の実施形態と同様である。
図１０は、選択的イオン注入ステップの後に形成される構造体５０を示す。示されるように、不連続かつ分離した損傷領域１４は、Ｓｉ含有基板１２の内部に形成される。２つの不連続かつ分離した損傷領域が示されているが、最低でも１つの、又は３つ以上の不連続かつ分離した損傷領域がＳｉ含有基板内部に形成されれば、本発明は機能する。
ブランケット・イオン注入ステップが用いられた第１の実施形態とは異なり、第２の実施形態は、マスク・イオン注入工程を使用して、軽原子をＳｉ含有基板１２に注入する。注入の前にリソグラフィによってＳｉ含有基板１２の上にマスクを形成するか、注入ステップ自体の間にＳｉ含有基板１２の表面上に置かれるマスクを用いることができる。マスク・イオン注入ステップに用いられる軽原子の種類及び条件は、マスクなしのすなわちブランケット・イオン注入が行われた第１の実施形態において上述したものと同様である。
次に、図１１に示されるように、不連続かつ分離した損傷領域１４を含むＳｉ含有基板１２の表面上に、歪みＳｉＧｅ合金層１６が形成される。歪みＳｉＧｅ合金層１６の形成は、本発明の第１の実施形態において上述したように行われる。
次いで、上述のアニール・ステップが行われ、図１２に示される構造体が得られる。ここで示されるように、歪みＳｉＧｅ合金層１６の（損傷領域の上の）アニール領域は、アニールの際に実質的に緩和されるが、歪みＳｉＧｅ合金層の（基板のいかなる損傷領域も含まない部分の上の）他の領域は、アニール後も変化しない。図１２において、参照番号１８は実質的に緩和されたＳｉＧｅ領域を表し、一方、参照番号１６は、アニール後に歪んだまま残る歪みＳｉＧｅ層の領域を表す。歪みＳｉＧｅ合金層１６の実質的な緩和は、損傷領域１４の上に重なる層の領域で生じることに留意すべきである。第１の実施形態の場合と同様に、アニールの際、損傷領域を含む領域に板状欠陥又は気泡２０及び転位ループ又は転位ハーフ・ループ２２が形成され、次にそれが、歪みＳｉＧｅ合金層１６の重なり領域１８の歪み緩和を生じさせる。
次に、実質的に緩和された領域１８と歪み領域１６とを有するＳｉＧｅ層を含む構造体の上に、半導体キャップ５２が形成される。半導体キャップ５２は、本発明の第１の実施形態のキャップ２４に関連して説明した半導体材料のいずれかを含む。半導体キャップ５２は、歪み半導体層２４を堆積させるのに用いられるものと同じ工程を使用して形成される。この実施形態においては、緩和領域１８の上に位置する半導体キャップ５２の領域は、（図１３において５４として表示されるように）歪み状態であり、一方、歪み領域１６の上に位置する半導体キャップ５２の領域は、（図１３において５６として表示されるように）非歪み状態である。
本発明の第３の実施形態は、非歪み領域５６が選択的エッチング工程を使用して図１３に示される構造体から除去されること以外は、上述の第２の実施形態と同一である。具体的には、選択的エッチング工程は、パターン形成レジスト（図示せず）を堆積及びリソグラフィによって半導体キャップ５２の歪み領域５４の上に形成することにより、行われる。パターン形成レジストは、歪み領域５４を保護するが、非歪み領域５６を露出された状態のままにする。次いで、露出された非歪み領域５６は、反応性イオン・エッチング、イオン・ビーム・エッチング、プラズマ・エッチング、又はレーザ切断などのドライ・エッチング工程によって除去される。図１４は、この選択的除去工程の後に形成される構造体を示す。
図１５から図１８には、本発明の第４の実施形態が示される。この実施形態は、図１５に示される構造体５０を準備することから始まる。ここで示されるように、構造体５０は、不連続かつ分離した損傷領域１４が内部に配置されているＳｉ含有基板１２を含む。図１５に示される構造体は図１０に示されるものと同じであり、したがって、図１０に関して上述された工程は、本発明のこの実施形態についてここで適用することができる。具体的には、マスク・イオン注入工程が、図１５に示される構造体５０を形成するのに用いられる。
次に、図１６に示されるように、Ｓｉ含有基板１２の上の、不連続かつ分離した損傷領域１４の上に位置する領域に、歪みＳｉＧｅ合金１６の領域を選択的に成長させる。歪みＳｉＧｅ合金１６の選択的成長は、不連続かつ分離した損傷領域１４をＳｉ含有基板１２の内部に形成するのに用いられるものと同じパターン形成マスクか、又は異なるパターン形成マスクのいずれかを使用して、達成することができる。ＳｉＧｅ合金層の成長は、典型的にはまずパターン形成マスクをＳｉ含有基板１２の表面上に形成する上述の成長方法の１つを利用して、達成される。パターン形成マスクは、イオン注入ステップの前又は後に形成することができる。好ましくは、歪みＳｉＧｅ合金１６の領域を選択的に形成するのに用いられるパターン形成マスクは、イオン注入ステップの前に形成される。
次いで、選択的に成長させた歪みＳｉＧｅ合金１６の領域を含む構造体を、本発明の第１の実施形態において上述したようにアニールし、図１７に示される構造体を得る。図１７に示される構造体は、実質的に緩和したＳｉＧｅの領域１８と、板状欠陥２０と、転位ループ２２とを含む。
次に、図１８に示されるように、実質的に緩和したＳｉＧｅ合金１８の領域の上に、歪みＳｉであることが好ましい歪み半導体キャップ２４を選択的に成長させる。歪み半導体キャップ２４は、上述の成長工程の１つを使用して形成される。歪み半導体キャップ２４の選択的成長の前に、パターン形成マスクを用いることができる。パターン形成マスクは、領域１４又は歪みＳｉＧｅ合金の領域を形成するのに用いられるものと同じパターン形成マスク、又はそれとは異なるパターン形成マスクとすることができる。
上述の４つの実施形態のいずれかにおいて、アニールし、実質的に緩和したＳｉＧｅ合金の上に半導体層を成長させた後、構造体上に、１つ又はそれ以上の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を形成することができる。ＭＯＳＦＥＴは、当該技術分野で周知である従来の相補型金属酸化物半導体（ＣＭＯＳ）工程を利用して形成される。
第１の実施形態においては、構造体全体は、同一の層状構造を有する。したがって、ｐ型ＭＯＳＦＥＴの性能が低下しないように、層２４の二軸圧縮歪みが約１％以上であることが望ましい。
第２の実施形態においては、ｐ型ＭＯＳＦＥＴが半導体層５２の非歪み領域５６の上に製造され、一方、ｎ型ＭＯＳＦＥＴが半導体層５２の歪み領域５４の上に製造される。
本発明の第３の実施形態においては、ｐ型ＭＯＳＦＥＴが歪みＳｉＧｅ１６の領域の上に製造され、一方、ｎ型ＭＯＳＦＥＴが残りの歪み半導体５４の領域の上に製造される。
第４の実施形態においては、ｐ型ＭＯＳＦＥＴが基板１２の上に製造され、一方、ｎ型ＭＯＳＦＥＴは歪み半導体層２４の上に製造される。
本発明は、本発明の好ましい実施形態に関して具体的に示され、説明されたが、当業者であれば、本発明の範囲及び精神から逸脱することなく、形態及び詳細に関する前述の及び他の変更を行うことができることを理解するであろう。したがって、本発明は、説明され、示された厳密な形態及び詳細に限定されるのではなく、特許請求の範囲内に含まれるものであることを意図している。
ｎ型ＭＯＳＦＥＴの有効電子移動度を、Ｓｉ含有層における歪みとＳｉＧｅバッファ層の１００％歪み緩和を仮定するＳｉＧｅ「仮想基板」の等価組成との関数として示す図である。 ｐ型ＭＯＳＦＥＴの有効ホール移動度を、Ｓｉ含有層における歪みとＳｉＧｅバッファ層の１００％歪み緩和を仮定するＳｉＧｅ「仮想基板」の等価組成との関数として示す図である。 １９６ｎｍ厚のＳｉ０．７Ｇｅ０．３／Ｓｉ構造体に３８ｋｅＶで注入されたＨｅ＋についてシミュレートされたヘリウム分布である。ＲｐはＨｅの注入距離であり、ｔはＳｉＧｅ層の厚さであり、ＤはＳｉＧｅ／Ｓｉ界面に対する注入深さである。シミュレーション・ソフトウェアはＳＲＩＭ２０００であった。シミュレーションに用いたＨｅ原子の総数は２００００である。 歪み緩和のパーセンテージ対ＳｉＧｅ層厚さを示す図である。ＵＨＶＣＶＤによって２００ｍｍウェハ上に成長させたＳｉ１−ｘＧｅｘ層の歪み緩和を、ｘ＝０．１６（黒丸及び白丸）及びｘ＝０．２０（黒四角及び白四角）について示す。サンプルは、８００℃又は８５０℃で、少なくとも１０分間アニールした。白抜き記号は注入されなかったウェハ領域である。黒塗り記号は、ＳｉＧｅ／Ｓｉ界面の下１４０〜２００ｎｍの深さにおいて、１×１０１６ｃｍ−２のヘリウムが注入された領域である。ＸＲＤによって測定された歪み緩和の誤差は、約±３％である。データは、非特許文献７から引用している。 歪み緩和のパーセンテージ対ＳｉＧｅ層厚さを示す図である。３つの異なる反応装置、すなわち、ＵＨＶＣＶＤ−２００（黒四角及び白四角）、ＲＴＣＶＤ−２００（黒丸及び白丸）、及びＲＴＣＶＤ−３００（黒三角及び白三角）内で成長させたＳｉ０．８Ｇｅ０．２の歪み緩和を示す。サンプルは、８００℃又は８５０℃で、少なくとも１０分間アニールした。白抜き記号は注入されなかったウェハ領域である。黒塗り記号は、ＳｉＧｅ／Ｓｉ界面の下１４０〜２００ｎｍの深さにおいて、１×１０１６ｃｍ−２のヘリウムが注入された領域である。ＸＲＤによって測定された歪み緩和の誤差は、約±３％である。データは、非特許文献７から引用している。 本発明の第１の実施形態において使用した基本的な工程ステップ（注入ステップ）を経た半導体構造体を示す断面図である。 本発明の第１の実施形態において使用した基本的な工程ステップ（歪みＳｉＧｅ合金層形成ステップ）を経た半導体構造体を示す断面図である。 本発明の第１の実施形態において使用した基本的な工程ステップ（アニールステップ）を経た半導体構造体を示す断面図である。 本発明の第１の実施形態において使用した基本的な工程ステップ（歪み半導体キャップ形成ステップ）を経た半導体構造体を示す断面図である。 本発明の第２の実施形態において使用した基本的な工程ステップ（選択的注入ステップ）を経た半導体構造体を示す断面図である。 本発明の第２の実施形態において使用した基本的な工程ステップ（歪みＳｉＧｅ合金層形成ステップ）を経た半導体構造体を示す断面図である。 本発明の第２の実施形態において使用した基本的な工程ステップ（アニールステップ）を経た半導体構造体を示す断面図である。 本発明の第２の実施形態において使用した基本的な工程ステップ（歪み半導体キャップ形成ステップ）を経た半導体構造体を示す断面図である。 半導体キャップの非歪み領域を緩和ＳｉＧｅ層の上から除去した後の図１３の半導体構造体を示す断面図であり、これは、本発明の第３の実施形態を示す。 本発明の第４の実施形態において使用した基本的な工程ステップ（選択的注入ステップ）を経た半導体構造体を示す断面図である。 本発明の第４の実施形態において使用した基本的な工程ステップ（歪みＳｉＧｅ合金層の選択的形成ステップ）を経た半導体構造体を示す断面図である。 本発明の第４の実施形態において使用した基本的な工程ステップ（アニールステップ）を経た半導体構造体を示す断面図である。 本発明の第４の実施形態において使用した基本的な工程ステップ（歪み半導体キャップ形成ステップ）を経た半導体構造体を示す断面図である。
符号の説明
１０、５０：構造体
１２：Ｓｉ含有基板
１４：損傷領域
１６：歪みＳｉＧｅ合金層
１８：実質的に緩和したＳｉＧｅ合金層
２０：板状欠陥
２２：転位ループ
２４：歪み半導体キャップ
５２：半導体キャップ
５４：歪み領域
５６：非歪み領域

Claims (28)

  1. 半導体構造体を形成する方法であって、
    Ｓｉ基板の表面の内部に少なくとも１つの損傷領域を形成するステップと、
    前記Ｓｉ基板の前記損傷領域上部の前記表面の少なくとも一部分の上に歪みＳｉＧｅ合金を形成するステップと、
    ７００℃以上の温度でアニールして、前記損傷領域内から前記歪みＳｉＧｅ合金の下面に至る板状欠陥及び転位ループを形成させ、欠陥に起因する歪み緩和によって前記歪みＳｉＧｅ合金を緩和させるステップと、
    緩和した前記歪みＳｉＧｅ合金の上に歪み半導体キャップを形成するステップと、を含む方法。
  2. 前記少なくとも１つの損傷領域は、Ｈｅ、Ｈ、Ｄ、Ｂ、及びＮから構成される群から選択された少なくとも１つの原子をイオン注入することによって形成される、請求項１に記載の方法。
  3. 前記少なくとも１つの原子は、５×１０１５から２×１０１６ｃｍ−２のイオン注入量で注入される、請求項２に記載の方法。
  4. 前記少なくとも１つの損傷領域は、前記Ｓｉ基板の前記表面の下の９０ｎｍから３００ｎｍの範囲に形成される、請求項１に記載の方法。
  5. 前記歪みＳｉＧｅ合金はエピタキシャル成長工程によって形成される、請求項１に記載の方法。
  6. 前記エピタキシャル成長工程は、超高真空化学気相堆積（ＵＨＶＣＶＤ）、急速加熱化学気相堆積（ＲＴＣＶＤ）、化学気相堆積（ＣＶＤ）、分子線エピタキシ（ＭＢＥ）、イオン補助堆積、及び化学線エピタキシから構成される群から選択される、請求項５に記載の方法。
  7. 前記歪みＳｉＧｅ合金は前記Ｓｉ基板の表面全体の上に存在する、請求項１に記載の方法。
  8. 前記アニールは、非酸化性環境内において行われる、請求項１に記載の方法。
  9. 前記歪みＳｉＧｅ合金は選択的に成長させられる、請求項１に記載の方法。
  10. 前記歪みＳｉＧｅ合金の組成は、疑似格子整合のＳｉ１−ｘＧｅｘであり、Ｇｅのモル分率であるｘは、一定で、かつ、０．０１から１未満である、請求項１に記載の方法。
  11. 前記歪みＳｉＧｅ合金の組成は、疑似格子整合の勾配の付いたＳｉ１−ｘＧｅｘであり、ｘは、前記Ｓｉ含有基板の前記表面における０から、ＳｉＧｅ合金の上部領域における０．０１から１未満の値まで増加する、請求項１に記載の方法。
  12. 前記歪み半導体キャップは、Ｓｉ、ＳｉＧｅ、Ｇｅ、ＳｉＣ、又はＳｉＧｅＣのうちの１つを含む、請求項１に記載の方法。
  13. 前記少なくとも１つの損傷領域を形成するステップは、少なくとも１つの不連続かつ分離した損傷領域を前記Ｓｉ基板に形成するためのマスク・イオン注入工程を含み、前記歪みＳｉＧｅ合金は、該Ｓｉ基板の表面全体にわたって形成される、請求項１に記載の方法。
  14. 前記アニールするステップの際に、前記歪みＳｉＧｅ合金の前記少なくとも１つの不連続かつ分離した損傷領域の上に位置する部分が緩和され、該歪みＳｉＧｅ合金の該少なくとも１つの不連続かつ分離した損傷領域の上に位置しない他の部分が変化しない、請求項１３に記載の方法。
  15. 前記歪み半導体キャップを形成する際に、前記緩和したＳｉＧｅの上に歪み半導体が配置され、前記歪みＳｉＧｅ合金の上に非歪み半導体キャップ材料が配置される、請求項１４に記載の方法。
  16. 前記非歪み半導体キャップ材料が除去される、請求項１５に記載の方法。
  17. 前記少なくとも１つの損傷領域を形成するステップは、少なくとも１つの不連続かつ分離した損傷領域を前記Ｓｉ基板に形成するためのマスク・イオン注入工程を含み、前記歪みＳｉＧｅ合金は、該Ｓｉ基板の前記少なくとも１つの不連続かつ分離した損傷領域を含む部分の上に選択的に形成される、請求項１に記載の方法。
  18. すくなくとも１つの金属酸化物半導体電界効果トランジスタを前記構造体の上に形成するステップをさらに含む、請求項１に記載の方法。
  19. 内部に板状欠陥及び転位ループを有するＳｉ基板と、
    前記Ｓｉ基板の一部分の上に配置され、前記板状欠陥及び前記転位ループの上に配置される緩和したＳｉＧｅの少なくとも１つの領域と、
    前記緩和したＳｉＧｅの上に配置される歪み半導体の少なくとも１つの領域と、
    少なくとも１つの金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）とを備え、
    前記ＭＯＳＦＥＴは、ｐ型ＭＯＳＦＥＴ及びｎ型ＭＯＳＦＥＴからなり、前記ｐ型ＭＯＳＦＥＴは、前記歪み半導体に接する非歪み半導体の上に配置され、前記ｎ型ＭＯＳＦＥＴは、前記歪み半導体の上に配置される、半導体構造体。
  20. 前記歪み半導体は、Ｓｉ、ＳｉＧｅ、Ｇｅ、ＳｉＣ、ＳｉＧｅＣ、又はそれらの多層構造を含む、請求項１９に記載の半導体構造体。
  21. 前記ＳｉＧｅ合金の組成はＳｉ１−ｘＧｅｘであり、Ｇｅのモル分率であるｘは、一定で、かつ０．０１から１未満である、請求項１９に記載の半導体構造体。
  22. 前記歪み半導体は、二軸引っ張り歪みＳｉからなる、請求項１９に記載の半導体構造体。
  23. 前記ＳｉＧｅ合金の組成は勾配の付いたＳｉ１−ｘＧｅｘであり、ｘは、前記Ｓｉ基板の前記表面における０から、ＳｉＧｅ合金の上部領域における０．０１から１未満の値まで増加する、請求項１９に記載の半導体構造体。
  24. 前記ｎ型ＭＯＳＦＥＴは、二軸引っ張り歪みを有する前記歪み半導体の上に配置される、請求項１９に記載の半導体構造体。
  25. 前記歪み半導体は、１％より小さい二軸引っ張り歪みを有する、請求項１９に記載の半導体構造体。
  26. 半導体構造体を形成する方法であって、
    Ｓｉ基板の表面の内部に少なくとも１つの不連続かつ分離した損傷領域を形成するステップと、
    前記Ｓｉ基板の前記少なくとも１つの不連続かつ分離した損傷領域上部の前記表面の少なくとも一部分の上に歪みＳｉＧｅ合金を形成するステップと、
    ７００℃以上の温度でアニールして、前記損傷領域内から前記歪みＳｉＧｅ合金の下面に至る板状欠陥及び転位ループを形成させることにより、前記歪みＳｉＧｅ合金の前記少なくとも１つの不連続かつ分離した損傷領域の上に位置する部分が緩和され、該歪みＳｉＧｅ合金の該少なくとも１つの不連続かつ分離した損傷領域の上に位置しない他の部分が緩和されないステップと、
    緩和した前記歪みＳｉＧｅ合金の上に歪み半導体キャップを形成し、緩和されない前記歪みＳｉＧｅ合金の上に非歪み半導体キャップを形成するステップと、を含む方法。
  27. 前記非歪み半導体キャップを除去するステップをさらに含む、請求項２６に記載の方法。
  28. 半導体構造体を形成する方法であって、
    Ｓｉ基板の表面の内部に少なくとも１つの不連続かつ分離した損傷領域を形成するステップと、
    前記Ｓｉ基板の前記少なくとも１つの不連続かつ分離した損傷領域上部の前記表面の部分の上に選択的に歪みＳｉＧｅ合金を形成するステップと、
    ７００℃以上の温度でアニールして、前記損傷領域内から前記歪みＳｉＧｅ合金の下面に至る板状欠陥及び転位ループを形成させ、欠陥に起因する歪み緩和によって前記歪みＳｉＧｅ合金を緩和させるステップと、
    緩和した前記歪みＳｉＧｅ合金の上に歪み半導体キャップを形成するステップと、を含む方法。
JP2005309279A 2004-11-01 2005-10-25 ヘテロ集積型歪みシリコンｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴ及びその製造方法 Expired - Fee Related JP5039912B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/978,715 2004-11-01
US10/978,715 US7273800B2 (en) 2004-11-01 2004-11-01 Hetero-integrated strained silicon n- and p-MOSFETs

Publications (2)

Publication Number Publication Date
JP2006135319A JP2006135319A (ja) 2006-05-25
JP5039912B2 true JP5039912B2 (ja) 2012-10-03

Family

ID=36260770

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005309279A Expired - Fee Related JP5039912B2 (ja) 2004-11-01 2005-10-25 ヘテロ集積型歪みシリコンｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴ及びその製造方法

Country Status (4)

Country Link
US (3) US7273800B2 (ja)
JP (1) JP5039912B2 (ja)
CN (1) CN100405534C (ja)
TW (1) TW200629352A (ja)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4992710B2 (ja) * 2005-03-11 2012-08-08 富士通セミコンダクター株式会社 Ｍｏｓトランジスタ及びその製造方法
US8450193B2 (en) * 2006-08-15 2013-05-28 Varian Semiconductor Equipment Associates, Inc. Techniques for temperature-controlled ion implantation
JP2008244435A (ja) * 2007-01-29 2008-10-09 Silicon Genesis Corp 選択された注入角度を用いて線形加速器工程を使用した材料の自立膜の製造方法および構造
US20090004458A1 (en) * 2007-06-29 2009-01-01 Memc Electronic Materials, Inc. Diffusion Control in Heavily Doped Substrates
US8138066B2 (en) * 2008-10-01 2012-03-20 International Business Machines Corporation Dislocation engineering using a scanned laser
EP2667414A4 (en) * 2011-01-17 2014-08-13 Sumitomo Electric Industries METHOD FOR PRODUCING A SEMICONDUCTOR COMPONENT FROM SILICON CARBIDE
FR2986369B1 (fr) * 2012-01-30 2016-12-02 Commissariat Energie Atomique Procede pour contraindre un motif mince et procede de fabrication de transistor integrant ledit procede
US8617968B1 (en) 2012-06-18 2013-12-31 International Business Machines Corporation Strained silicon and strained silicon germanium on insulator metal oxide semiconductor field effect transistors (MOSFETs)
US9583363B2 (en) * 2012-12-31 2017-02-28 Sunedison Semiconductor Limited (Uen201334164H) Processes and apparatus for preparing heterostructures with reduced strain by radial distension
US9269714B2 (en) * 2013-06-10 2016-02-23 Globalfoundries Inc. Device including a transistor having a stressed channel region and method for the formation thereof
US9087716B2 (en) * 2013-07-15 2015-07-21 Globalfoundries Inc. Channel semiconductor alloy layer growth adjusted by impurity ion implantation
US9305781B1 (en) 2015-04-30 2016-04-05 International Business Machines Corporation Structure and method to form localized strain relaxed SiGe buffer layer
US9570300B1 (en) * 2016-02-08 2017-02-14 International Business Machines Corporation Strain relaxed buffer layers with virtually defect free regions
CN108022979A (zh) * 2017-11-30 2018-05-11 西安科锐盛创新科技有限公司 Nmos器件及其制备方法及计算机
CN107946181A (zh) * 2017-11-30 2018-04-20 西安科锐盛创新科技有限公司 SiGe材料CMOS器件及其制备方法
CN108039349A (zh) * 2017-11-30 2018-05-15 西安科锐盛创新科技有限公司 应变GeCMOS器件
CN107919288A (zh) * 2017-11-30 2018-04-17 西安科锐盛创新科技有限公司 基于压应变Ge材料NMOS器件及其制备方法
CN107863390A (zh) * 2017-11-30 2018-03-30 西安科锐盛创新科技有限公司 Ge材料NMOS器件
CN108039370A (zh) * 2017-11-30 2018-05-15 西安科锐盛创新科技有限公司 Pmos器件及计算机
CN107978529A (zh) * 2017-11-30 2018-05-01 西安科锐盛创新科技有限公司 基于SiGe的PMOS器件及其制备方法
CN108022844A (zh) * 2017-11-30 2018-05-11 西安科锐盛创新科技有限公司 Pmos器件及其制备方法及计算机
CN107994017A (zh) * 2017-11-30 2018-05-04 西安科锐盛创新科技有限公司 SiGe材料CMOS器件
CN107845686A (zh) * 2017-11-30 2018-03-27 西安科锐盛创新科技有限公司 基于SiGe的PMOS器件
CN107863389A (zh) * 2017-11-30 2018-03-30 西安科锐盛创新科技有限公司 Nmos器件及计算机
CN107968043A (zh) * 2017-11-30 2018-04-27 西安科锐盛创新科技有限公司 应变GeCMOS器件及其制备方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4226175B2 (ja) * 1999-12-10 2009-02-18 富士通株式会社 半導体装置およびその製造方法
US6593625B2 (en) * 2001-06-12 2003-07-15 International Business Machines Corporation Relaxed SiGe layers on Si or silicon-on-insulator substrates by ion implantation and thermal annealing
US6855649B2 (en) * 2001-06-12 2005-02-15 International Business Machines Corporation Relaxed SiGe layers on Si or silicon-on-insulator substrates by ion implantation and thermal annealing
JP4854871B2 (ja) * 2001-06-20 2012-01-18 株式会社Ｓｕｍｃｏ 半導体基板及び電界効果型トランジスタ並びにこれらの製造方法
US6703279B2 (en) * 2002-01-04 2004-03-09 Promos Technologies, Inc. Semiconductor device having contact of Si-Ge combined with cobalt silicide
US6746902B2 (en) * 2002-01-31 2004-06-08 Sharp Laboratories Of America, Inc. Method to form relaxed sige layer with high ge content
JP2003234289A (ja) * 2002-02-12 2003-08-22 Yoshihisa Hirose 歪み緩和膜の製造方法、および、歪み緩和膜を有する積層体
US6562703B1 (en) * 2002-03-13 2003-05-13 Sharp Laboratories Of America, Inc. Molecular hydrogen implantation method for forming a relaxed silicon germanium layer with high germanium content
US6743651B2 (en) * 2002-04-23 2004-06-01 International Business Machines Corporation Method of forming a SiGe-on-insulator substrate using separation by implantation of oxygen
JP2004014856A (ja) * 2002-06-07 2004-01-15 Sharp Corp 半導体基板の製造方法及び半導体装置の製造方法
US6841457B2 (en) * 2002-07-16 2005-01-11 International Business Machines Corporation Use of hydrogen implantation to improve material properties of silicon-germanium-on-insulator material made by thermal diffusion
JP2004079912A (ja) * 2002-08-21 2004-03-11 Sharp Corp 半導体基板改質方法およびこの方法を用いた半導体装置
JP4339563B2 (ja) * 2002-09-18 2009-10-07 シャープ株式会社 半導体基板の製造方法およびこの方法を用いた半導体装置の製造方法
JP4289864B2 (ja) * 2002-10-22 2009-07-01 シャープ株式会社 半導体装置及び半導体装置製造方法
US6774015B1 (en) * 2002-12-19 2004-08-10 International Business Machines Corporation Strained silicon-on-insulator (SSOI) and method to form the same
EP2337062A3 (en) * 2003-01-27 2016-05-04 Taiwan Semiconductor Manufacturing Company, Limited Method for making semiconductor structures with structural homogeneity

Also Published As

Publication number Publication date
JP2006135319A (ja) 2006-05-25
CN100405534C (zh) 2008-07-23
US7396747B2 (en) 2008-07-08
US20080251813A1 (en) 2008-10-16
US20070278517A1 (en) 2007-12-06
TW200629352A (en) 2006-08-16
US20060091377A1 (en) 2006-05-04
US7273800B2 (en) 2007-09-25
CN1770391A (zh) 2006-05-10

Similar Documents

Publication Publication Date Title
JP5039912B2 (ja) ヘテロ集積型歪みシリコンｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴ及びその製造方法
US6709903B2 (en) Relaxed SiGe layers on Si or silicon-on-insulator substrates by ion implantation and thermal annealing
JP5062955B2 (ja) 緩和Ｓｉ１−ｘＧｅｘ層を形成する方法
US6780796B2 (en) Method of forming relaxed SiGe layer
US6703293B2 (en) Implantation at elevated temperatures for amorphization re-crystallization of Si1-xGex films on silicon substrates
US7517776B2 (en) Method for controlling dislocation positions in silicon germanium buffer layers
TW588412B (en) Method for producing relaxed SiGe substrate
JP3970011B2 (ja) 半導体装置及びその製造方法
JP5259954B2 (ja) 基板上に歪層を製造する方法と層構造
US6699764B1 (en) Method for amorphization re-crystallization of Si1-xGex films on silicon substrates
JP5065676B2 (ja) 基板上に歪層を製造する方法及び層構造
JP2004014856A (ja) 半導体基板の製造方法及び半導体装置の製造方法
US20050124146A1 (en) Method of fabricating strained Si SOI wafers
JP2006524426A5 (ja)
JP4446425B2 (ja) 半導体基板の製造方法
JP2002343880A (ja) 半導体基板及びその製造方法ならびに半導体装置及びその製造方法
US7030002B2 (en) Low temperature anneal to reduce defects in hydrogen-implanted, relaxed SiGe layer
US9570300B1 (en) Strain relaxed buffer layers with virtually defect free regions
CN117228641B (zh) 一种补偿氮空位并抑制漏电流的氮化物铁电薄膜的制备方法
Luysberg et al. Relaxation of Si1-xGex buffer layers on Si (100) through helium ion implantation
JP2003282471A (ja) 半導体基板の製造方法
JP2005093797A (ja) 半導体基板及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080626

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090206

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111128

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111206

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120223

RD12 Notification of acceptance of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7432

Effective date: 20120223

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20120224

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120410

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120412

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120508

RD14 Notification of resignation of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7434

Effective date: 20120508

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120522

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150720

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees