JP5062955B2 - 緩和Ｓｉ１−ｘＧｅｘ層を形成する方法 - Google Patents

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Description

本出願は、２００１年６月１２日に出願された米国仮出願第６０／２９７，４９６号の利益を主張する２００２年４月３日に出願された米国出願第１０／１１５，１６０号の部分係属出願である。本出願は、２００２年１月４日に出願された米国出願連続番号第１０／０３７，６１１号に関連し（弁理士整理番号第ＹＯＲ９２００１０４４５ＵＳ１；１４６５２）、その全内容が引用により本願にも含まれるものとする。
本発明は、変調ドープ電界効果トランジスタ（ＭＯＤＦＥＴ：modulation-doped field effect transistor）、金属酸化膜電界効果トランジスタ（ＭＯＳＦＥＴ：metal oxide fieldeffect transistor）、歪シリコン系（strainedsilicon-based）相補型金属酸化膜半導体（ＣＭＯＳ：complementary metal oxide semiconductor）デバイス、および完全緩和ＳｉＧｅ層を必要とする他のデバイス等の半導体デバイスにおいて、いわゆる「仮想基板（virtual substrate）」を製造するプロセス、ならびにその仮想基板およびその使用に関する。本発明の仮想基板は、格子不整合のＳｉウエハまたはシリコン・オン・インシュレータ（ＳＯＩ：silicon-on-wafer）ウエハのいずれかの上にＳｉ1-xＧｅx合金のバルク格子定数を想定する結晶層にＳｉおよびＧｅを含む。
半導体産業において、Ｓｉ／Ｓｉ1-xＧｅxのヘテロエピタキシャル材料系は、将来の超小型電子部品用途にとって、大きな関心事である。なぜなら、格子不整合へテロ構造の電子特性は、界面における帯域オフセット（band offset）を利用することによって、様々な用途に合わせることができるからである。Ｓｉ／Ｓｉ1-xＧｅx系の最もよく知られている用途は、ヘテロ接合バイポーラ・トランジスタ（ＨＢＴ：heterojunctionbipolar transistor）であり、擬似格子整合（pseudomorphic：シュードモルフィック）、すなわち層の面内格子パラメータがＳｉ基板のものに一致するように圧縮して歪んだ傾斜組成（compositionally graded）Ｓｉ1-xＧｅx層を、Ｓｉ基板上に堆積させる。金属酸化膜電界効果トランジスタ（ＭＯＳＦＥＴ）および変調ドープ電界効果トランジスタ（ＭＯＤＦＥＴ）では、Ｓｉ層に引っ張り歪みをかけて、界面で適切な伝導帯オフセットを得ることが必要であり、これによってＳｉ量子井戸内に２Ｄ電子ガスを形成することができ、この結果、極めて電子移動度が高くなる（室温では、歪んでいないＳｉよりも約５から１０倍大きい）。引っ張り歪みのかかったＳｉ層は、歪み緩和Ｓｉ1-xＧｅxバッファ層（ｘ＝０．１５０．３５）上のエピタキシャル成長によって得られる。P. M.Mooney、Master. Sci. Eng. R17,105（１９９６年）およびF. Schaeffler、Semiconductor Sci. Tech. 12, 1515（１９９７年）に述べられているように、歪み緩和Ｓｉ1-xＧｅxバッファ層は、ＳｉまたはＳＯＩ基板と共に、いわゆる「仮想基板」を構成する。「ＳｉＧｅ」という言葉は、本明細書において、時にはＳｉ1-xＧｅx層を示すために用いることに留意すべきである。
P. M. Mooney、Master. Sci. Eng. R17, 105（１９９６年） F. Schaeffler、Semiconductor Sci. Tech. 12, 1515（１９９７年）
歪み緩和Ｓｉ1-xＧｅxバッファ層自体の成長は、困難な課題である。なぜなら、歪みの緩和は、不整合転位（misfit dislocation）の核化、伝搬、および相互作用の制御を必要とするからである。不整合転位は、貫通アーム（threading arm）で終端し、これがウエハ表面まで延出し、その後に成長させたエピタキシャル層において折り返される（replicate）。これらの欠点は、電子および光電子デバイスの特性に有害な影響を及ぼすことが知られている。緩和ＳｉＧｅ層の結晶品質は、傾斜組成のバッファ層を数マイクロメートルまでの厚さで成長させることによって改善することができる。かかる技法を用いることにより、バッファ層の上部に成長させたエピタキシャル層の貫通転位（ＴＤ：threading dislocation）密度は、単一の均一組成の層での１０10〜１０11ｃｍ-2から、傾斜組成のバッファ層での１０6〜５ｘ１０7ｃｍ-2まで低下した。厚いＳｉＧｅバッファ層（通常、ｘ＝０．３の場合、９５％より大きい歪み緩和を得るために１〜３マイクロメートルの厚さが必要である）の主な欠点は、貫通転位密度が高いことおよびウエハ表面全体に渡って貫通転位の分布が不均一なことである。一部の領域は、比較的低い貫通転位密度および基本的に個別の貫通転位を有するが、他の領域は、転位の集積（pileup）を生じさせる転位増殖の結果として、貫通転位の塊を含む（例えば、F. K. Legoues等J. Apply. Phys.71, 4230（１９９２年）、およびE. A.Fitzgerald等のJ. Vac. Sci. andTechn. B10 1807（１９９２年）を参照のこと）。更に、いくつかの例では、転位の相互作用のため、ブロッキングまたはダイポール形成が起こる場合がある（E.A.Stach. Phys. Rev. Lett. 84, 947（２０００年）を参照のこと）。
後者の領域には、通常、列に並ぶ傾向がある表面ピットが見られるので、ウエハのこれらの領域は、多くの電子デバイスでは使用不可能となる。また、厚い傾斜Ｓｉ1-xＧｅxバッファ層上の電子デバイスは、自己加熱効果を示す。なぜなら、ＳｉＧｅ合金は通常、Ｓｉよりも熱伝導性がはるかに低いからである。従って、厚いＳｉＧｅバッファ層上に製造されたデバイスは、いくつかの用途には適切でない。更に、転位の集積から得られた厚い傾斜Ｓｉ1-xＧｅxバッファ層は、表面の粗さが平均１０ｎｍであり、これによって、かかるバッファ層は通常デバイス製造に不適切となる。例えば、これらの層を直接ウエハ・ボンディングに用いることは不可能である。この目的のため、追加の化学機械的研磨（ＣＭＰ：chemical-mechanical polishing）ステップが必要である。
貫通転位密度および表面の粗さを更に低減するため、以下のものを含む様々な方法が開発されている。
（１）４５０℃で成長させた初期低温（ＬＴ：low-temperature）バッファ層と、この層に続く、７５０℃および８５０℃の間で成長させた層とを用いること。この従来技術の方法は、高い方の成長温度で生じるＬＴバッファ層内の点欠陥の凝集を利用する。この凝集は、転位が核化し終端することができる内部界面として機能する。この結果、緩和の要因である不整合転位密度は維持される一方、貫通転位密度は低下する。ＬＴバッファ層は、分子ビーム・エピタキシ（ＭＢＥ：molecular beam epitaxy）によってのみ成長することができ、この従来技術の手法は、ＵＨＶ−ＣＶＤを用いて実施することはできない。
（２）例えばエッチングしたトレンチのような基板パターニングを用いて、一方側に約１０〜３０マイクロメートルの小さいメサを作成すること。このトレンチは、転位が核化／終端するためのソース／シンク（sink）として機能する。転位がトレンチで終端する場合、貫通転位は形成されない。しかしながら、Ｓｉ／ＳｉＧｅ界面に存在する不整合セグメントは、歪み緩和に寄与する。この従来技術の方法の主な欠点は、デバイス位置決めにおいて柔軟性が無いこと、および使用可能領域が失われることである。更に、高度の緩和（８０％を超える）を得ることが難しい。
仮想基板用の歪み緩和Ｓｉ1-xＧｅxバッファ層を達成するための従来の傾斜バッファ層の方法も、上述の貫通転位密度を低下させるための代替的な手法も、デバイス用途の材料要求、すなわち、充分に低い貫通転位密度、貫通転位分布の制御、および許容可能な表面の平坦さを充分に満足させる解決策を提供しない。
場合によっては、緩和ＳｉＧｅ層の形成にＨｅイオンの注入が用いられる。半導体にＨｅのイオン注入を行うと、泡（バブル）が形成され、この泡が以降のアニーリングの間に脱ガスし拡大する（オストワルト成長（Ostwald ripening））可能性があることは周知である（例えば、H. Trinkaus等のAppl. Phys.Lett. 76. 3552（２０００年）およびD. M.Follstaedt等のAppl. Phys. Lett. 69、2059（１９９６年）を参照のこと。）この泡は、金属不純物のゲッタリングまたは半導体の電子特性の変更等の用途のため評価されている。更に、この泡は、異質な（heterogeneous）転位の核化のソースとして評価されている。
また、泡と転位との間の結合エネルギは極めて大きく（半径１０ｎｍの泡について約６００ｅＶ）、Ｈｅ泡と転位との相互作用は不整合転位パターンを著しく変えることが示されている。これは、傾斜バッファ層成長において生じる長い（１μｍより大きい）ものよりも極めて短い（＜５０ｎｍ）不整合転位セグメントから成る。また、Ｈｅ泡と転位との相互作用は、歪みＳｉ1-xＧｅx層の緩和挙動を大きく変える。更に、双方のサンプルに同じ熱処理を適用した場合、緩和の程度は、注入しない制御サンプルに比べて大きい。顕著な歪み緩和を達成するため、２ｘ１０16ｃｍ-2のＨｅドーズ量をＳｉ／ＳｉＧｅ界面の約８０ｎｍ下に注入する必要がある（M. Luysberg、D. Kirch、H. Trinkaus、B. Hollaender、S. Lenk、S. Mantl、H. J. Herzog、T. Hackbarth、P. F. Fichtner、Microscopy onSemiconducting Materials、IOP publishing、Oxford ２００１）。歪み緩和機構は、傾斜バッファ層で生じるものとは極めて異なるが、貫通転位密度は不充分に大きいままである（Ｓｉ0.80Ｇｅ0.20について、せいぜい＞１０7ｃｍ2）。もっと低い貫通転位密度は、歪み緩和がほとんど起こらない場合でしか得られない。
Ｓｉ基板上およびシリコン・オン・インシュレータ基板（ＳＯＩ）上に歪み緩和Ｓｉ1-xＧｅxバッファ層を製造するための従来技術の手法に伴う上述の欠点に鑑み、貫通転位密度が低く、不整合転位の分布が均一で、表面の平坦さが著しく低い、Ｓｉまたはシリコン・オン・インシュレータ（ＳＯＩ）基板上に歪み緩和Ｓｉ1-xＧｅxバッファ層を製造することができる新規かつ改良されたプロセスを開発する必要性がある。
本発明の１つの態様は、単結晶表面上に貫通転位密度が低い緩和Ｓｉ1-xＧｅxバッファ層を製造するプロセスに関する。概して、いわゆる「仮想基板」を形成する本発明のプロセスは、基板の単結晶表面上に、完全に擬似格子整合したＳｉ1-xＧｅxエピタキシャル層（すなわち転位が全く存在しない層）を堆積させるか、または、基板の単結晶表面上に、ほぼ擬似格子整合したＳｉ1-xＧｅxエピタキシャル層（すなわち転位がほぼ存在しない層）を堆積させるステップと、基板内にＨｅ等の軽元素の原子をイオン注入するステップと、６５０℃を超える温度で基板にアニーリングを行うステップと、を有する。
Ｈｅの注入は既知であるが、出願人等は、Ｓｉ／Ｓｉ1-xＧｅx界面の下にＨｅイオンを注入し、続けて熱アニーリングを行って、極めて異なる緩和機構を生成し、その結果、薄い（３００ｎｍ未満）ＳｉＧｅ層の貫通転位密度を低下させる（例えばＳｉ0.85Ｇｅ0.15について１０4〜１０6ｃｍ-2）ための最適な処理条件を求めた。
歪み緩和単結晶Ｓｉ1-xＧｅx層が、主に貫通転位（ＴＤ）である欠陥をできるだけ少なく含むことは、良好なデバイス性能のために極めて重要である。最近の発表において述べられた、貫通転位について許容可能な上限は、１０6ｃｍ-2である。本発明のプロセスを用いて、この上限未満の貫通転位密度を有する緩和Ｓｉ1-xＧｅx層を得ることができる。これに対し、一般に用いられる最新の線形または階段状（step-graded）バッファ層では、貫通転位は、典型的に、Ｓｉ0.8Ｇｅ0.2の高さの合金組成において、８’’ウエハ上で１ｘ１０6から５ｘ１０7ｃｍ-2の間の範囲である。
本発明の別の態様は、本発明のプロセスを用いて形成する仮想基板に関する。具体的には、本発明の仮想基板は、
基板と、
基板の上の部分的に緩和した単結晶Ｓｉ1-xＧｅx層と、を含み、部分的に緩和した単結晶Ｓｉ1-xＧｅx層が約３００ｎｍ未満の厚さを有し、貫通転位密度は１０6ｃｍ-2未満であり、３０％より大きい著しい緩和が得られる。
本発明のいくつかの実施形態では、エピタキシャルＳｉ1-xＧｅx層は、約１ｘ１０19から約２ｘ１０21ｃｍ-3からまでの濃度を有するＣを含む。
本発明の更に別の態様は、本発明の処理ステップを用いて形成される半導体構造に関する。概して、本発明の半導体構造は、
基板と、
前記基板の上の第１の単結晶層と、
前記第１の単結晶層上の第２の大きな欠陥のある単結晶層であって、転位ループのソースおよびシンクとして機能する平面状欠陥を含む、第２の単結晶層と、
第１の単結晶層と基本的に同じ組成の第３の単結晶層であって、第３および第４の層間に形成される界面において終端する貫通転位を含む、第３の単結晶層と、
前記第３の層の上に形成された、前記第３の層とは異なる格子パラメータを有する第４の緩和単結晶層と、
を含む。
これより、仮想基板を製造するプロセスおよびこれを含む構造を提供する本発明について、本出願に添付する図面を参照して、更に詳細に説明する。
最初に図１〜３を参照すると、本発明の仮想基板を製造する際に用いる基本的な処理ステップが示されている。「仮想基板」という言葉は、本発明書中で用いる場合、緩和単結晶Ｓｉ1-xＧｅx層が上に形成された基板（バルクＳｉまたはＳＯＩ）を含む構造を指すことに留意すべきである。緩和単結晶Ｓｉ1-xＧｅx層は、約３００ｎｍ未満の厚さを有し、貫通転位密度は１０6ｃｍ-2未満であり、緩和度は層の厚さによって異なる。すなわち、約１００ｎｍ厚さの層についての３０％と約２００ｎｍ厚さの層についての８０％との間である。
まず、図１に示すように、薄い、完全に擬似格子整合したＳｉ1-xＧｅx層６を、基板５の上部にかかる層を形成することができるいずれかのエピタキシャル成長プロセスを用いて、基板５の単結晶表面上に堆積させる。基板５は、バルクＳｉまたはＳＯＩ材料から成るものとすることができる。ＳＯＩ材料は、底部のＳｉ含有層から上部Ｓｉ含有層を電気的に絶縁させる埋め込み絶縁領域を含む。本発明の１つの実施形態では、超高真空化学的気相堆積（ＵＨＶ−ＣＶＤ：ultra-high-vacuum chemical vapor deposition）プロセスを用いて、薄い、完全に擬似格子整合したＳｉ1-xＧｅx層を形成する。Ｓｉ1-xＧｅx層の厚さは、J. W. Matthews等のJ. Cryst. Growth 27, 188（１９７４年）によって最初に提案された既存の貫通転位のすべり（glide）によって、不整合転位形成のための臨界厚さより大きい。この臨界厚さは、Ｇｅモル比ｘが上昇するにつれて小さくなる。
次に、Ｈｅまたは他の同様の軽元素のイオンを、擬似格子整合したＳｉ1-xＧｅx層６を介してＳｉ／Ｓｉ1-xＧｅx界面７の下の基板５内に注入する。注入イオンは、基板５内のどんな深さにも注入することができるが、注入イオンの投射範囲の良好な値は、界面７の約９０〜約３００ｎｍ下方であり、好ましくは約１１０ｎｍ〜約２００ｎｍ下方である。図２に示すように、注入イオンは基板５内に損傷領域９を形成する。注入原子は、基板５内で単結晶表面よりはるか下方に基本的に集中しているので、エピタキシャル層内および界面７に含まれる注入原子は最小量である。
最後に、図３に示すように、６５０℃を超える温度で注入基板をアニーリングし、Ｓｉ／Ｓｉ1-xＧｅx界面７の約１００〜約２００ｎｍ下方の深さに小板（platelet）１２が形成されるようにする。小板の領域では歪みが大きく、この結果、小板に転位半ループ（１１）の核化が生じる。半ループはＳｉ／Ｓｉ1-xＧｅx界面へと滑っていき、ＳｉＧｅ層において格子不整合歪みを緩和する長い不整合転位セグメントが形成される。不整合転位セグメントの密度は、５０〜３００ｎｍの薄い層について格子不整合歪みの３０〜８０％がそれぞれ緩和されるのに充分な大きさである。
本発明のプロセスは、バルクＳｉまたはＳＯＩ基板上に、薄い（３００ｎｍ未満）部分的に緩和した単結晶ＳｉＧｅバッファ層を作成し、貫通転位密度は、例えばＳｉ0.85Ｇｅ0.15について１０5ｃｍ-2であり、Ｓｉ0.80Ｇｅ0.20について１０6ｃｍ-2未満であるというように極めて低く、表面の平坦（smoothness）度は高い。同等の合金組成の一般的に用いられる歪み緩和傾斜ＳｉＧｅバッファ層は、貫通転位密度が１〜２桁大きく（少なくとも５””または８””直径等の大きいウエハ上で）、表面の粗さは少なくとも１０倍であり、合計の層厚も少なくとも１０倍である。図４および５は、層厚および表面粗さの直接比較を示す。
具体的には、図４は、Ｇｅ組成の変動をウエハ表面からの距離の関数として示す二次イオン質量分析（ＳＩＭＳ：secondary ion mass spectroscopy）プロファイルを示す。図５は、原子間力顕微鏡検査（ＡＦＭ：atomic force microscopy）によって測定した表面粗さを示す。図６〜７は、階段状Ｓｉ0.85Ｇｅ0.15層について同じタイプのデータを示す。
薄い（＜３００ｎｍ）ＳｉＧｅバッファ層において低い貫通転位密度および平坦な表面を得るために重要な要件は、以下の通りである。
ａ）成長の間に歪み緩和が生じないような条件下で、薄い（３００ｎｍ未満）擬似格子整合したＳｉ1-xＧｅx層を成長させること。このためには、例えばＵＨＶ−ＣＶＤ等、初期ウエハ表面が極めてクリーンであり成長温度が低い（５５０℃未満）方法が必要である。本発明に使用可能な他の適切な成長方法には、分子ビーム・エピタキシ（ＭＢＥ：molecular beam epitaxy）、化学ビーム・エピタキシ（ＣＢＥ：chemical beam epitaxy）、化学的気相堆積（ＣＶＤ）、プラズマ増強化学的気相堆積（ＰＥＣＶＤ：plasma-enhanced CVD）、およびイオン・アシスト堆積（ion-assisted deposition）が含まれる。歪みＳｉＧｅ層は準安定性である。すなわち、この層は、歪み緩和のための臨界厚さを超えているが、層成長の間に欠陥は核化されない。
ｂ）Ｈｅまたは他の同様の軽元素を、約５ｘ１０15から約１５ｘ１０15ｃｍ-2の範囲のドーズ量でイオン注入することによって、Ｓｉ／Ｓｉ1-xＧｅx界面の下１００ｎｍを超える深さに、大きな欠陥のある層すなわち損傷領域９を形成すること。歪み緩和は、以降のアニーリングの間に生じる（例えば約８５０℃で約１時間または同等の急熱アニーリング）。
ステップ（ａ）において理想的な擬似格子整合ＳｉＧｅ層を有することは、最終構造において低い貫通転位密度を達成するための鍵である。界面が非常にクリーンであることおよび低い成長温度は、Ｓｉ／Ｓｉ1-xＧｅx界面における通常の転位核化機構による歪み緩和および層成長の間に転位の集積を引き起こす緩和転位増殖を回避するために重要である。転位増殖が起こらない限り、緩和は小板で核化される個々の転位によってのみ支配される。しかしながら、ＳｉＧｅ層の成長の間またはアニーリングの間に転位の集積が形成されると、貫通転位密度は高くなり、表面は粗くなる。
比較的大きいＨｅ注入深さを薄い擬似格子整合Ｓｉ1-xＧｅx層と組み合わせることは重要である。なぜなら、それらによって擬似格子整合層内に、更に重要なのは層基板界面に、Ｈｅの強固な蓄積を生じさせないからである。従来技術のイオン注入条件を用いた、以前に報告されている注入ドーズ量および条件では、この蓄積が観察される。Ｈｅの蓄積により、Ｓｉ／Ｓｉ1-xＧｅx界面の近傍にＨｅの泡が生じ、その各々が、Ｈｅが誘発した泡からウエハ表面まで延在する少なくとも１つの貫通転位を引き起こす。これに対し、出願人等は、Ｈｅ注入ウエハについて以前に報告された泡機構とも傾斜バッファ層成長について動作する歪み緩和機構とも完全に異なる機構によって歪み緩和を生じさせる、文献に報告されたものとは異なるイオン注入条件を見出した。
本発明において生じる新規かつ極めて有効な歪み緩和機構は、Ｓｉ（００１）表面に平行に存在するＨｅ誘発の小板（泡ではない）における転位核化であり、図８に透過型電子顕微鏡による平面図（ＰＶＴＥＭ：planar view transmission electron micrograph）を示し、図９に透過型電子顕微鏡による断面図（ＸＴＥＭ：cross sectionaltransmission electron micrograph）を示す。小板は、１５０ｎｍの幅を有し、８個の可能な＜１１０＞方向に転位半ループを放出する（eject）ことができる。正しい方位を有する転位半ループは、界面まで延び、ここで不整合セグメントを堆積し、この不整合セグメントがＳｉＧｅ層に延びて歪みを緩和させる。不整合セグメントの長さは、数１０μｍであり得るので、実際の小板間隔を比較的大きくすることができ（図８〜９を参照のこと）、それにもかかわらず結果として高度の緩和が得られるようになっている。貫通転位密度の大きな低下は、意図的に挿入された転位核化のソースとして作用する小板の性質の結果である。傾斜バッファ層では、転位核化のソースの密度および分布に対する制御はない。このため、不規則な転位アレイにより、緩和ＳｉＧｅ層において歪み分布は極めて不均一になり、表面は極めて粗く、貫通転位密度が高い領域および低い領域がある。注入ドーズ量が多いかまたは注入深さが小さい場合、小板方式でなく泡が入る。これらの泡方式は、結果として貫通転位密度が高くなるので、望ましくない。
図１０〜１１（従来技術）に、もっと高い注入ドーズ量を用いて誘発した泡を示す。注入種（species）の投射範囲がＳｉ／Ｓｉ1-xＧｅx界面に近すぎる場合に、注入ドーズ量が高いとＳｉ／Ｓｉ1-xＧｅx界面に泡が形成される。界面または界面の近傍にある泡は、それらの歪み場のため、転位半ループの核化を促進する。半ループは、泡から層表面に押され、鏡像力（image force）によって引き付けられる、これはすでに、H. Trinkaus等のAppl. Phys.Lett. 76. 3552（２０００年）およびM.Luysberg等のMicroscopy onSemiconducting Materials, ION Publishing, Oxford 2001に説明されている。これによって、高い貫通転位密度が生じる。
また、もっと浅い注入によって誘発される泡も、望ましくない。それらは、小板よりもはるかに小さく（数１０ｎｍまでしかない）、はるかに高い密度で形成され、このため、図１０〜１１にＴＥＭ顕微鏡写真で示すように、それらの間の平均間隔ははるかに小さい。この高い泡密度は、ＳｉＧｅ層において高密度の転位核化ソースを生じ、結果として、この場合も貫通転位密度が高くなる。このため、貫通転位密度を最小にするためには、小板方式を満足させなければならない。
Ｇｅモル比の値がもっと高いと（ｘが０．２５より大きい）、格子不整合歪みが大きくなり、これによって表面の粗さまたは島状化を引き起こすので、完全に擬似格子整合したＳｉ1-xＧｅx層を成長させることは難しい。従って、Ｇｅモル比が高い緩和バッファ層を達成するためには、最初に、先に提案した方法によってｘが０．２５未満の緩和Ｓｉ1-xＧｅx層を製造し、続いてもっと高いｘで第２の擬似格子整合Ｓｉ1-xＧｅxを成長させ、上部Ｓｉ1-xＧｅx層の下にＨｅを注入し、次いでアニーリングを再び行って上部Ｓｉ1-xＧｅx層を緩和させることが必要となる場合がある。このプロセスを数回繰り返し、後続の各層のＧｅモル比を高めて、緩和Ｇｅ層を達成することができる。
Ｈ（水素）、Ｄ（重水素）、Ｂ（ホウ素）、またはＮ（窒素）等の他の軽元素を注入する場合、またはＨ＋ＢおよびＨｅ＋Ｂ等の元素の組み合わせを注入する場合、同様の小板機構によって転位核化が生じることが予想される。異なる注入エネルギを用いて、同一の元素を異なる深さに注入することができる。適切なエネルギを選択することによって、異なる元素の組み合わせを同一または異なる深さに注入することも可能である。また、緩和ＳｉＧｅバッファ層を製造するこの方法を、パターニングしたＳｉもしくはＳＯＩ基板、またはブランケット基板上の選択した領域に適用することも可能である。
驚くべきことに、比較的低ドーズ量のＨｅのイオン注入およびこれに続く熱アニーリングの後、小板機構によって、薄い（約２００ｎｍ）擬似格子整合Ｓｉ1-xＧｅx層の７０％を超える歪み緩和が生じることが確かめられている。この機構は、注入種の投射範囲がＳｉ／Ｓｉ1-xＧｅx界面から１００ｎｍよりも下方にある場合に発生する。本発明のプロセスによって製造される薄いＳｉＧｅ層は、極めて高品質であり、平坦な表面（ＲＭＳ粗さは１ｎｍ未満である）を有し、貫通転位密度は＜１０6ｃｍ-2である。この予期しない効率的な歪み緩和機構は、注入種の投射範囲が界面から１００ｎｍ未満である場合に生じる泡機構（文献、例えばH. Trinkaus等のAppl. Phys.Lett.76, 3552（２０００年）およびM.Luysberg等のMicroscopy onSemiconducting Materials, ION Publishing, Oxford 2001に報告された条件）とは明らかに異なる。また、歪み緩和ＳｉＧｅバッファ層を達成するための本発明の方法は、現在、様々なデバイスのために「仮想基板」として一般的に用いられている傾斜バッファ層とは全く異なる。
本発明のプロセスによって製造される歪み緩和バッファＳｉ1-xＧｅx層は、歪みシリコンＣＭＯＳデバイスおよび変調ドープ電界効果トランジスタ（ＭＯＤＦＥＴ）を含む様々なタイプの電界効果トランジスタ（ＦＥＴ）を含む、多種多様なシリコン系デバイスのための「仮想基板」として用いることができる。また、これらのバッファ層は、多くの異なる用途のための様々なタイプの超格子の「仮想基板」としても使用可能である。
本発明は、不整合格子パラメータを用いて単結晶表面上に歪み緩和エピタキシャル層を製造するいくつかの方法、および、かかる緩和層上に構築することができる半導体構造を開示する。更に具体的には、本発明は、デバイスのアクティブ領域として歪みＳｉまたはＳｉＧｅ層を有する様々な半導体デバイスのための「仮想基板」として適用される、部分的に歪み緩和したＳｉＧｅすなわちＳｉ1-xＧｅxを製造する方法を開示する。
本発明の１つの実施形態に従って、図１２を参照すると、単結晶表面を有する基板上に、薄い、完全に擬似格子整合したＳｉ1-xＧｅx層４０を成長させている。擬似格子整合層は、超高真空化学的気相堆積（ＵＨＶ−ＣＶＤ）、ＭＢＥ、ＰＥＣＶＤ、イオン・アシスト堆積、または化学ビーム・エピタキシ等の方法を用いて、クリーンな環境で成長させる。いくつかの実施形態では、Ｓｉ1-xＧｅx層はＣを含む場合がある。
図１２の基板５は、例えばバルクＳｉまたはＳＯＩとすることができ、単結晶表面は、Ｓｉ、Ｓｉ1-xＧｅx、Ｇｅ、Ｓｉ1-yＣy、Ｓｉ1-x-yＧｅxＣyを含む群から選択された層であり、パターニングされている場合もあり、されていない場合もある。Ｓｉ1-xＧｅx層の厚さは、不整合転位形成のための臨界厚さを超えており、クリーンな環境および低い成長温度のため、このＳｉ1-xＧｅx層の成長の間に転位核化は起こらない。次いで、擬似格子整合Ｓｉ1-xＧｅx層を介して、Ｓｉ／Ｓｉ1-xＧｅx界面の下の基板内に、ヘリウムを注入する。Ｈｅイオンは、約４ｘ１０15から約４ｘ１０16ｃｍ-2、好ましくは約７ｘ１０15から約１２ｘ１０15ｃｍ-2の範囲のドーズ量で注入する。注入の前に、ウエハ表面をマスクで覆って、ウエハ全領域でなくウエハのある領域内にのみＨｅが注入されるようにすることができる。注入Ｈｅの投射範囲は、界面の約１００ｎｍから約３００ｎｍ下方である。あるいは、注入イオンは、Ｈ、Ｄ、Ｂ、またはＮを含む群からとすることができる。
次いで、６５０℃を超える温度で、少なくとも３０分間、注入ウエハを炉内でアニーリングする。アニーリングの結果、最初の単結晶表面層１０の一部である図１２の層２０に、小板状の欠陥が形成される。層２０内の小板は、厚さが約２０ｎｍから約３０ｎｍであり、転位核化を生じさせる。層３０も最初の単結晶表面層１０の一部であり、転位を含む。この転位が、層４０との界面へと進んで不整合セグメントを形成する。層４０は、厚さが５０ｎｍおよび５００ｎｍの間であり（合金組成によって異なる）、好ましくは約１００ｎｍである。更に、層４０は、５および３５原子％の間のＧｅを含み、平坦な表面（ＲＭＳ粗さは１ｎｍ未満である）を有し、貫通転位（ＴＤ）密度は１０6ｃｍ-2未満である。
本発明の第２の実施形態では、手順は第１の実施形態において説明したものと同様であるが、図１２のＳｉ1-xＧｅx層４０が図１３では層４１に代わっている点が異なる。層４１は、層の底部ではｘ＝０であり、上部では０＜ｘ＜１．０である傾斜合金組成を有する。傾斜層４１の組成は、線形または階段状に変化することができる。
本発明の第３の実施形態では、手順は最初の２つの実施形態において説明したものと同一であるが、２つの異なる原子種を、Ｓｉ／Ｓｉ1-xＧｅx界面から同一または異なる深さに注入する点が異なる。
本発明の第４の実施形態では、手順は最初の２つの実施形態において説明したものと同一であるが、同一の原子種を、Ｓｉ／Ｓｉ1-xＧｅx界面から２つの異なる深さに注入している点が異なる。
本発明の第５の実施形態では、単結晶表面層を有する基板上に、薄い（５０〜３００ｎｍ）、完全に擬似格子整合したＳｉ1-yＣy層（ｙは０．０２の大きさである）をエピタキシャル成長させる。基板は、例えばバルクＳｉまたはＳＯＩとし、Ｓｉ、Ｓｉ1-xＧｅx、Ｇｅ、Ｓｉ1-x-yＧｅxＣyを含む群からの単結晶表面を有することができる。次いで、Ｓｉ1-yＣy層の上部に、５０〜３００ｎｍの厚い、完全に擬似格子整合した結晶Ｓｉ層を成長させ、その後、完全に擬似格子整合したＳｉ1-xＧｅx層を成長させる。全ての擬似格子整合結晶層は、超高真空化学的気相堆積（ＵＨＶ−ＣＶＤ）、ＭＢＥ、ＰＥＣＶＤ、イオン・アシスト堆積、または化学ビーム・エピタキシ等の方法を用いて、クリーンな環境で成長させる。Ｓｉ1-xＧｅx層の厚さは、不整合転位形成のための臨界厚さを超えており、クリーンな環境および低い成長温度のため、このＳｉ1-xＧｅx層の成長の間に転位核化は起こらない。次いで、７５０℃を超える温度で、少なくとも３０分間、ウエハを炉内でアニーリングする。アニーリングの間、炭素含有層に形成された欠陥が転位の核化のソースとして作用し、これがＳｉ／Ｓｉ1-xＧｅx界面へと進んで不整合転位を形成し、Ｓｉ1-xＧｅx層において歪みを緩和する。
本発明の第６の実施形態では、第１および第２の実施形態において説明したステップを少なくとも２度行い、第３および第４の実施形態において説明した１つまたはそれ以上の原子種を注入することによって、緩和ＳｉＧｅバッファ層を製造する。この手順は、ｘが０．２５よりも大きい緩和Ｓｉ1-xＧｅxバッファ層を達成するために必要であり得る。Ｓｉ1-xＧｅx層は、均一な合金組成または傾斜合金組成を有することができる。図１４を参照すると、層５、１０、２０、および３０は、図１２のものと同じである。層４２、２５、および３５は、共に図１２の層４０（すなわち第１の緩和ＳｉＧｅ層）を構成し、従って、全て、５から３５原子％のＧｅという同一のＧｅ含有量を有し、平坦な表面を有し（ＲＭＳは１ｎｍ未満である）、貫通転位（ＴＤ）密度は１０6ｃｍ-2未満である。層２５は、第２の注入損傷領域を含み、厚さは約１５０ｎｍであり、転位核化を生じさせる小板を含む。層３５は、層３０と同様、転位を含み、これが層４５との界面へと進んで不整合セグメントを形成する。層４５は、第２の緩和均一組成ＳｉＧｅ層であり、層４２、２５、および３５よりも大きい原子パーセントのＧｅを有し、厚さは５０ｎｍから５００ｎｍの間である。
図１５を参照すると、層４３、２７、および３７は、層の底部でｘ＝０であり上部で０＜ｘ＜１．０である傾斜合金組成を有する図１３の元の層４１に相当する。層４６の底部は、層３７の上部のものと等しい組成を有し、層４６の上部は、もっと大きい合金組成（ｘ＝１．０まで）を有する。傾斜層４６の組成は、線形または階段状に変化することができる。
第７の実施形態は、緩和ＳｉＧｅバッファ層を製造するための方法の別の変形であり、最初の５つの実施形態において説明した手順の１つに従って製造した緩和バッファ層の上に、もっと高い原子％Ｇｅの第２のＳｉ1-xＧｅx層をエピタキシャル成長させ、次いでアニーリングして、歪み緩和を生じさせることができる。これは、０．２５よりも大きい合金組成を有する緩和ＳｉＧｅ層を達成するために行われる。図１６を参照すると、図１２の層４０の上部にエピタキシャル成長させた層４４は、厚さが５０および５００ｎｍの間であり、好ましくは１００〜２００ｎｍの間であり、Ｇｅ原子％が層４０よりも大きく、１５および６０％の間であり、好ましくは２０および４０％の間である。図１７において、図１３の層４１の上部に成長させた層４７は、厚さが５０および５００ｎｍの間であり、好ましくは１００から２００ｎｍであり、Ｇｅ原子％が底部では層４１の上部と等しく層の上部ではもっと大きい（ｘ＝１．０まで）傾斜組成を有する。傾斜層４７の組成は、線形または階段状に変化することができる。
前述のように、単結晶表面を含むＳｉ上の歪み緩和ＳｉＧｅバッファ層の準備について説明した方法を、同様に適用して、単結晶格子不整合表面上に異なる材料の歪み緩和エピタキシャル層を製造することができる。
上述の方法によって製造した緩和Ｓｉ1-xＧｅxバッファ層を用いて、ウエハ・ボンディングおよび層転写（layer transfer）方法を用いて集積回路のためのＳｉＧｅ・オン・インシュレータ基板を製造することができる。また、これらの緩和ＳｉＧｅバッファ層を、少なくとも１つの半導体デバイスを有する様々な集積回路のための「仮想基板」として用いることができる。
上述の方法によって得られる構造を更に拡張させて、より複雑なデバイス構造を製造することができる。従って、図１２から１７の構造上に追加のエピタキシャル層を成長させることで、図１８から２３に示すデバイス層構造が製造される。
図１８において、層４００はＳｉＧｅ層であり、層４０と同じ原子％Ｇｅを有し、厚さは１００ｎｍおよび１０００ｎｍの間であり、好ましくは３００ｎｍおよび５００ｎｍの間であり、ＴＤ密度は層４０のもの以下である。層５０は、完全に擬似格子整合した歪みＳｉ層であり、厚さは５０および３５０ｎｍの間であり、好ましくは約２００ｎｍである。
図１９において、層４１０はＳｉＧｅ層であり、層４１の上部と同じ原子％のＧｅを有する。層４１０の厚さは１００ｎｍおよび１０００ｎｍの間であり、好ましくは３００ｎｍおよび５００ｎｍの間であり、ＴＤ密度は層４１のもの以下である。層５０は、完全に擬似格子整合した歪みＳｉ層であり、厚さは５０および３５０ｎｍの間であり、好ましくは約２００ｎｍである。
図２０において、層４５０はＳｉＧｅ層であり、層４５と同じ原子％のＧｅを有する。層４５０の厚さは１００ｎｍおよび１０００ｎｍの間であり、好ましくは３００ｎｍおよび５００ｎｍの間であり、貫通転位密度は層４５のもの以下である。層５０は、完全に擬似格子整合した歪みＳｉ層であり、厚さは５０および３５０ｎｍの間であり、好ましくは約２００ｎｍである。
図２１において、層４６０はＳｉＧｅ層であり、層４６の上部と同じ原子％のＧｅを有する。層４６０の厚さは１００ｎｍおよび１０００ｎｍの間であり、好ましくは３００ｎｍおよび５００ｎｍの間であり、貫通転位密度は層４６のもの以下である。
層５０は、完全に擬似格子整合した歪みＳｉ層であり、厚さは５０および３５０ｎｍの間であり、好ましくは約２００ｎｍである。
図２２において、層４４０はＳｉＧｅ層であり、層４４の上部と同じ原子％のＧｅを有する。層４４０の厚さは１００ｎｍおよび１０００ｎｍの間であり、好ましくは３００ｎｍおよび５００ｎｍの間であり、貫通転位密度は層４４のもの以下である。層５０は、完全に擬似格子整合した歪みＳｉ層であり、厚さは５０および３５０ｎｍの間であり、好ましくは約２００ｎｍである。
図２３において、層４７０はＳｉＧｅ層であり、層４７の上部と同じ原子％のＧｅを有する。層４７０の厚さは１００ｎｍおよび１０００ｎｍの間であり、好ましくは３００ｎｍおよび５００ｎｍの間であり、貫通転位密度は層４７のもの以下である。層５０は、完全に擬似格子整合した歪みＳｉ層であり、厚さは５０および３５０ｎｍの間であり、好ましくは約２００ｎｍである。
上述の図１８〜２３の構造を用いて、半導体デバイスを製造することができる。１つの実施形態は、図２４に示す電界効果トランジスタ（ＦＥＴ）等の少なくとも１つの半導体デバイスから成る集積回路である。図２４に示すＦＥＴは、一例として図１８の層構造上に製造されている。図２４では、ソース・コンタクトは１００であり、ドレイン・コンタクトは１０１であり、ゲート誘電体は１０２であり、ゲート・コンタクトは１０３であり、側壁は１０４である。また、図２４のデバイス構造は、図１９、２０、２１、２２、および２３の層構造上に構築することができ、この場合、層４００を層４１０、４５０、４６０、４４０、または４７０によってそれぞれ置き換えできる。
また、図１８〜２３の層構造上に、図２５および２６に示す変調ドープ電界効果トランジスタ（ＭＯＤＦＥＴ）層構造をエピタキシャル成長させることができる。図２５の構造は、一例として図１８の構造上に製造されている。この構造は、層４０および４００と同じ組成のＳｉＧｅ層１２０と、ｎ＋ドープ以外は層１２０と同様のｎ＋ドープＳｉＧｅ層１２１と、擬似格子整合歪みＳｉキャップ層５１とを含む。同じ層構造を、図１９、２０、２１、２２、および２３の構造上に成長させることができる。この場合、層４００を層４１０、４５０、４６０、４４０、または４７０によってそれぞれ置き換える。
あるいは、図１８の構造上に、歪みＳｉ層５０を用いずに、図２６のＭＯＤＦＥＴ層構造をエピタキシャル成長させることができる。この構造は、ｐ＋ドープ以外は層４０および４００と同じ組成のｐ＋ドープＳｉＧｅ層６０と、層４０および４００と同じ組成のＳｉＧｅ層４８と、層４０および４００におけるよりも著しくＧｅ含有量が多い擬似格子整合圧縮歪みＳｉＧｅ層１３０と、層４０と同じ組成のＳｉＧｅ層１３５と、擬似格子整合歪みＳｉキャップ５１とを含む。また、同じ層構造を、歪みＳｉ層５０なしで、図１９、２０、２１、２２、および２３の構造上に構築することができる。この場合、層４００を層４１０、４５０、４６０、４４０、または４７０によってそれぞれ置き換える。
図２７に、ＭＯＤＦＥＴ等の少なくとも１つの半導体デバイスから成る集積回路の別の実施形態を示す。図２７に示すデバイスは、図２５の層構造上に構築されている。図２７では、層５４０は、図２５に記載した層４００の上の全ての層を含む。ＭＯＤＦＥＴは、ソース・コンタクト１４２、ドレイン・コンタクト１４４、およびＴゲート１５０を含む。あるいは、ＭＯＤＦＥＴは、図２６の層構造上に製造することができる。この場合、図２７の層５４０は、図２６に記載した層４００の上の全ての層を含む。
また、様々な他の用途に、歪み緩和ＳｉＧｅバッファ層を用いることができる。例えば電子冷却（thermoelectric cooling）デバイスのような、いくつかの潜在的な用途では、図１８に示す層構造上にエピタキシャル成長させることができる超格子構造を必要とするが、図２８に示すように、歪みＳｉ層５０はない。層４００は任意選択である。超格子構造は、交互の層５５０および５６０の繰り返しから成り、双方とも擬似格子整合歪みエピタキシャル層であり、層５５０の組成は層５６０の組成とは異なる。具体的な事例では、交互の層は、Ｓｉ1-x-yＧｅxＣyおよびＳｉ1-z-wＧｅzＣwであり、ｘおよびｙはｚおよびｗとはそれぞれ異なり、ｘおよびｙはゼロに等しくすることができる。説明した超格子構造は、任意選択的に、歪みＳｉキャップ層５０を用いずに図１９、２０、２１、２２、または２３の構造上に構築することができる。この場合、層４００を、層４１０、４５０、４６０、４４０、または４７０によってそれぞれ置き換える。任意選択的に、記載した超格子構造は、歪みＳｉキャップ層５０を用いずに、更に層４１０、４５０、４６０、４４０、または４７０も用いずに、図１９、２０、２１、２２、または２３の構造上に構築することができる。
我々の最近の研究によって、初期エピタキシャルＳｉ1-xＧｅx層が完全に擬似格子整合ではなくほぼ擬似格子整合されている場合であっても、上述のイオン注入およびアニーリングの方法を用いて、１ｘ１０6ｃｍ-2未満の貫通転位密度を有する良質の緩和Ｓｉ1-xＧｅxバッファ層を製造することができることが示されている。ほぼ擬似格子整合されているというのは、Ｓｉ1-xＧｅx／Ｓｉ界面において極めて低い密度の６０度の不整合転位があることを意味する。１例として、Ｓｉ0.80Ｇｅ0.20／Ｓｉ構造では、Ｓｉ1-xＧｅx層の面内格子パラメータの変化が、高分解能ｘ線回折によって測定した場合に、５％未満、好ましくは２％未満のＳｉＧｅ層の格子不整合歪みの緩和に相当するように、不整合転位密度は充分に低くなければならない。擬似格子整合Ｓｉ0.80Ｇｅ0.20層における格子不整合歪みは０．００８であるので、これは、０．０００４未満、および好ましくは０．０００１６未満の格子不整合歪みの低減に相当する。初期Ｓｉ1-xＧｅx層の成長の間に過度の歪み緩和が生じた場合、注入およびアニーリングの後の貫通転位は１ｘ１０6ｃｍ-2を超える。
Ｓｉ1-xＧｅx層のエピタキシャル成長の間に、様々な機構によって、６０度の不整合転位が核化する。低格子不整合において、Ｓｉ（００１）上で成長させたＳｉ1-xＧｅxの支配的な機構は、フランク−リード（Frank-Read）増殖である（F. K. LeGoues、B. S. Meyerson.、J. F. Morar、Phys. Rev.Lett. 66, 2903（１９９１年）、F. K.LeGoues、B. S. Meyerson、J. F. Maror、P. D. Kirchner、J. Appl. Phys.71, 4230（１９９２年）、米国特許番号第５，６５９，１８７号、K. W. SchwarzおよびF. K. Legouse、Phys. Rev. Lett. 79, 1877（１９９７年）、K. W. SchwarzおよびJ. Tersoff、Appl. Plys. Lett. 69, 1220（１９９６年））。この機構では、各フランク−リード・ソースにおいて多くの転位が核化され、このため成長条件に応じて、いくつかまたは数十もの不整合転位を含む不整合転位の集積が形成される（D. J. Robbins、J. L. Glasper、D. Wallis、A. C. Churchill、A. J. PidduckおよびW. Y. Leong、Lattice Mismatched Thin Films、Ed. E. A. Fitzgerald（The Minerals, Metals, & Materials Society, Warrendale, PA, 1999）３〜１１ページ）。１原子の高さである表面ステップは、６０度の不整合転位の各々に関連付けられている。このため、転位の集積に関連した表面ステップの高さは、その集積における不整合転位の数を示す尺度である。
これらの構造における不整合転位密度は、原子間力顕微鏡検査（ＡＦＭ）、すなわち、埋め込みＳｉ1-xＧｅx／Ｓｉ界面における６０度の不整合転位に関連した表面ステップの観察を可能とする非破壊的な方法によって、観察することができる。図２９（ａ）は、Ｓｉ（００１）基板上に成長させた、ほぼ擬似格子整合したＳｉ0.81Ｇｅ0.19層を示す。この顕微鏡写真において、個別の不整合転位（極めて薄い線）および不整合転位の集積（濃い線）が見られる。図５および２９（ｂ）は、注入およびアニーリングしたＳｉ1-xＧｅx／Ｓｉ構造の顕微鏡写真であり、高密度の不整合転位を示し、著しい歪み緩和が生じたことを表している。図３０は、注入およびアニーリングの前に成長させた層に存在した転位の集積（矢印で示す）を示す。これに対して、図５の構造は、元来、完全に擬似格子整合されていた。この画像では、不整合転位の集積は見られない。本発明を実施すると、結果として、図５および２９（ｂ）におけるものと同様のＡＦＭ画像が得られる。
初期のほぼ擬似格子整合した層の歪み緩和の程度は、通常、高分解能ｘ線回折（ＨＲＸＲＤ：high-resolution x-ray diffraction）によって測定される。これも非破壊的な測定方法である。図３１は、注入およびアニーリングを行う前の２つのサンプルについて００４ロッキング・カーブを示す。（ａ）は、３３４ｎｍの厚さのほぼ擬似格子整合したＳｉ0.81Ｇｅ0.19層である。（ｂ）は、４６０ｎｍ厚さの完全に擬似格子整合したＳｉ0.85Ｇｅ0.15層である。カーブ（ａ）のＳｉＧｅ層およびＳｉ基板の双方のピークは、完全に擬似格子整合した層（ｂ）のものよりも広く、ほぼ擬似格子整合した層（ａ）のＳｉＧｅ層ピークに関連した厚さの外縁は、層（ｂ）のものより勾配が緩い。双方のサンプルにおける歪み緩和は、０％と測定された。不整合転位は局所的な歪みを引き起こすが、この構造におけるそれらの密度は低いので、ＳｉＧｅ層の格子パラメータに検出可能な変化を生じさせない。
上述のようなイオン注入およびアニーリングの方法を用いて、我々は、初期Ｓｉ1-xＧｅx層がほぼ擬似格子整合されている場合に、平坦な表面（二乗平均（ＲＭＳ：root meansquare）表面粗さが０．８ｎｍ未満）を有し、貫通転位密度が低い（１ｘ１０6ｃｍ-2未満）、著しく緩和したＳｉ1-xＧｅxバッファ層を達成することができる。ほぼ擬似格子整合のＳｉ1-xＧｅx層は、Ｓｉ1-xＧｅx合金組成およびエピタキシャル成長条件に応じて、１０００ｎｍの厚さとすることができるが、好ましくは７００ｎｍ未満の厚さである。図３２のデータは、アニーリング後の歪み緩和度がＳｉ1-xＧｅx層の厚さと共に増大し、もっと厚い層であっても、Ｓｉ1-xＧｅx／Ｓｉ界面の下のＨｅ注入によって、アニーリングの間に起こる歪み緩和の程度が著しく高くなることを示す。表１は、Ｈｅ＋の注入およびアニーリングによって緩和した、合金組成および厚さが異なるＳｉ1-xＧｅx層についてのデータを示す。貫通転位密度は、もっと厚いほぼ擬似格子整合のＳｉ1-xＧｅx層であっても、典型的に２ｘ１０5ｃｍ-2未満である。
表１は、注入およびアニーリングした層における緩和度、表面粗さ、および貫通転位密度を示す。緩和度の不確かさは、プラスまたはマイナス２％であり、合金組成の不確かさはプラスまたはマイナス０．０５であり、転位数の不確かさは約２０％である。Ｓｉ1-xＧｅx層の厚さは、歪み緩和の前に高分解能ｘ線回折によって測定した。貫通転位は、選択したサンプルについて、原子間力顕微鏡画像により、また、透過型電子顕微鏡の平面図によって数えた。
Figure 0005062955
 表１において、上付き文字「ａ」は原子間力顕微鏡検査を指し、上付き文字「ｂ」は平面図透過型電子顕微鏡検査を指す。
デバイスの用途のため、初期注入およびアニーリング・バッファ（ＩＡＢ：initial implanted and annealed buffer）層よりも厚いＳｉＧｅ層が必要である場合がある。従って、初期注入およびアニーリング・バッファ「仮想基板」上に、初期ＩＡＢ層と同じ合金組成の第２のＳｉ1-xＧｅx層、または、歪みのないすなわち１００％緩和した第２のＳｉ1-yＧｅy層（ここで、ｙ＜ｘである）を、エピタキシャル成長させることができる。後者の事例を達成するには、ウエハ表面に平行な方向の第２の層の格子パラメータが、部分的に歪み緩和した初期Ｓｉ1-xＧｅx初期注入およびアニーリング・バッファ層のものと等しくなるように、Ｓｉ1-yＧｅy層の合金組成を選択する。
第２のＳｉ1-yＧｅy層を、例えば部分的に緩和した初期注入およびアニーリング・バッファ「仮想基板」のような第１のＳｉ1-xＧｅx層上にエピタキシャル成長させた場合、極めて少ないＧｅ含有量を有するＳｉ1-zＧｅz、具体的にはｚが０．１未満であり好ましくは０＜ｚ＜０．０６であるＳｉ1-zＧｅzの薄い層を用いて以降のエピタキシャル層の成長を開始することが望ましい場合がある。この中間層の厚さは、先に述べたような歪み緩和のための臨界厚さを超えてはならない。
以下の例は、「仮想基板」、すなわち、ＳｉまたはＳＯＩ基板の上部に形成される薄い緩和エピタキシャルＳｉ1-xＧｅx層を製造する際に用いられる本発明のプロセス、ならびに、その「仮想基板」を電子構造の構成要素として用いることを例示するために与える。
実施例１
この例では、バルクＳｉ基板上に１００ｎｍの厚さの擬似格子整合したＳｉ0.85Ｇｅ0.15層を堆積させることによって、「仮想基板」を製造した。次いで、結果として得られた構造に、約２１ＫｅＶの注入エネルギを用いて、約１ｘ１０16ｃｍ-2のドーズ量でＨｅ＋を注入した。続いて、この構造を約８５０℃で約１時間アニーリングした。アニーリング後のＨＲＸＲＤ測定により、格子不整合歪みの４１％が緩和されたことが示されている。サンプルは、約０．２９ｎｍのＲＭＳ表面粗さを有し、エッチ・ピット（ＴＤ）密度は約１ｘ１０5ｃｍ-2であった。
実施例２
本発明のプロセスの第２の実施形態は、図１２の構造に従って実行した。層５および１０はバルクＳｉ基板であり、イオン注入の前のＨＲＸＲＤによって測定したところ、層４０は１００ｎｍ厚さの擬似格子整合Ｓｉ0.85Ｇｅ0.15層であった。約２１ＫｅＶの注入エネルギを用いて、約１ｘ１０16ｃｍ-2のドーズ量でＨｅ＋を注入した。続けて、約８５０℃で約３０分間、ウエハをアニーリングした。ＳｉＧｅ層は約３８％緩和した。
実施例３
本発明のプロセスの第３の実施形態は、図１２の構造に従って実行した。層５および１０はバルクＳｉ基板であり、イオン注入の前のＨＲＸＲＤによって測定したところ、層４０は１８８ｎｍ厚さの擬似格子整合Ｓｉ0.79Ｇｅ0.21層であった。約３１ＫｅＶの注入エネルギを用いて、約０．８ｘ１０16ｃｍ-2のドーズ量でＨｅ＋を注入した。続けて、約８５０℃で約１時間、ウエハをアニーリングした。ＳｉＧｅ層は６９％緩和した。ＲＭＳ表面粗さは約０．４７ｎｍであり、エッチ・ピット（ＴＤ）密度は約２．７ｘ１０5ｃｍ-2であった。
実施例４
本発明のプロセスの第４の実施形態も、図１２の構造に従って実行した。層５および１０はバルクＳｉ基板であり、イオン注入の前のＨＲＸＲＤによって測定したところ、層４０は１８８ｎｍ厚さの擬似格子整合Ｓｉ0.79Ｇｅ0.21層であった。約３１ＫｅＶの注入エネルギを用いて、約１．２ｘ１０16ｃｍ-2のドーズ量でＨｅ＋を注入した。続けて、約８５０℃で約１時間、ウエハをアニーリングした。ＳｉＧｅ層は６８％緩和し、ＲＭＳ表面粗さは約０．４８ｎｍであり、エッチ・ピット（ＴＤ）密度は約０．９ｘ１０5ｃｍ-2であった。
実施例５
ほぼ擬似格子整合した層の１例は、４６０ｎｍの厚さのＳｉ1-xＧｅx（ｘ＝０．１５）層であり、超高真空化学的気相堆積（ＵＨＶＣＶＤ）によって成長させた。これは、８６％緩和し、ＲＭＳ表面粗さは０．６ｎｍであり、貫通転位密度は０．８ｘ１０5ｃｍ-2である。
実施例６
ほぼ擬似格子整合した層の別の例は、３３４ｎｍの厚さのＳｉ1-xＧｅx（ｘ＝０．１９）層であり、ＵＨＶＣＶＤによって成長させた。これは、９０％緩和し、ＲＭＳ表面粗さは０．８ｎｍであり、貫通転位密度は２ｘ１０5ｃｍ-2である。
実施例７
Ｓｉ1-xＧｅxＩＡＢ層（ｙ＜ｘ）上に成長させた第２のＳｉ1-yＧｅy層の例は、７６％緩和したＳｉ0.80Ｇｅ0.20初期注入およびアニーリング・バッファ層の上に成長させた１００ｎｍのＳｉ0.85Ｇｅ0.15層である。第２の層の成長後、初期Ｓｉ0.80Ｇｅ0.20ＩＡＢ層は７６％緩和することがわかり、第２のＳｉ0.85Ｇｅ0.15層は１００％緩和することが測定された。
実施例８
初期Ｓｉ1-xＧｅx層と第２のＳｉ1-yＧｅy層との間の中間層の使用の１例は、まず、２５６ｎｍ厚さの８４％緩和したＳｉ0.19Ｇｅ0.81初期注入およびアニーリング・バッファ層の上に、１５ｎｍのＳｉ0.95Ｇｅ0.05をまず成長させ、続いて１００ｎｍのＳｉ0.19Ｇｅ0.81を成長させる。
本発明について、その好適な実施形態に関して具体的に図示し説明したが、本発明の精神および範囲から逸脱することなく、形態および詳細における前述およびその他の変更を行い得ることは、当業者には理解されよう。従って、本発明は、説明および例示した正確な形態および詳細には限定されず、特許請求の範囲内に入ることを意図するものである。
Ｓｉ基板またはＳＯＩウエハ上の薄い完全緩和ＳｉＧｅバッファ層すなわち仮想基板を形成する際に、本発明において用いる基本的な処理ステップを示す図（断面図）である。 Ｓｉ基板またはＳＯＩウエハ上の薄い完全緩和ＳｉＧｅバッファ層すなわち仮想基板を形成する際に、本発明において用いる基本的な処理ステップを示す図（断面図）である。 Ｓｉ基板またはＳＯＩウエハ上の薄い完全緩和ＳｉＧｅバッファ層すなわち仮想基板を形成する際に、本発明において用いる基本的な処理ステップを示す図（断面図）である。 バルクＳｉ基板上に成長させた緩和イオン注入の公称Ｓｉ0.85Ｇｅ0.15バッファ層について、Ｇｅモル比対ウエハ表面からの距離のＳＩＭＳ測定値を示す。 バルクＳｉ基板上の緩和イオン注入Ｓｉ0.85Ｇｅ0.15バッファ層の表面上のかすかな網状線パターンを示す原子間力顕微鏡写真（１０μｍｘ１０μｍ）である。全画像のＺ範囲は約３ｎｍである。ＲＭＳ粗さは約０．２８ｎｍである。層の厚さは約１００ｎｍである。Ｈｅ注入ドーズ量は８ｘ１０15ｃｍ-2であり、８５０℃で１時間アニーリングを行った。 従来技術の図であり、バルクＳｉ基板上に成長させた階段状の緩和Ｓｉ0.85Ｇｅ0.15層について、Ｇｅモル比対ウエハ表面からの距離のＳＩＭＳ測定値を示す。 従来技術の図であり、階段状の緩和Ｓｉ0.85Ｇｅ0.15層上の顕著な網状線パターンを示す原子間力顕微鏡写真（２０μｍｘ２０μｍ）である。全画像のＺ範囲は約４０ｎｍである。ＲＭＳ粗さは約６ｎｍである。 緩和イオン注入バッファ層の平面図のＴＥＭ顕微鏡写真（弱いビーム（ｇ400）、２ビーム条件）である。白く丸い構造は、Ｓｉ／Ｓｉ1-xＧｅx界面の下にある小板から生じる。＜１１０＞方向に沿った直交する白線は、Ｓｉ／Ｓｉ1-xＧｅx界面またはその近傍にある６０度の不整合転位を示す。Ｈｅ注入を行った。層の厚さは約１００ｎｍである。注入ドーズ量は１ｘ１０16ｃｍ-2で、アニーリングは８５０℃で１時間行った。 イオン注入バッファ層の断面図のＴＥＭ顕微鏡写真（弱いビーム、２ビーム条件）である。暗視野状況において、転位およびＨｅ誘導の小板（または約１００〜１５０ｎｍの幅およびそのオーダーの間隔）が明るく見える。 従来技術の図であり、極めて高い注入ドーズ量（２ｘ１０16ｃｍ-2ｃｍ）で製造されたイオン注入バッファ層の平面図のＴＥＭ顕微鏡写真（弱いビーム、２ビーム条件）である。暗視野状況において、転位およびＨｅ誘導の泡（約２０〜３０ｎｍの直径）が明るく見える。 従来技術の図であり、極めて高い注入ドーズ量でのイオン注入バッファ層の断面図のＴＥＭ顕微鏡写真（弱いビーム、２ビーム条件）である。暗視野状況において、転位およびＨｅ誘導の泡が明るく見える。 本発明のプロセスによって製造した緩和バッファ層を含む本発明の構造の断面図である。 図１２の元の均一組成層４０の代わりに任意選択的な傾斜組成ＳｉＧｅ層４１を含む、図１２の構造の断面の概略図である。 本発明の３ステップ手順を２度行うことによって製造した緩和バッファ層を含む本発明の構造の断面を示す。 ＳｉＧｅ層４３、２７、および３７（図１３の元の層４１）および層４６が傾斜合金組成を有することを除いて、図１４の構造の断面の概略図である。 層４０上に、もっと大きい原子％のＧｅを有する追加の単結晶均一組成ＳｉＧｅ層４４をエピタキシャル成長させた、図１２の断面の概略図である。 層４１上に、もっと大きい原子％のＧｅを有する追加の単結晶傾斜組成ＳｉＧｅ層４７をエピタキシャル成長させた、図１３の断面の概略図である。 層４０上に、層４０と同一組成の追加の単結晶均一組成ＳｉＧｅ層４００をホモエピタキシャル堆積させ、層４００上に歪みＳｉ層を堆積させた、図１２の断面の概略図である。 層４１上に、層４１の上部と同一組成の追加の単結晶均一組成ＳｉＧｅ層４１０をホモエピタキシャル堆積させた、図１３の断面の概略図である。層４１０上に歪みＳｉキャップ層を堆積させている。 層４５上に、層４５と同一組成の追加の単結晶均一組成ＳｉＧｅ層４５０をホモエピタキシャル堆積させた、図１４の断面の概略図である。この層の成長の間に、追加の歪み緩和が起こり得る。層４５０上に歪みＳｉキャップ層を堆積させている。 層４６上に、層４６の上部領域と同一組成の追加の単結晶均一組成ＳｉＧｅ層４６０をホモエピタキシャル堆積させた、図１５の断面の概略図である。層４６０上に歪みＳｉキャップ層５０を堆積させている。 層４４上に、層４４と類似の組成の追加の単結晶均一組成層４４０をホモエピタキシャル堆積させた、図１６の概略図である。層４４０上に歪みＳｉキャップ層５０を堆積させている。 層４７上に、層４７の上部領域と同一組成の追加の単結晶均一組成ＳｉＧｅ層４７０をホモエピタキシャル堆積させた、図１７の断面の概略図である。層４７０上に歪みＳｉキャップ層５０を堆積させている。 構造上に電界効果トランジスタ（ＦＥＴ）を製造した、図１８の断面の概略図である。ＦＥＴは、ソース・コンタクト１００、ドレイン・コンタクト１０１、ゲート酸化物層１０２、ゲート・コンタクト１０３、およびゲート側壁絶縁物１０４を含む。 図１８の構造上に堆積させたｎ型変調ドープＦＥＴ（ＭＯＤＦＥＴ）層構造の断面の概略図である。 図１８の構造上に堆積させたｐ型ＭＯＤＦＥＴ構造の断面の概略図である。 ＭＯＤＦＥＴデバイスを図２５または２６の構造上に製造した構造の断面の概略図である。 歪みＳｉキャップ層５０を用いずに図１８の構造上に堆積した交互の層５５０および５６０から成る超格子を含む構造の断面の概略図である。 Ｓｉ（００１）基板上にＵＨＶＣＶＤによってエピタキシャル成長させた、ほぼ擬似格子整合した３３４ｎｍ厚さのＳｉ1-xＧｅx層のＡＦＭ顕微鏡写真である。（ａ）注入およびアニーリング前の成長サンプルを示す。（ｂ）Ｈｅ＋の注入後のサンプルを示す。矢印は、不整合転位の集積を指し示す。 （ａ）は、ほぼ擬似格子整合したＳｉ1-xＧｅx層のＨＲＸＲＤスキャンを示し、（ｂ）は、Ｓｉ（００１）基板上にＵＨＶＣＶＤによってエピタキシャル成長させた完全擬似格子整合Ｓｉ1-xＧｅx層を示す。 サンプルを８００℃で２時間アニーリングした後に高分解能ｘ線回折によって測定した、Ｈｅ＋注入を行った場合および行わない場合の、様々な合金組成および厚さのＳｉ1-xＧｅx層の歪み緩和度を示す。

Claims (19)

  1. 基板の単結晶表面上に、低密度の貫通転位を有する緩和エピタキシャルＳｉ１−ｘＧｅｘ層を形成する方法であって、
    前記基板の単結晶表面上に、擬似格子整合した均一組成のエピタキシャルＳｉ１−ｘＧｅｘ層を堆積させるステップであって、ｘは０．１５から０．２１である前記ステップと、
    Ｈｅ元素のイオンを、前記エピタキシャルＳｉ１−ｘＧｅｘ層を通して、４ｘ１０ １５ から４ｘ１０ １６ ｃｍ −２ までの範囲のドーズ量で、前記エピタキシャルＳｉ１−ｘＧｅｘ層と前記単結晶表面との界面から１００ｎｍよりも下方の深さに注入するステップと、
    ６５０℃を超える温度で前記基板をアニーリングするステップと、
    を含む方法。
  2. 前記基板がバルクＳｉ基板またはシリコン・オン・インシュレータ基板である、請求項１に記載の方法。
  3. 前記単結晶表面が、Ｓｉ、ＳｉＧｅ、Ｇｅ、ＳｉＣ、またはＳｉＧｅＣを含む、請求項１に記載の方法。
  4. 前記イオン注入深さの範囲が、前記エピタキシャルＳｉ１−ｘＧｅｘ層と前記単結晶表面との界面から１００ｎｍよりも下の深さから前記界面から３００ｎｍの深さまでである、請求項１に記載の方法。
  5. 前記緩和エピタキシャルＳｉ１−ｘＧｅｘ層が１０６ｃｍ−２未満の貫通転位密度を有する、請求項１に記載の方法。
  6. 基板の単結晶表面上に、低密度の貫通転位を有する緩和エピタキシャルＳｉ１−ｘＧｅｘ層を形成する方法であって、
    前記基板の単結晶表面上に、擬似格子整合した傾斜組成のエピタキシャルＳｉ１−ｘＧｅｘ層を堆積させるステップであって、ｘの値が前記単結晶表面との界面における０から増大し、前記エピタキシャルＳｉ１−ｘＧｅｘ層の上面においてｘの値がそれより大きく０＜ｘ＜１．０の範囲であるＧｅ量を有する前記ステップと、
    Ｈｅ元素のイオンを、前記エピタキシャルＳｉ１−ｘＧｅｘ層を通して、４ｘ１０ １５ から４ｘ１０ １６ ｃｍ −２ までの範囲のドーズ量で、前記エピタキシャルＳｉ１−ｘＧｅｘ層と前記単結晶表面との界面から１００ｎｍよりも下方の深さに注入するステップと、
    ６５０℃を超える温度で前記基板をアニーリングするステップと、
    を含む方法。
  7. 前記基板がバルクＳｉ基板またはシリコン・オン・インシュレータ基板である、請求項６に記載の方法。
  8. 前記イオン注入深さの範囲が、前記エピタキシャルＳｉ１−ｘＧｅｘ層と前記単結晶表面との界面から１００ｎｍよりも下の深さから前記界面から３００ｎｍの深さまでである、請求項６に記載の方法。
  9. 単結晶表面上に緩和エピタキシャルＳｉ１−ｘＧｅｘ層を形成する方法であって、
    基板の単結晶表面上に、擬似格子整合した均一組成のエピタキシャルＳｉ１−ｘＧｅｘ層を堆積させるステップであって、ｘは０．１５から０．２１である前記ステップと、
    Ｈｅ、Ｈ、Ｄ、Ｂ、Ｎ及びその混合物から群から選択された第１のタイプの元素のイオンを、前記エピタキシャルＳｉ１−ｘＧｅｘ層と前記単結晶表面との界面から１００ｎｍよりも下方の深さに注入するステップと、
    前記Ｈｅ、Ｈ、Ｄ、Ｂ、Ｎ及びその混合物から群から選択された第２のタイプの元素のイオンを、前記エピタキシャルＳｉ１−ｘＧｅｘ層と前記単結晶表面との界面から１００ｎｍよりも下方の深さに注入するステップと、
    ６５０℃を超える温度で前記基板をアニーリングするステップと、
    を含む、方法。
  10. 前記第１のタイプの元素がＨｅであり、前記第２のタイプの元素が、Ｈ、Ｄ、またはＢである、請求項９に記載の方法。
  11. 前記イオン注入ステップを同一の深さまたは２つの異なる深さで行う、請求項９に記載の方法。
  12. 前記イオン注入深さの範囲が、前記エピタキシャルＳｉ１−ｘＧｅｘ層と前記単結晶表面との界面から１００ｎｍよりも下の深さから前記界面から３００ｎｍの深さまでである、請求項９に記載の方法。
  13. 単結晶表面上に緩和エピタキシャルＳｉ１−ｘＧｅｘ層を形成する方法であって、
    （ａ）単結晶表面を有する基板を設けるステップと、
    （ｂ）前記単結晶表面上に、擬似格子整合した均一組成の第１のエピタキシャルＳｉ１−ｘＧｅｘを層堆積させるステップであって、ｘは０．１５から０．２１である前記ステップと、
    （ｃ）Ｈｅ、Ｈ、Ｄ、Ｂ、Ｎ及びその混合物から群から選択された元素のイオンを、前記第１のエピタキシャルＳｉ１−ｘＧｅｘ層を通して、前記第１のエピタキシャルＳｉ１−ｘＧｅｘ層と前記単結晶表面との界面から１００ｎｍよりも下方の深さに注入するステップと、
    （ｄ）６５０℃を超える温度で前記基板をアニーリングするステップと、
    （ｅ）ステップ（ｂ）〜（ｄ）を少なくとも２度行うステップであって、
    後続のステップで堆積されるエピタキシャルＳｉ１−ｘＧｅｘのＧｅの原子％は先行するステップで堆積される第１のエピタキシャルＳｉ１−ｘＧｅｘのＧｅの原子％よりも大きい、前記ステップと、
    を含む方法。
  14. 前記イオン注入深さの範囲が、前記第１のエピタキシャルＳｉ１−ｘＧｅｘ層と前記単結晶表面との界面から１００ｎｍよりも下の深さから前記界面から３００ｎｍの深さまでである、請求項１３に記載の方法。
  15. 単結晶表面上に緩和エピタキシャルＳｉ１−ｘＧｅｘ層を形成する方法であって、
    （ａ）単結晶表面を有する基板を設けるステップと、
    （ｂ）前記単結晶表面上に、擬似格子整合した均一組成の第１のエピタキシャル層Ｓｉ１−ｘＧｅｘを堆積させるステップであって、ｘは０．１５から０．２１である前記ステップと、
    （ｃ）Ｈｅ、Ｈ、Ｄ、Ｂ、Ｎ及びその混合物から群から選択された元素のイオンを、前記エピタキシャルＳｉ１−ｘＧｅｘ層を通して、前記エピタキシャルＳｉ１−ｘＧｅｘ層と前記単結晶表面との界面から１００ｎｍよりも下方の深さに注入するステップと、
    （ｄ）６５０℃を超える温度で前記基板をアニーリングするステップと、
    （ｅ）前記単結晶表面上に第２のエピタキシャルＳｉ１−ｙＧｅｙ層を堆積させるステップであって、ｙ＞ｘであり、ｙは１５％及び６０％の間の値である、ステップと、
    （ｆ）６５０℃を超える温度で前記基板をアニーリングするステップと、
    を含む方法。
  16. 前記第２のエピタキシャル層のＧｅの原子％は１５％及び６０％の間である、請求項１５に記載の方法。
  17. 前記イオン注入深さの範囲が、前記第１のエピタキシャルＳｉ１−ｘＧｅｘ層と前記単結晶表面との界面から１００ｎｍよりも下の深さから前記界面から３００ｎｍの深さまでである、請求項１５に記載の方法。
  18. 単結晶表面上に緩和Ｓｉ１−ｘＧｅｘ層を形成する方法であって、
    （ａ）上部単結晶表面を有する基板を設けるステップと、
    （ｂ）前記単結晶表面上に第１の擬似格子整合した均一組成のＳｉ１−ｘＧｅｘのエピタキシャル層を堆積させるステップであって、ｘは０．１５から０．２１である前記ステップと、
    （ｃ）Ｈｅ、Ｈ、Ｄ、Ｂ、Ｎ及びその混合物から群から選択された元素のイオンを、前記エピタキシャルＳｉ１−ｘＧｅｘ層を通して、前記エピタキシャルＳｉ１−ｘＧｅｘ層と前記単結晶表面との界面から１００ｎｍよりも下方の深さに注入するステップと、
    （ｄ）６５０℃を超える温度で前記基板をアニーリングするステップと、
    （ｅ）前記単結晶表面上に第２のＳｉ１−ｙＧｅｙ層を堆積させるステップであって、ｙ＜ｘである、ステップと、
    を含む方法。
  19. 前記イオン注入深さの範囲が、前記エピタキシャルＳｉ１−ｘＧｅｘ層と前記単結晶表面との界面から１００ｎｍよりも下の深さから前記界面から３００ｎｍの深さまでである、請求項１８に記載の方法。
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