KR100724509B1 - 이온 주입 및 열적 어닐링에 의한 실리콘 또는 실리콘 온인슐레이터 기판들 상의 이완된 ＳｉＧｅ층 - Google Patents

이온 주입 및 열적 어닐링에 의한 실리콘 또는 실리콘 온인슐레이터 기판들 상의 이완된 ＳｉＧｅ층 Download PDF

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Abstract

Si 또는 실리콘 온 인슐레이터(SIO) 기판 상에 얇고(300㎚ 미만) 변형 이완된 Si1-xGex 을 얻는 방법. 이 버퍼층들은 변형을 경감하는 어긋난 전위의 균일한 분포, 주목할 만큼 매끄러운 표면, 및 낮은 쓰레딩 전위(TD) 밀도, 즉 106 cm-2를 가진다. 접근법은 부정형 또는 거의 부정형인 Si1-xGex층, 즉 어긋난 전위가 없는 층의 성장으로 시작하고, 그 후 He 또는 다른 경원소로 주입되며, 실제적인 변형 이완을 얻기 위하여 실제적으로 어닐링된다. 이 방법을 이용한 매우 효율적인 변형 이완 메커니즘 작용은, Si(001) 표면과 평행한 Si/Si1-xGex 표면 아래에 위치하는 He 유도 플레이틀릿(기포가 아님)에서의 전위(dislocation) 결정핵생성이다.

Description

이온 주입 및 열적 어닐링에 의한 실리콘 또는 실리콘 온 인슐레이터 기판들 상의 이완된 ＳｉＧｅ층{RELAXED SiGe LAYERS ON Si OR SILICON-ON-INSULATOR SUBSTRATES BY ION IMPLANTATION AND THERMAL ANNEALING}
본 발명은 소위 말하는 "가상 기판"을 가공하는 프로세스뿐만 아니라, 변조 도핑된(modulation-doped) 전계 효과 트랜지스터(MODFET), 금속 산화 전계 효과 트랜지스터(MOSFET), 변형된(strained) 실리콘 기반의 상보적 금속 산화 반도체(CMOS) 디바이스 및 완전히 이완된 SiGe층을 필요로 하는 디바이스와 같은 반도체 디바이스에서의 가상 기판 및 가상 기판의 사용에 관한 것이다. 본 발명의 가상 기판은 격자 부정합(mismatched) Si 웨이퍼 또는 실리콘 온 인슐레이터(SOI) 웨이퍼 상의 Si1-xGex 혼합물의 벌크 격자 상수를 나타내는 결정층 내에 Si 및 Ge를 포함한다.
[관련 출원]
본 출원은 2001년 6월 12일에 출원한 미국 특허 출원 번호 제60/297,496호를 기초로 우선권을 주장한 2002년 4월 3일에 출원한 미국 특허 출원 번호 제10/115,160호의 연속하는 부분 출원이다. 본 출원은 2002년 1월 4일에 출원한 미 국 특허 출원 번호 제10/037,611호(대리인 정리번호 YOR920010445US1; 14652)와 관련되며, 미국 특허 출원 번호 제10/037,611호의 전체 내용은 참조로서 통합된다.
경계면에서 밴드 오프셋을 활용함으로써 다양한 응용을 위한 격자 부정합 헤테로 구조의 전자적 특성을 만들 수 있기 때문에, 반도체 산업에서 Si/Si1-xGex 헤테로 에피택시얼 재료 시스템은 미래의 마이크로 전자 응용을 위하여 주목을 받고 있다. 가장 각광받는 Si/Si1-xGex 시스템의 응용은 헤테로 접합 바이폴라 트랜지스터(HBT)이고, 이것은 부정형(Pseudomorphic) 증착(deposition), 즉 층의 동일 평면의(in plane) 격자 파라미터가 Si 기판의 파라미터에 매칭하도록 압축 변형되고, Si 기판 상에 그레이딩(grading)되어 구성되는 Si1-xGex층의 증착을 요구한다. 금속 산화 반도체 전계 효과 트랜지스터(MOSFET) 및 변조 도핑된 전계 효과 트랜지스터(MODFET)는 경계면에서 적합한 전도 밴드 오프셋을 얻는 인장 변형(tensile strain) 하의 Si층을 필요로 하여, 매우 높은 전자 이동도(상온에서 비변형된 Si보다 5~10배 정도 더 큰 차수)를 가져오는 Si 양자 내의 2D 전자 가스의 형성(formation)을 가능하게 한다. 인장 변형 하의 Si층은 변형 이완된 Si1-xGex 버퍼층(x=0.150.35) 상의 에피택시얼 성장에 의하여 얻어진다. P.M. Mooney, Mater. Sci. Eng. R17, 105(1996) 및 F.Schaeffler, Semicontuctor Sci. Tech. 12, 1515(1997)에 언급된 것과 같이, Si 또는 SOI 기판과 결합된 변형 이완된 Si1-xGex 버퍼층은 소위 말하는 "가상 기판"을 구성한다. 여기서 용어 "SiGe"는 Si1-xGex층을 언급하는 것으로 종종 사용된다는 것을 주지하라.
변형 이완(strain relaxation)은 제어되는 결정핵 생성(nucleation), 증식(propagation), 및 연속하여 성장하는 에피택시얼층에 복사되고 웨이퍼 표면에 확대되는 쓰레딩 암(threading arm)으로 소멸하는 어긋난 전위(misfit dislocation)의 상호작용을 포함하기 때문에 변형 이완된 Si1-xGex 버퍼층 자체의 성장은 당면 과제이다. 이러한 결함들은 전자 및 광전자 디바이스의 특성에 좋지 않은 효과를 가져오는 것으로 알려져 있다. 이완된 SiGe층의 결정 품질은 그레이딩된 구성의 버퍼층을 수 마이크로미터까지의 두께로 성장함으로써 향상될 수 있다. 이러한 기술을 사용함에 의해, 버퍼층의 상부에 성장된 에피택시얼층 내의 쓰레딩 전위(TD) 밀도는 하나의 균일 구성층에 대하여 1010부터 1011 cm-2 에서 그레이딩된 구성 버퍼층에 대하여 106부터 5x107 cm-2 까지 감소되었다. 두꺼운 SiGe 버퍼층(보통 1~3 마이크로미터 두께는 x=0.3인 경우, 95% 이상의 변형 이완을 획득하는 것을 필요로 한다)의 결점은 쓰레딩 전위 밀도가 높고 전체 웨이퍼 표면 상에서 쓰레딩 전위의 분포가 균일하지 않다는 것이다. 일부 영역들은 상대적으로 낮은 쓰레딩 전위 밀도 및 주로 각각의 쓰레딩 전위를 가지지만, 다른 영역들은 전위 축적(pileup)을 생성하는 전위 증배(multiplication)의 결과로서 쓰레딩 전위의 묶음을 포함한다(예컨대, F.K.Legoues외의 J. Appl.Phys.71, 4230(1992) 및 E.A.Fitzgerald 외의 J.Vac. Sci & Techn, B10 1807(1992)를 보라). 또한, 블록킹 또는 다이폴 형성은, 어떤 경우에, 전위 상호작용때문에 일어날 수 있다(E.A.Stach,Phys.Rev.Lett.84,947(2000)을 보라).
로우(row)로 정렬되는 표면 피트(pit)는 통상적으로 끝 영역들에서 발견되고, 따라서 웨이퍼의 이 영역들은 많은 전자 디바이스들에 사용할 수 없게 된다. 또한, SiGe 혼합물은 통상적으로 Si보다 열 전도율이 매우 낮기 때문에 두꺼운 그레이딩된 Si1-xGex 버퍼층 상의 전자 디바이스는 자체 발열(self-heating) 효과를 나타낸다. 따라서, 두꺼운 SiGe층 상에 가공된 디바이스들은 몇 가지의 응용들에 대하여는 부적합하다. 또한, 전위(dislocation) 축적으로부터 나오는 두꺼운 그레이딩된 Si1-xGex 버퍼층은 평균적으로 10 ㎚의 표면 거칠기(roughness)를 가지며, 통상적으로 이러한 거칠기는 버퍼층을 디바이스 가공에 부적합하게 만든다. 예컨대, 이 층들을 웨이퍼 결합에 직접 사용하는 것은 불가능하다. 그러한 목적을 위하여 추가적인 화학기계적 연마가공(CMP: Chemical-Mechanical Polishing) 단계가 필요하다.
표면 거칠기뿐만 아니라 쓰레딩 전위 밀도를 더 감소시키는 다음을 포함하는 다양한 방법들이 개발되었다.
1) 450℃에서 성장된 초기 저온(LT: Low-Temperature)) 버퍼층의 사용 및 750℃~850℃ 사이의 온도에서 후속하는 층의 성장. 이 종래 기술의 방법은 더 높은 성장 온도에서 얻어지는 LT 버퍼층에서의 점(point) 결함의 응집법 (agglomeration)을 사용한다. 이 응집법은 전위들이 결정핵생성되고 소멸하는 내부 경계면으로 제공된다. 결과적으로, 이완을 담당하는 어긋난 전위 밀도가 유지되고, 반면에 쓰레딩 전위 밀도는 감소된다. LT 버퍼층은 분자 빔 에피택시(MBE: Molecular Beam Epitaxy)에 의해서만 성장될 수 있어서, 이 종래 기술의 접근법은 UHV-CVD를 사용하여 실행될 수 없다.
2) 가장자리에 10~30 마이크로미터 정도의 작은 대지(mesa)를 생성하는 기판 패터닝, 예컨대 에칭된 트렌치의 사용. 트렌치는 결정핵생성되고 소멸하는 전위에 대한 소스 및 싱크로서 제공된다. 전위(dislocation)가 트렌치에서 소멸하는 경우, 어떤 쓰레딩 전위도 형성되지 않지만, Si/SiGe 경계면에 존재하는 어긋난 세그먼트(misfit segment)는 변형 이완에 기여한다. 이 종래 기술의 방법의 가장 큰 결점은 디바이스 포지셔닝에서의 유연성의 손실 및 사용가능한 영역의 손실이다. 또한, 높은 이완도(80% 이상)를 얻는 것도 어렵다.
가상 기판을 위한 변형 이완된 Si1-xGex 버퍼층을 얻는 종래의 그레이딩된 버퍼층 방법 및 상술한 쓰레딩 전위 밀도를 감소시키는 대안적인 접근 방법 모두는 디바이스 응용을 위하여 재료의 요구, 즉 충분히 낮은 쓰레딩 전위 밀도, 쓰레딩 전위의 분포 상의 제어 및 수용가능한 표면 평활도(smoothness)를 완전하게 만족시키는 해결책을 제공하지 않는다.
어떤 경우에, 이완된 SiGe층을 형성하기 위해 He 이온 주입을 사용하였다. 반도체로의 He 이온 주입은 연속적인 어닐링동안 가스제거(degas) 및 확대될 수 있 는(오스트발트 라이프닝: Ostwald ripening) 기포를 형성하는 것으로 알려져 있다(예컨대, H.Trinkaus 외의 Appl. Phys. Lett. 76, 3552(200) 및 D.M. Follstaedt 외의 Appl. Phys. Lett. 69, 2059(1996)을 보라). 기포들은 금속 내에서 불순물을 얻고 반도체의 전자적 특성을 변경하는 방법으로 평가되었다. 또한, 기포는 불균질의 전위 결정핵생성의 소스로 평가되었다.
또한, 기포와 전위(dislocation) 사이의 결합 에너지는 매우 크고(반경이 10 ㎚ 정도인 기포에 대하여 600 eV 정도), He 기포와 전위의 상호작용이 어긋난 전위 패턴을 현저히 변경한다는 것이 드러났다. 그것은 그레이딩된 버퍼층 성장에서 얻어지는 긴(1㎛보다 이상) 것보다 매우 짧은(< 50㎚) 어긋난 전위 세그먼트로 구성된다. 또한, He 기포와 전위의 상호작용은 변형된 Si1-xGex 층의 이완 작용(behavior)을 상당히 변화시킨다. 또한, 동일한 열 처리가 2개의 샘플 모두에 제공되는 경우에 비주입된 제어 샘플과 비교하여 이완도가 더 크다. 상당한 변형 이완을 달성하기 위하여, Si/SiGe 경계면 아래 80 ㎚ 정도로 2x1016 cm-2 분량의 He 주입이 필요하다(M.Luysberg, D.Kirch, H.Trinkaus, B.Hollaender, S.Lenk, S.Mantl, H.J.Herzog, T.Hackbarth, P.F.Fichtner, Microscopy on Semiconducting Materials, IOP 출판, 옥스포드 2001). 변형 이완 메커니즘은 그레이딩된 버퍼층에서 얻는 것과 매우 상이하더라도, 불만족스럽게 큰(Si0.80Ge0.20에 대하여 >107 ㎠이 최적) 쓰레딩 전위 밀도를 유지한다. 낮은 쓰레딩 전위 밀도는 변형 이완이 거의 일어나지 않는 경우에만 얻어진다.
실리콘 온 인슐레이터 기판(SOI) 뿐만 아니라 Si 기판 상에 변형 이완된 Si1-xGex 버퍼층을 가공하기 위한 종래 기술의 접근법이 갖는 상술한 결점의 측면에서, 감소된 쓰레딩 전위 밀도, 어긋난 전위의 균일한 분포 및 현저하게 낮은 표면 평활도를 갖는, 실리콘 온 인슐레이터 기판(SOI) 뿐만 아니라 Si 기판 상에 변형-이완된 Si1-xGex 버퍼층을 가공할 수 있는 새롭고 개선된 프로세스가 필요하다.
본 발명의 하나의 태양은 단결정 표면 상에 낮은 밀도의 쓰레딩 전위를 갖는 이완된 Si1-xGex 버퍼층을 가공하는 프로세스와 관련있다. 넓게는, 소위 말하는 "가상 기판"을 형성하는 독창적인 프로세스는 기판의 단결정 표면 상에 정확한 부정형 에피택시얼 Si1-xGex층(즉, 전위가 전혀 없는 층)을 증착하는 단계 또는 기판의 단결정 표면 상에 거의 부정형인 에피택시얼 Si1-xGex층(즉, 전위가 거의 없는 층)을 증착하는 단계; He와 같이 경원소의 원자들을 상기 기판에 이온 주입하는 단계; 및 상기 기판을 650℃ 이상의 온도에서 어닐링하는 단계를 포함한다.
He 주입은 알려져 있지만, 출원인은 Si/Si1-xGex 표면 아래에 He 이온들을 주입하고 그 후에 얇은(300㎚ 미만) SiGe층의 감소된 쓰레딩 전위 밀도(예컨대, Si0.85Ge0.15에 대하여 104~106 cm-2)를 얻을 수 있는 전혀 다른 이완 메커니즘을 유발하는 후속의 열 어닐링을 위한 최적의 프로세스 조건을 판단하였다.
성공적인 디바이스 성능을 위하여는 변형 이완된 단결정 Si1-xGex층이 가능한 한 매우 적은 결함(주로, 쓰레딩 전위(TD))을 포함하는 것이 가장 중요하다. 최근의 간행물에 언급된 허용될 수 있는 쓰레딩 전위(dislocation)의 상한은 106 cm-2이다. Si0.8Ge0.2 만큼 높은 혼합물 구성에서 8" 웨이퍼 상에 1x106~5x107 cm-2 사이의 범위의 통상적인 쓰레딩 전위를 갖는 보통 사용되는 최신 기술인 선형 또는 계단형으로 그레이딩된 버퍼층과 대조적으로, 독창적인 프로세스를 사용하여, 이 한계 이하의 쓰레딩 전위 밀도를 갖는 이완된 Si1-xGex층을 얻는 것이 가능하다.
본 발명의 또 다른 태양은 독창적인 프로세스를 사용하여 형성되는 가상 기판과 관련이 있다. 특히, 독창적인 가상 기판은,
기판; 및
상기 기판의 최상부에 부분적으로 이완된 단결정 Si1-xGex층을 포함하고,
상기 부분적으로 이완된 단결정 Si1-xGex층은 300㎚ 정도 미만의 두께, 106 cm-2 미만의 쓰레딩 전위 밀도, 및 30% 이상의 현저한 이완을 가진다.
본 발명의 일부 실시예에서, 에피택시얼 Si1-xGex층은 1x1019~2x1021 cm-3 정도의 함유량을 갖는 C를 포함한다.
본 발명의 또 다른 태양은 본 발명의 프로세스 단계들을 사용하여 형성되는 반도체 구조와 관련이 있다. 넓게는, 독창적인 반도체 구조는,
기판;
상기 기판의 최상부의 제1 단결정층;
상기 제1 단결정층 최상부의 많은 결함들을 가진 제2 단결정층;
-많은 결함들을 가진 제2 단결정층은 전위 루프의 소스 및 싱크로 제공되는 평면 결함을 포함함-
상기 제1 단결정층과 본질적으로 동일한 구성을 가진 제3 단결정층;
-상기 제3 단결정층은 제3층, 제4층 사이에 형성되는 경계면에서 소멸하는 쓰레딩 전위를 포함함-
상기 제3층의 최상부에서 형성된 제3층과 상이한 격자 파라미터를 가지는 이완된 제4 단결정층을 포함한다.
도 1a ~1c는 본 발명에서 Si 기판 또는 SOI 웨이퍼, 즉 가상 기판 상에 얇고 완전히 이완된 SiGe 버퍼층을 형성하는데 사용되는 기본적인 프로세스 단계를 보여주는 도면(단면도)이다.
도 2a는 Ge 몰분율 대 벌크 Si 기판 상에서 성장되어 이완된 아주 적게 이온 주입된 Si0.85Ge0.15 버퍼층에 대한 웨이퍼 표면으로부터 거리의 SIMS 측정을 예시한다.
도 2b는 벌크 Si 기판 상의 이완되고 이온 주입된 Si0.85Ge0.15 버퍼층의 표면 상의 희미한 교차 평행선 패턴을 보여주는 원자력 마이크로그래프(10㎛ x 10㎛)이다. 전체 이미지에 대한 Z-범위는 3㎚ 정도이다. RMS 평활도는 0.28㎚ 정도이다. 층의 두께는 100㎚ 정도이고 He 주입 분량은 8x1015 cm-2 이며, 1시간 동안 850℃에서 어닐링되었다.
도 3a(종래 기술)는 Ge 몰분율 대 벌크 Si 기판 상에 성장된 계단식으로 그레이딩된 이완 Si0.85Ge0.15층에 대한 웨이퍼 표면으로부터의 거리의 SIMS 측정을 나타낸다.
도 3b(종래 기술)는 계단식으로 그레이딩된 이완된 Si0.85Ge0.15층 상에 명시되는 교차 평행선 패턴을 나타내는 원자력 마이크로그래프(20㎛ x 20㎛)이다. 전체 이미지에 대한 Z-범위는 40㎚ 정도이다. RMS 평활도는 6㎚ 정도이다.
도 4a는 이완된 이온 주입 버퍼층의 평면 뷰 TEM 마이크로그래프(약한 빔(g400), 두개의 빔 조건)이다. 백색의 둥근 구조는 Si/Si1-xGex 표면 아래에 존재하는 플레이틀릿(platelet)에 의한 것이다. <110> 방향을 따라 수직하는 백색 선은 Si/Si1-xGex 표면에 또는 표면에 근접하여 존재하는 600 어긋난 전위(dislocation)를 표시한다. He 주입, 층 두께는 100㎚ 정도, 주입 분량은 1x1016 cm-2, 및 1시간 동안 850℃에서 어닐링하였다.
도 4b는 이온 주입된 버퍼층의 단면 TEM 마이크로그래프(약한 빔, 두개의 빔 조건)이다. 어두운 필드 조건 하에서 전위 및 He 유도 플레이틀릿(100~150㎚ 정도의 너비 및 그 차수의 공간)은 밝게 나타난다.
도 5a(종래 기술)는 매우 높은 주입 분량(2x1016 cm-2)으로 가공된 이온 주입 버퍼층의 평면 TEM 마이크로그래프(약한 빔, 두개의 빔 조건)이다. 어두운 필드 조건 하에서 전위 및 He 유도 기포(20~30㎚ 정도의 직경)는 밝게 나타난다.
도 5b(종래 기술)는 매우 높은 주입 분량으로 가공된 이온 주입 버퍼층의 평면 TEM 마이크로그래프(약한 빔, 두개의 빔 조건)이다. 어두운 필드 조건 하에서 전위 및 He 유도 기포는 밝게 나타난다.
도 6은 본 발명의 프로세스에 의해 가공된 이완된 버퍼층을 포함하는 독창적인 구조의 단면이다.
도 7은 도 6의 원래의 균일 구성 층(40) 대신 선택적인 그레이딩된 구성 SiGe층(41)을 포함하는 도 6의 구조의 개략적인 단면도이다.
도 8은 독창적인 3단계 절차를 두번 수행함에 의해 가공된 이완 버퍼층을 포함하는 독창적인 구조의 단면을 나타낸다.
도 9는 SiGe층[43, 27, 37(도 7의 원래의 층(41))] 및 층(46)은 그레이딩된 혼합물 구성을 가진다는 것을 제외한 도 8의 구조의 개략적인 단면도이다.
도 10은 더 높은 Ge 원자 %를 갖는 추가적인 단결정 균일 구성 SiGe층(44)이 층(40) 상에서 에피택시얼하게 성장하는 도 6의 개략적인 단면도이다.
도 11은 더 높은 Ge 원자 %를 갖는 추가적인 단결정 균일 구성 SiGe층(47)이 층(41) 상에서 에피택시얼하게 성장하는 도 7의 개략적인 단면도이다.
도 12는 층(40)과 동일한 구성의 추가적인 단결정 균일 구성 SiGe층(400)이 층(40) 상에 균일에피택시얼하게 증착되고, 변형된 Si층이 층(400)의 상부에 증착되는 도 6의 개략적인 단면도이다.
도 13은 층(41)의 상부와 동일한 구성의 추가적인 단결정 균일 구성 SiGe층(410)이 층(41) 상에 균일에피택시얼하게 증착되는 도 7의 개략적인 단면도이다. 변형된 Si 캡층(cap layer)은 층(410) 상에 증착된다.
도 14는 층(45)과 동일한 구성의 추가적인 단결정 균일 구성 SiGe층(450)이 층(41) 상에 균일에피택시얼하게 증착되는 도 8의 개략적인 단면도이다. 추가적인 변형 이완이 이 층의 성장시에 일어날 수 있다. 변형된 Si 캡층은 층(450) 상에 증착된다.
도 15는 층(46)의 상부 영역과 동일한 구성의 추가적인 단결정 균일 구성 SiGe층(460)이 층(46) 상에 균일에피택시얼하게 증착되는 도 9의 개략적인 단면도이다. 변형된 Si 캡층(50)은 층(460) 상부 위에 증착된다.
도 16은 층(44)와 유사한 구성의 추가적인 단결정 균일 구성 층(460)이 층(44) 상에 균일에피택시얼하게 증착되는 도 10의 개략도이다. 변형된 Si 캡층(50)은 층(440) 상부 위에 증착된다.
도 17은 층(47)의 상부 영역과 동일한 구성의 추가적인 단결정 균일 구성 SiGe층(470)이 층(47) 상에 균일에피택시얼하게 증착되는 도 11의 개략적인 단면도 이다. 변형된 Si 캡층(50)은 층(470) 상부 위에 증착된다.
도 18은 전계 효과 트랜지스터(FET)가 구조 상에서 가공되는 도 12의 개략적인 단면도이다. FET는 소스 접촉(100), 드레인 접촉(101), 게이트 산화층(102), 게이트 접촉(103) 및 측벽 절연물(104)을 포함한다.
도 19는 도 12의 구조 상에 증착된 n형 변조 도핑된 FET(MODFET) 층 구조의 개략적인 단면도이다.
도 20은 도 12의 구조 상에 증착된 p형 MODFET 구조의 개략적인 단면도이다.
도 21은 MODFET가 도 19 또는 도 20의 구조 상에서 가공되는 구조의 개략적인 단면도이다.
도 22는 변형된 Si 캡층(50)이 없이 도 12의 구조의 상부 위에 증착된 변화하는 층(550, 560)으로 구성되는 초격자(superlattice)를 포함하는 구조의 개략적인 단면도이다.
도 23a 및 23b는 Si(001) 기판 상의 UHVCVD에 의해 에피택시얼하게 성장된 거의 부정형인 334㎚ 두께의 Si1-xGex층의 AFM 마이크로그래프이다. 특히, 도 23a는 주입 및 어닐링 이전의 성장 샘플을 나타내고 도 23b는 He+ 주입 이후의 샘플을 나타낸다. 도 23b의 화살표는 어긋난 전위 축적을 가리킨다.
도 24a는 거의 부정형인 Si1-xGex층의 HRXRD 스캔을 나타내고 도 24b는 Si(001) 기판 상의 UHVCVD에 의해 에피택시얼하게 성장된 정확한 부정형인 Si1-xGex층을 나타낸다.
도 25는 샘플을 800℃에서 2시간동안 어닐링한 이후에 높은 해상도의 X선 회절에 의해 측정된 주입된 He+를 가지거나 또는 가지지 않는 다양한 혼합물 구성의 Si1-xGex층의 변형 이완도 및 두께를 타나낸다.
가상 기판을 가공하는 프로세스뿐만 아니라 가상 기판을 포함하는 구조를 제공하는 본 발명은 본 출원의 첨부된 도면을 참조함으로써 더 상세하게 설명될 것이다.
먼저, 도 1a ~ 1c를 참조하면 본 발명의 가상 기판을 가공하는데 사용되는 기본적인 프로세스 단계가 예시된다. 여기서 용어 "가상 기판"은 기판 위에 형성된 이완된 단결정 Si1-xGex층을 갖는 기판(벌크 Si 또는 SOI)을 포함하는 구조를 의미하고, 여기서 이완된 단결정 Si1-xGex층은 300㎚ 미만의 두께, 106 cm-2미만의 쓰레딩 전위(dislocation) 밀도, 층 두께에 의존하는 이완도, 즉 100㎚ 두께의 층에 대하여 30% 정도, 200㎚ 두께의 층에 대하여는 80% 정도 사이를 가진다.
먼저, 도 1a에 도시된 바와 같이, 기판(5)의 상부에 층을 형성할 수 있는 에피택시얼 성장 프로세스를 사용하여 얇고 정확한 부정형의 Si1-xGex층(6)이 기판(5)의 단결정 표면 상에 증착되는데, 기판(5)은 벌크 Si 또는 SOI 재료를 포함할 수 있다. SOI 재료는 상부의 Si 포함층를 하부 Si 포함층으로부터 전기적으로 격리하는 매립된 절연 영역을 포함한다. 본 발명의 하나의 실시예에서, 얇고 정확한 부 정형의 Si1-xGex층(6)은 초고진공 화학 증기 증착(UHV-CVD) 프로세스를 사용하여 형성된다. Si1-xGex층 두께는 J.W.Matthews 외의 J.Cryst. Growth 27, 188(1974)에 의하여 최초로 제안된 기존의 쓰레딩 전위의 글라이드(glide)에 의한 어긋난 전위 형성을 위한 임계 두께를 초과한다. Ge 몰분율 x의 증가로 이 임계 두께는 감소한다.
다음으로, He 이온 또는 다른 경원소들은 부정형의 Si1-xGex층(6)을 통하여 Si/Si1-xGex 표면(7) 아래의 기판(5)로 주입된다. 주입된 이온이 어떤 두께로 기판(5)에 주입된다 하더라도, 주입되는 이온의 투사된(projected) 범위에 대한 양호값은 90~300㎚ 정도이고, 바람직하게는 표면(7) 아래로 110~200㎚ 정도이다. 도 1b에 도시된 바와 같이, 주입된 이온은 기판(5) 내에 손상된 영역(9)을 형성한다. 주입되는 이온의 최소량이 에피택시얼층 내와 표면(7)에 포함되도록, 주입되는 이온은 단결정 표면 아래에서 떨어져서 기판(5) 내에 집중된다.
마지막으로 도 1c에 도시된 바와 같이, 주입된 기판은 650℃ 이상의 온도에서 어닐링되어, 플레이틀릿(12)이 Si/Si1-xGex 표면(7) 아래 100~200㎚ 정도의 깊이로 형성된다. 플레이틀릿 영역 내의 높은 변형은 플레이틀릿에서 전위 반루프(11)의 결정핵생성을 가져온다. 반루프(halfloop)는 SiGe층 내의 격자 부정합 변형을 경감하는 긴 어긋난 전위(dislocation) 세그먼트가 형성되는 Si/Si1-xGex 표면에 글라이드한다. 어긋난 전위 세그먼트의 밀도는 충분히 커서 격자 부정합 변형의 30%~80%가 50~300㎚ 만큼 얇은 층에 대하여 각각 경감된다.
독창적인 프로세스는 얇고(300㎚ 미만) 부분적으로 이완된, 매우 낮은 쓰레딩 전위 밀도, 예컨대 Si0.85Ge0.15에 대하여 105cm-2 이고 Si0.80Ge0.20에 대하여 106cm-2, 및 높은 표면 평활도를 가지는 벌크 Si 또는 SOI 기판 상에 단결정 SiGe 버퍼층을 생성한다. 비교가능한 혼합물 구성에 일반적으로 사용되는 변형 이완되고 그레이딩된 SiGe 버퍼층은 1~2 차(order) 크기의 더 높은 쓰레딩 전위 밀도( 적어도 5" 또는 8" 직경의 더 큰 웨이퍼 상에서), 적어도 10 팩터(factor) 이상의 표면 거칠기, 및 적어도 10 팩터 이상의 전체 층 두께를 가진다. 도 2 및 도 3은 층두께 및 표면 거칠기의 직접적인 비교를 나타낸다.
특히, 도 2a는 2차 이온 매스 분광기(SIMS: Secondary Ion Mass Spectroscopy) 프로파일을 나타내는데, 웨이퍼 표면으로부터의 거리의 함수로서 Ge 구성의 변화를 표시하고, 도 2b는 원자력 마이크로스코피(AFM: Atomic Force Micrograph)에 의해 측정되는 표면 거칠기를 나타내며, 도 3a ~ 3b는 계단식으로 그레이딩된 Si0.85Ge0.15층에 대한 동일한 형태의 데이터를 나타낸다.
SiGe 버퍼층 내에서 낮은 쓰레딩 전위 밀도 및 매끄러운 표면을 얻기 위하여 중요하게 요구되는 것은 다음과 같다.
a) 어떤 변형 이완도 성장시 일어나지 않는다는 조건 하에서의 얇은(300㎚ 미만) 부정형 Si1-xGex층. 이것은 예컨대 UHV-CVD와 같은 방법을 요구하는데, 여기에서 최초의 웨이퍼 표면은 매우 깨끗하고 성장 온도는 낮다(550℃ 미만). 본 발 명에 사용될 수 있는 다른 적합한 성장 방법은 분자 빔 에피택시(MBE), 화학 빔 에피택시(CBE), 화학 증기 증착(CVD), 플라즈마로 향상된 화학 증기 증착(PECVD) 및 이온 보조 증착을 포함한다. 변형된 SiGe층은 준안정, 즉 층이 변형 이완을 위한 임계 두께를 초과하고 어떤 결함도 층 성장 동안에 결정핵생성되지 않는다.
b) 많은 결함을 가진 층의 형성, 즉 5x1015 ~15x1015 cm-2 범위 분량으로 He 또는 가벼운 다른 원소의 이온 주입에 의해 Si1-xGex 표면 아래로 100㎚ 이상의 깊이에 손상된 영역(9). 변형 이완은 이후의 어닐링(예컨대, 850℃ 정도에서 1 시간 정도 또는 균등의 급속 열 어닐링) 동안에 일어난다.
단계 (a)에서 이상적인 부정형 SiGe층을 갖는 것이 최종 구조에서 낮은 쓰레딩 전위(dislocation) 밀도를 달성하기 위한 열쇠이다. 표면의 깨끗함 및 낮은 성장 온도가 Si/Si1-xGex 표면에서의 보통의 전위 결정핵생성 메커니즘에 의한 변형 이완 및 층 성장 동안에 전위 축적을 생성하는 관련된 전위 증배를 피하기 위한 열쇠이다. 전위 증배가 일어나지 않는 한, 플레이틀릿에 결정핵생성된 개개의 전위만이 이완을 지배한다. 그러나, SiGe층의 성장 동안 또는 어닐링 동안에 전위 축적이 형성된 경우에, 쓰레딩 전위 밀도는 높아지고 표면은 거칠어질 것이다.
상대적으로 큰 He 주입 깊이로 결합된 얇은 부정형 Si1-xGex층은 부정형 층 내의 He의 강력한 축적을 가져오지 않기 때문에 중요하고, 층 기판 표면에서는 더 중요하다. 이러한 축적은 종래 기술의 이온 주입 조건을 사용하여 이전에 보고된 주입 분량 및 조건에 대하여 관찰된다. He의 축적은 Si/Si1-xGex 표면에 근접한 He 기포를 발생시키고, 각 기포는 He 유도 기포로부터 웨이퍼 표면에까지 확장되는 하나 이상의 쓰레딩 전위를 발생시킨다. 반대로, 출원인은 변형 이완을 가져오는 조사에서 보고된 것과는 다른, He 주입된 웨이퍼에 대하여 이전에 보고된 기포 메커니즘뿐만 아니라 그레이딩된 버퍼층 성장에 효과적인 변형 이완 메커니즘과는 완전히 다른 메커니즘에 의한 이온 주입 조건을 발견하였다.
평면 뷰 전송 전자 마이크로그래프(PVTEM)의 도 4a 및 단면 전송 전자 마이크로그래프(XTEM)의 도 4b에 도시된 바와 같이, 본 발명의 신규하고 매우 효율적인 변형 이완 메커니즘은 Si(001) 표면에 평행한 He 유도 플레이틀릿(기포가 아님)에서의 전위 결정핵생성이다. 플레이틀릿은 150㎚ 너비일 수 있고, 8개의 가능한<110> 방향들에서 배출 전위 반루프일 수 있다. 우측 지향을 갖는 전위 반루프는 경계면까지 확대되는데, 여기서 전위 반루프는 어긋난 세그먼트를 증착하고 어긋난 세그먼트는 확대되어 SiGe층 내의 변형을 경감한다. 어긋난 세그먼트의 길이는 수십 ㎛일 수 있어서 실제 플레이틀릿 공간은 비교적 크지만(도 4a~4b와 비교) 그럼에도 불구하고 높은 이완도를 가져온다. 쓰레딩 전위 밀도의 현저한 감소는 전위 결정핵생성을 위하여 의도적으로 삽입된 소스로서 활동하는 플레이틀릿의 성질의 때문이다. 그레이딩된 버퍼층에서는 전위 결정핵생성을 위한 소스의 밀도 및 분포를 제어할 수 없다. 따라서, 전위(dislocation)의 비정규적 배열은 이완된 SiGe층 내에 고르지 않은 변형 분포, 매우 거친 표면 및 높고 낮은 쓰레딩 전위 밀도의 영 역을 가져온다. 주입 분량이 높거나 또는 주입 깊이가 낮은 경우에는, 플레이틀릿 영역보다는 기포가 들어온다. 기포 영역은 더 높은 쓰레딩 전위 밀도를 유발하기 때문에 이 기포 영역은 바람직하지 않다.
높은 주입 분량을 사용하여 유도된 기포는 도 5a ~ 5b(종래 기술)에 도시된다. 주입되는 종류의 투사된 범위가 Si/Si1-xGex 표면에 매우 근접하는 경우에, 기포는 더 높은 주입 분량으로 Si/Si1-xGex 표면에 형성된다. 표면에 또는 표면에 근접하여 존재하는 기포는 그것들의 변형 필드로 인하여 전위 반루프 결정핵생성을 촉진한다. 반루프는, H.Trinkaus 외의 Appl. Phys. Lett. 76, 3552(2002) 및 M.Luysberg 외의 Microscopy on Semiconducting Materials, IOP 출판, 옥스포드 2001에 이미 설명된 이미지 힘에 의해, 기포로부터 층 표면에까지 푸싱되고 그에 따라 높은 쓰레딩 전위 밀도를 생성한다.
또한, 더 얕은 주입에 의해 유도되는 기포도 바람직하지 않다. 기포들은 플레이틀릿보다 훨씬 작고(단지 수십 ㎚ 미만) 훨씬 높은 밀도에서 형성되어, 그에 따라 도 5a ~ 5b의 TEM 마이크로그래프에 도시된 바와 같이 그것들 사이에서 훨씬 작은 평균 공간이 존재한다. 이 높은 기포 밀도는 SiGe층 내에 높은 밀도의 전위 결정핵생성 소스를 생성하고 다시 높은 쓰레딩 전위 밀도를 가져온다. 따라서, 플레이틀릿 영역은 가장 낮은 쓰레딩 전위 밀도를 얻기 위하여 충족되어야 하는 것이다.
높은 Ge 몰분율값(x는 0.25 이상)에서는 표면을 거칠게 하거나 또는 고립시 키는 높은 격자 부정합 변형때문에 정확한 부정형 Si1-xGex층을 성장시키는 것은 어렵다. 따라서, 더 높은 Ge 몰분율을 갖는 이완된 버퍼층을 얻기 위하여, 이전에 제안된 방법에 의해 먼저 0.25 미만의 x로 이완된 Si1-xGex층을 가공하고, 그 후에 Si1-xGex층 상부 아래에 불순물 He, 높은 x로 제2 부정형 Si1-xGex를 성장시키고, Si1-xGex층 상부를 이완하기 위하여 다시 어닐링하는 것이 필요하다. 이 프로세스는 각 연속하는 층의 Ge 몰분율을 증가시키고, 이완된 Ge층을 얻기 위하여 여러번 반복될 수 있다.
H(수소), D(중수소), B(보론), 또는 N(질소)과 같이 가벼운 다른 원소가 주입되거나, 또는 H+B 및 He+B와 같은 원소의 조합이 주입되는 경우에, 전위 결정핵생성은 플레이틀릿 메커니즘과 동일하게 일어날 것으로 예상된다. 동일한 원소는 상이한 주입 에너지를 사용하여 상이한 깊이로 주입될 수 있다. 상이한 원소의 조합은 적합한 에너지를 선택함에 의해 상이한 깊이 또는 동일한 깊이로 주입될 수 있다. 또한, 이완된 SiGe 버퍼층을 가공하는 이 방법은 패턴화된 Si 또는 SOI 기판에 적용될 수 있고 또는 블랭킷(blanket) 기판 상의 선택된 영역에 적용될 수 있다.
놀랍게도, 비교적 낮은 분량의 He로 이온 주입 및 그 후의 열 어닐링 후에, 얇은(200㎚ 정도) 부정형 Si1-xGex층의 변형 이완의 70% 이상이 플레이틀릿 메커니즘에 의해 일어난다고 판단되었다. 이 메커니즘은 주입되는 종류의 투사된 범위가 Si/Si1-xGex 표면 아래로 100㎚ 이상인 경우에 일어난다. 독창적인 프로세스에 의해 가공되는 얇은 SiGe층은 매끄러운 표면(1㎚ 미만의 RMS 거칠기) 및 106 cm-2 미만의 쓰레딩 전위 밀도로서 매우 높은 품질이다. 이 예기치 않은 그리고 효율적인 변형 이완 메커니즘은 주입되는 종류의 투사된 범위가 표면으로부터 100㎚ 미만인 경우(보고서, 예컨대 H.Trinkaus 외의 Appl. Phys. Lett. 76, 3552(200) 및 M.Luysberg 외의 Microscopy on Semiconducting Materials, IOP 출판, 옥스포드 2001에 보고되었던 조건)에 일어나는 기포 메커니즘과는 특징적으로 상이하다. 또한, 변형 이완된 SiGe 버퍼층을 얻는 독창적인 방법은 현재 일반적으로 다양한 디바이스에 대하여 "가상 기판"으로 사용되는 그레이딩된 버퍼층과는 완전히 다르다.
독창적인 프로세스에 의해 가공되는 변형 이완된 Si1-xGex 버퍼층은 변형된 실리콘 CMOS 디바이스 및 변조 도핑된 전계 효과 트랜지스터(MODFET)를 포함하는 다양한 형태의 전계 효과 트랜지스터(FET)를 포함하는 넓고 다양한 실리콘 기반의 디바이스들에 대하여 "가상 기판"으로 사용될 수 있다. 또한, 이 버퍼층들은 많은 상이한 응용을 위한 다양한 형태의 초격자들에 대하여 "가상 기판"으로 사용될 수 있다.
본 발명은 이완층 상에 만들 수 있는 반도체 구조 및 부정합 격자 파라미터를 가지는 단결정 표면 상에 변형 이완된 에피택시얼층을 가공하기 위한 다양한 방법들을 개시한다. 특히, 본 발명은 부분적으로 변형 이완된 SiGe, 즉 디바이스의 활성영역으로서 변형된 Si 또는 SiGe층을 가지는 다양한 반도체 디바이스에 대한 " 가상 기판"으로의 응용을 위한 Si1-xGex 버퍼층을 가공하기 위한 방법들을 개시한다.
본 발명의 하나의 실시예에 따르고 도 6을 참조하면, 얇고 정확한 부정형 Si1-xGex층(40)은 단결정 표면을 가지는 기판 상에서 에피택시얼하게 성장된다. 부정형층은 깨끗한 환경에서 초고진공 화학 증기 증착(UHV-CVD), MBE, PECVD, 이온 보조 증착 또는 화학 빔 에피택시와 같은 방법을 사용하여 성장된다. 일부 실시예에서, Si1-xGex층은 내부에 C를 포함할 수 있다.
예컨대, 도 6의 기판(5)는 벌크 Si 또는 SOI일 수 있고, 단결정 표면은 Si, Si1-xGex, Ge, Si1-yCy, Si1-x-yGexCy을 포함하는 그룹들로부터 선택된 층이며, 그것은 패턴화될 수 있고 안 될 수도 있다. Si1-xGex층 두께는 어긋난 전위 형성을 위한 임계 두께를 초과하고, 깨끗한 환경 및 낮은 성장 온도때문에 이 Si1-xGex층의 성장시에는 어떤 전위 결정핵생성도 일어나지 않는다. 헬륨은 부정형 Si1-xGex층을 통하여 Si/Si1-xGex 표면 아래의 기판에 주입된다. He 이온은 4x1015~ 4x1016 cm-2 정도의 범위, 바람직하게는 7x1015~ 12x1015 cm-2 정도 범위의 분량으로 주입된다. 웨이퍼 표면은 주입하기 이전에 마스킹되어, He는 웨이퍼의 전체 웨이퍼 상이 아닌 특정 영역에만 주입될 수 있다. 주입되는 He의 투사 범위는 표면 아래로 100㎚~300㎚ 정도이다. 선택적으로, 주입되는 이온은 H, D, B 또는 N을 포함하는 그룹으로부터 선택될 수 있다.
주입된 웨이퍼는 용광로에서 650℃ 이상의 온도에서 30분 이상 어닐링된다. 어닐링의 결과로, 플레이틀릿 등의 결함들은 원래의 단결정 표면층(10)의 부분인 도 6의 층(20)에서 형성된다. 20㎚~300㎚의 두께를 가지는 층(20) 내의 플레이틀릿들은 전위 결정핵생성을 일으킨다. 또한, 원래의 단결정 표면층(10)의 부분인 층(30)은 전위(dislocation)들을 포함하며, 이 전위들은 어긋난 세그먼트를 형성하는 층(40)의 경계면에 쓰레딩한다. 층(40)은 50㎚~500㎚ 사이의 두께(혼합물의 구성에 의존함)이고, 바람직하게는 100㎚이다. 또한, 층(40)은 5~35 사이의 Ge 원자 %, 매끄러운 표면(1㎚ 미만의 RMS 거칠기) 및 106 cm-2 미만의 쓰레딩 전위(TD) 밀도를 갖는다.
도 7에서 층의 하부에서 x=0 으로 층의 상부에서 0<x<1.0 으로 그레이딩된 혼합물 구성을 가지는 층(41)에 의해 도 6의 Si1-xGex층(40)이 대체된다는 것을 제외하고, 본 발명의 제2 실시예에서의 절차는 제1 실시예에서 기술된 것과 유사하다. 그레이딩된 층(41)의 구성은 선형적으로 또는 계단식으로 변화될 수 있다.
두 개의 상이한 원자 종류가 Si/Si1-xGex 표면으로부터 동일하거나 상이한 깊이로 주입된다는 것을 제외하고, 본 발명의 제3 실시예에서의 절차는 제1 및 제2 실시예에서 기술된 것과 동일하다.
동일한 원자 종류가 Si/Si1-xGex 표면으로부터 2개의 상이한 깊이로 주입된다는 것을 제외하고, 본 발명의 제4 실시예에서의 절차는 제1 및 제2 실시예에서 기술된 것과 동일하다.
본 발명의 제5 실시예에서, 얇고(50~300㎚) 정확한 부정형 Si1-yCy 층(여기서 y는 0.02)은 단결정 표면층을 갖는 기판 상에 에피택시얼하게 성장된다. 예컨대, 기판은 Si, Si1-xGex, Ge, Si1-x-yGexCy을 포함하는 그룹으로부터 단결정 표면을 가지는 벌크 Si 또는 SOI 일 수 있다. 50~300㎚ 두께의 정확한 부정형 결정의 Si층은 Si1-yCy층의 상부에서 성장되고, 정확한 부정형 Si1-xGex층이 그 후에 성장된다. 모든 부정형 결정층은 초고진공 화학 증기 증착(UHV-CVD), MBE, PECVD, 이온 보조 증착 또는 화학 빔 에피택시와 같은 방법을 사용하여 깨끗한 환경에서 성장된다. Si1-xGex층 두께는 어긋난 전위 형성을 위한 임계 두께를 초과하고, 깨끗한 환경 및 낮은 성장 온도 때문에 Si1-xGex층 성장시에는 어떤 전위 결정핵생성도 일어나지 않는다. 그 후, 웨이퍼는 750℃ 이상의 온도에서 30분 이상 용광로에서 어닐링된다. 어닐링 동안에, 탄소를 포함하는 층 내에 형성된 결함들은 Si/Si1-xGex표면에 쓰레딩하는 전위에 대한 결정핵생성 소스로서 작용하고, Si1-xGex층 내의 변형을 경감하는 어긋난 전위를 형성한다.
본 발명의 제6 실시예에서, 이완된 SiGe 버퍼층은 제1 및 제2 실시예에 기술된 단계를 두번 이상 수행하고, 제2 및 제4 실시예에 기술된 하나 이상의 원자 종류를 주입함으로써 가공된다. 이 절차는 x가 0.25 이상인 이완된 Si1-xGex 버퍼층을 얻기 위하여 필요할 것이다. Si1-xGex층은 균일한 혼합물 구성 또는 그레이딩된 혼 합물 구성을 가질 수 있다. 도 8을 참조하면, 층(5, 10, 20, 30)은 도 6과 동일하다. 층(42, 25, 35)는 도 6의 층(40: 즉, 최초로 이완된 SiGe층)을 포함하고, 따라서 모두는 동일한 Ge 함유량(5~35 사이의 원자 % Ge), 매끄러운 표면(RMS는 1㎚ 미만) 및 106 cm-2 미만의 쓰레딩 전위(TD) 밀도를 갖는다. 층(25)는 전위 결정핵생성을 유발하는 플레이틀릿을 포함하는 150㎚ 정도 두께의 제2 불순물 손상 영역을 포함한다. 층(30)과 유사하게, 층(35)은 층(45)의 경계면에 쓰레딩하는 전위를 포함하고, 여기서 전위는 어긋난 세그먼트를 형성한다. 층(45)은 제2 이완된 균일 구성 SiGe층이고, 층(45)은 층(42, 25, 35)보다 큰 Ge의 원자 퍼센트를 갖고 50~500㎚ 사이의 두께를 갖는다.
도 9를 참조하면, 층(43, 27, 37)은 하부에서 x=0으로 상부에서 0<x<1.0으로 그레이딩된 혼합물 구성을 갖는 도 7의 원래의 층(41)에 대응된다. 층(46)의 하부는 층(37)의 상부와 균등한 구성을 갖고, 층(46)의 상부는 더 큰 혼합물 구성(x=1.0까지)를 갖는다. 그레이딩된 층(46)의 구성은 선형적으로 또는 계단형으로 변화될 수 있다.
제7 실시예는 이완된 SiGe 버퍼층을 가공하기 위한 방법의 또 다른 변형으로서, 제1 내지 제5 실시예에 기술된 절차들 중 어느 하나에 따라 가공된 이완된 버퍼층 상에 더 높은 Ge 원자 %의 제2 Si1-xGex층이 에피택시얼하게 성장되고, 변형 이완이 일어날 수 있도록 그 후에 어닐링된다. 이 방법은 0.25 이상의 혼합물 구성을 갖는 이완된 SiGe층을 얻기 위하여 실시된다. 도 10을 참조하면, 도 6의 층 (40)의 상부에 에피택시얼하게 성장된 층(44)는 50~500㎚ 사이의 두께이고, 바람직하게는 100~200㎚의 두께이며, 층(40)보다 큰 Ge 원자 %, 즉 15~60%, 바람직하게는 20~40%를 가진다. 도 11에서, 도 7의 층(41)의 상부에 성장된 층(47)은 50~500㎚ 사이의 두께이고, 바람직하게는 100~200㎚이며, 층(41)의 상부와 균등한 Ge 원자 %의 그레이딩된 구성을 그 하부에서 갖고, 그 상부에서는 더 크다(x=1.0까지). 그레이딩된 층(47)의 구성은 선형적으로 또는 계단식으로 변화될 수 있다.
전술한 바와 같이, Si를 포함하는 단결정 표면상의 변형 이완된 SiGe 버퍼층 준비를 위하여 기술된 방법들은 유사한 방식으로 단결정 격자 부정합 표면 상에 상이한 재료의 변형 이완된 에피택시얼층들을 가공하는데 적용될 수 있다.
상기의 방법에 의해 가공되는 이완된 Si1-xGex버퍼층은 웨이퍼 결합 및 층 전달(transfer) 방법을 사용하여 집적 회로를 위한 SiGe 온 인슐레이터 기판을 가공하는데 사용될 수 있다. 또한, 이 이완된 SiGe 버퍼층은 하나 이상의 반도체 디바이스를 갖는 다양한 집적 회로를 위한 "가상 기판"으로 사용될 수 있다.
상기 방법에 의해 얻어지는 구조들은 보다 복잡한 디바이스 구조들을 가공하는데까지 더 확장될 수 있다. 도 12 ~ 도 17에 도시된 디바이스 층 구조들은 도 6 ~ 도 11의 구조들 상에 추가적인 에피택시얼층을 성장시킴에 의해 가공된다.
도 12에서, 층(400)은 SiGe층으로서, 층(40)과 동일한 Ge 원자 %, 100~1000㎚ 사이의 두께, 바람직하게는 300~500㎚ 사이의 두께를 갖고, TD 밀도는 층(40)보다 높지 않다. 층(50)은 50~350㎚ 사이, 바람직하게는 200㎚ 정도의 두께를 가진 정확한 부정형의 변형된 Si층이다.
도 13에서, 층(410)은 층(41)의 상부와 동일한 Ge 원자 %를 갖는 SiGe층이다. 층(410)의 두께는 100~1000㎚ 사이, 바람직하게는 300~500㎚ 사이이고, TD 밀도는 층(41)보다 높지 않다. 층(50)은 50~350㎚ 사이, 바람직하게는 200㎚ 정도의 두께를 가지는 정확한 부정형의 변형된 Si층이다.
도 14에서, 층(450)은 층(45)과 동일한 Ge 원자 %를 갖는 SiGe층이다. 층(450)의 두께는 100~1000㎚ 사이, 바람직하게는 300~500㎚ 사이이고, 쓰레딩 전위 밀도는 층(45)보다 높지 않다. 층(50)은 50~350㎚ 사이, 바람직하게는 200㎚ 정도의 두께를 가지는 정확한 부정형의 변형된 Si층이다.
도 15에서, 층(460)은 층(46)의 상부와 동일한 Ge 원자 %를 갖는 SiGe층이다. 층(460)의 두께는 100~1000㎚ 사이, 바람직하게는 300~500㎚사이이고, 쓰레딩 전위(dislocation) 밀도는 층(46)보다 높지 않다. 층(50)은 50~350㎚ 사이, 바람직하게는 200㎚ 정도의 두께를 가지는 정확한 부정형의 변형된 Si층이다.
도 16에서, 층(440)은 층(44)의 상부와 동일한 Ge 원자 %를 갖는 SiGe층이다. 층(440)의 두께는 100~1000㎚ 사이, 바람직하게는 300~500㎚사이이고, 쓰레딩 전위 밀도는 층(44)보다 높지 않다. 층(50)은 50~350㎚ 사이, 바람직하게는 200㎚ 정도의 두께를 가지는 정확한 부정형의 변형된 Si층이다.
도 17에서, 층(470)은 층(47)의 상부와 동일한 Ge 원자 %를 갖는 SiGe층이다. 층(470)의 두께는 100~1000㎚ 사이, 바람직하게는 300~500㎚사이이고, 쓰레딩 전위 밀도는 층(47)보다 높지 않다. 층(50)은 50~350㎚ 사이, 바람직하게는 200㎚ 정도의 두께를 가지는 정확한 부정형의 변형된 Si층이다.
도 12 ~ 도 17에서의 상기 구조는 반도체 디바이스를 가공하는데 사용될 수 있다. 하나의 실시예는 도 18에 도시된 전계 효과 트랜지스터(FET)와 같은 하나 이상의 반도체 디바이스로 구성되는 집적 회로이다. 도 18에 도시된 FET는 도 12의 층 구조 상에 예시된 방법으로 가공된다. 도 18에는 소스 접촉(100), 드레인 접촉(101), 게이트 유전체(dielectric)(102), 게이트 접촉(103) 및 측벽(104)이 있다. 또한, 도 18의 디바이스 구조는 도 13 ~ 도 17의 층 구조들 상에 형성되고, 여기서 층(400)은 층(410, 450, 460, 440, 또는 470)들 각각으로 대체될 것이다.
또한, 도 19 및 도 20에 도시된 변조 도핑 전계 효과 트랜지스터(MODFET)의 층 구조는 도 12 ~ 도 17의 층 구조 상에 에피택시얼하게 성장될 수 있다. 도 19의 구조는 도 12의 구조 상에 예시된 방식으로 가공된다. 상기 구조는 층(40, 400)과 동일한 구성의 SiGe층(120), 층(120)과 유사한 구성의 n+ 도핑된 SiGe층(121), 및 부정형의 변형된 Si 캡층(51)을 포함한다. 동일한 층 구조는 도 13 ~ 도 17의 구조 상에 성장될 수 있고, 여기서 층(400)은 층(410, 450, 460, 440 또는 470)들 각각으로 대체될 것이다.
선택적으로, 도 20의 MODFET 층 구조는 변형된 Si층(50) 없이 도 12의 구조 상에 에피택시얼하게 성장될 수 있다. 상기 구조는 층(40, 400)과 동일한 구성의 p+ 도핑된 SiGe층(60), 층(40, 400)과 동일한 구성의 SiGe층(48), 층(40, 400) 보다 실제적으로 더 높은 Ge 함유량을 갖는 부정형의 압축 변형된 SiGe층(130), 층(40)과 동일한 구성의 SiGe층(135), 및 부정형의 변형된 Si캡(51)을 포함한다. 또 한, 동일한 층 구조는 변형된 Si층(50)없이 도 13 ~ 도 16의 구조 상에 형성될 수 있고, 여기서 층(400)은 층(410, 450, 460, 440, 470)들 각각으로 대체될 것이다.
MODFET과 같은 하나 이상의 반도체 디바이스로 구성되는 집적 회로의 또 다른 실시예는 도 21에 예시된다. 도 21에 도시된 디바이스는 도 19의 층 구조 상에 형성된다. 도 21에서, 층(540)은 도 19에 기술된 층(400) 위의 모든 층들을 포함한다. MODFET은 소스 접촉(142), 드레인 접촉(144), 및 T-게이트(150)을 포함한다. 선택적으로 MODFET은 도 20의 층 구조 상에 가공될 수 있다. 이 경우, 도 21의 층(540)은 도 20에 기술된 층(400) 위에 모든 층을 포함한다.
또한, 변형 이완된 SiGe 버퍼층들은 다양한 응용에 사용될 수 있다. 일부 잠재적인 응용, 예컨대 열전자 냉각 디바이스는 도 22에 도시된 변형된 Si층(50)이 없고, 도 12에 도시된 층 구조 상에 에피택시얼하게 성장될 수 있는 초격자 구조를 필요로 한다. 층(400)은 옵션이다. 초격자 구조는 교대하는 층(550, 560)의 반복으로 구성되고, 두 층은 모두 부정형의 변형된 에피택시얼층이고, 층(550)의 구성은 층(560)의 구성과 상이하다. 특별한 경우, 교대하는 층들은 Si1-x-yGexCy 및 Si1-z-wGezCw 이고, x, y는 z, w와 상이하고, x 및 y는 0일 수 있다. 또한 옵션으로, 기술된 초격자 구조는 변형된 Si 캡층(50) 없이 도 13, 14, 15, 16 또는 17의 구조 상에 형성될 수 있고, 층(400)은 층(410, 450, 460, 440 또는 470)들로 각각 대체될 것이다. 또한 옵션으로, 기술된 초격자 구조는 변형된 Si 캡층(50) 및 층(410, 450, 460, 440 또는 470)들 없이 도 13, 14, 15, 16, 또는 17의 구조 상에 형성될 수 있다.
우리의 최근 연구에서는, 최초의 Si1-xGex층이 정확한 부정형이 아니고 거의 부정형인 경우라도, 1x106 cm-2 미만의 쓰레딩 전위 밀도를 갖는 양호한 품질의 이완된 Si1-xGex버퍼층을 상기 이온 주입 및 어닐링 방법을 사용하여 가공할 수 있다는 것을 나타났다. 거의 부정형이란 Si1-xGex/Si 경계면에 낮은 밀도의 60°어긋난 전위가 존재한다는 것을 의미한다. 예컨대, Si0.80Ge0.20/Si 구조 내의 어긋난 전위 밀도는 충분히 낮아서, 높은 해상도의 x선 회절에 의해 측정하여 5% 미만, 바람직하게는 2% 미만의 SiGe층 내의 격자 부정합 변형의 이완에 Si1-xGex층의 동일 평면의 격자 파라미터의 변화가 대응되어야 한다. 부정형 Si0.80Ge0.20층 내의 격자 부정합 변형은 0.008이고, 이것은 0.004, 바람직하게는 0.00016의 격자 부정합 변형에서의 감소에 대응된다. 최초의 Si1-xGex층의 성장시에 너무 많은 변형 이완이 일어나는 경우, 주입 및 어닐링 이후에 쓰레딩 전위 밀도는 1x106 cm-2를 초과할 것이다.
60°어긋난 전위는 Si1-xGex층의 에피택시얼 성장 동안에 다양한 메커니즘에 의해 결정핵생성된다. 낮은 격자 부정합에서, Si(001) 상에 성장되는 Si1-xGex 내의 우세한 메커니즘은 프랑크-리드(Frank-Read) 증배(F.K.Legoues, B.S.Meyerson, J.F. Morar, Phys. Rev. Lett. 66, 2903(1991), F.K.Legoues, B.S.Meyerson, J.F. Morar, P.D.Kirchner, J. Appl. Phys. 71, 4230(1992), 미국 특허 제5,659,187호, K.W.Schwarz 및 F.K.Legouse, Phys. Rev. Lett. 79, 1877(1997), K.W Schwarz 및 J.Tersoff, Appl. Phys. Lett. 69, 1220(1996))이다. 이 메커니즘에서, 많은 전위가 각 프랑크-리드 소스에 결정핵생성되고, 따라서 성장 조건(D.J.Robbins, J.L.Glasper, D.Wallis, A.C.Churchill, A.J.Pidduck 및 W.Y.Leong, in Lattice Mismatched Thin Films, Ed.E.A. Fitzgerald(The Minerals, Metal, & Meterials Society, Warrendale,펜실베니아, 1999) 3~11 페이지)에 의존하여 여럿 또는 수십개의 어긋난 전위를 포함하는 어긋난 전위 축적을 형성한다. 원자 하나 높이의 표면 계단은 60°어긋난 전위 각각에 관련된다. 따라서 전위 축적에 관련되는 표면 계단의 높이는 그 축적의 어긋난 전위의 수이다.
이 구조들 내의 어긋난 전위(dislocation) 밀도는 원자력 마이크로스코피(AFM), 매립된 Si1-xGex/Si층에서 60°어긋난 전위와 관련되는 표면 계단의 관찰을 가능하게 하는 비파괴 방법에 의해 관찰될 수 있다. 도 23a는 Si(001) 기판 상에 성장된 거의 부정형 Si0.81Ge0.19층을 나타낸다. 하나의 어긋난 전위(매우 가는 선들) 및 어긋난 전위 축적(더 진한 선들)은 이 마이크로그래프에서 나타난다. 도 2b 및 23b는 주입되고 어닐링된 Si1-xGex/Si 구조의 마이크로그래프이고, 높은 밀도의 어긋난 전위를 보여주며, 실제로 변형 이완이 일어남을 표시한다. 도 23b는 주입 및 어닐링 이전에 성장된 층 내에 존재하는 전위(dislocation) 축적을 보여준다. 반대로, 도 2b의 구조는 원래의 정확한 부정형 층이고, 어떤 어긋난 축적도 이 이미지에서 나타나지 않는다. 본 발명의 실시로 도 2b 및 도 23b와 유사한 AFM 이미지를 얻게 된다.
최초의 거의 부정형 층의 변형 이완 정도는 통상적으로 높은 해상도의 x선 회절(HRXRD), 또한 비파과 측정 방법에 의해 측정된다. 도 24는 주입 및 어닐링 이전의 두개의 샘플에 대한 004 락킹(rocking) 커브를 나타낸다. 커브 (a)는 334㎚ 두께, 거의 부정형의 Si0.81Ge0.19층이고, 커브 (b)는 460㎚ 두께, 정확한 부정형의 Si0.85Ge0.15층이다. 커브(a)의 SiGe층 및 Si 기판의 피크는 모두 더 넓고, 거의 부정형 층의 커브(b)에서 SiGe층 피크와 관련된 두께 프린지(fringe)들은 정확한 부정형 층의 커브(b) 만큼 날카롭지 않다. 두 샘플의 변형 이완은 0%로 측정된다. 어긋난 전위는 국부 변형을 가져오지만, 이 구조 내의 전위 밀도는 매우 낮아서 SiGe층의 격자 파라미터의 변화를 검출할 수 없다.
상기의 이온 주입 및 어닐링 방법을 사용하여, 최초의 Si1-xGex층이 거의 부정형인 경우, 우리는 매끈한 표면(RMS 표면 거칠기가 0.8㎚ 미만) 및 낮은 쓰레딩 전위 밀도(1x106 cm-2 미만)를 가지는 실제적으로 이완된 Si1-xGex 버퍼층을 얻을 수 있다. 거의 부정형 Si1-xGex층은 Si1-xGex/혼합물 구성 및 에피택시얼 성장 조건에 의존하여, 1000㎚ 두께, 바람직하게는 700㎚ 미만의 두께일 수 있다. 도 25의 데이터는 어닐링 이후의 변형 이완 정도가 Si1-xGex층의 두께와 함께 증가하고, Si1-xGex/Si 표면 아래에 He를 주입하는 것은 어닐링 동안에 일어나는 변형 이완 정도를 현저하게 증가시키고, 심지어 더 두꺼운 층에 대하여도 증가시킨다는 것을 나타낸다. 표 1은 He+ 주입 및 어닐링에 의해 이완된 상이한 혼합물 구성 및 두께의 Si1-xGex층에 대한 데이터를 나타낸다. 쓰레딩 전위 밀도는 통상적으로, 더 두꺼운 부정형 Si1-xGex층에 대하여도, 2x105 cm-2 미만이다.
표 1은 주입되고 어닐링된 층 내의 이완, 표면 거칠기 및 쓰레딩 전위 밀도의 정도를 나타낸다. 이완도의 불확실성은 ±2%이고, 혼합물 구성에서는 ±0.05이며, 전위 카운트에서는 ~20%이다. Si1-xGex층 두께는 변형 이완 이전에 높은 해상도의 x선 회절에 의해 측정되었다. 쓰레딩 전위는 원자력 마이크로스코피 이미지를 사용하여, 또한 선택된 샘플에 대하여 평면 뷰 전송 전자 마이크로스코피에 의하여 카운트되었다.
[표 1]
Figure 112005023085805-pct00001
표 1에서, 위 첨자 "a"는 원자력 마이크로스코피를 참조하고 위 첨자 "b"는 평면 뷰 전송 전자 마이크로스코피를 참조한다.
최초의 주입되고 어닐링된 버퍼(IAB: Implanted and Anealed Buffer)층보다 더 두꺼운 SiGe층이 디바이스 응용들을 위해 필요할 수 있다. 따라서, 최초의 IAB층과 동일한 혼합물 구성의 제2 Si1-xGex 층 또는 비변형, 즉 100% 이완된 y<x 인 제2 Si1-yGey층이 최초의 주입되고 어닐링된 버퍼 "가상 기판" 상에서 에피택시얼하게 성장될 수 있다. 후자의 경우는 웨이퍼 표면에 평행한 방향으로 제2 층의 격자 파라미터가 부분적으로 변형 이완된 최초의 Si1-xGex의 최초의 주입되고 어닐링된 버퍼층과 동일하도록 Si1-yGey층의 혼합물 구성을 선택함에 의해 수행된다.
제2 Si1-yGey층이 제1 Si1-xGex층 상에서, 예컨대 부분적으로 이완된 최초의 주입되고 어닐링된 버퍼 "가상 기판" 상에서 에피택시얼하게 성장되는 경우에는, 매우 낮은 Ge 함유량, 특히 z가 0.1 미만이면 0<z<0.06이 바람직함, 및 얇은 Si1-zGez층을 가지는 후속하는 에피택시얼층의 성장을 시작하는 것이 바람직하다. 이 중간층의 두께는 전술한 변형 이완을 위한 임계 두께를 초과해서는 안된다.
다음의 예들은 전자적 구조의 구성으로서 "가상 기판"의 사용뿐만 아니라, "가상 기판", 즉 Si 또는 SOI 기판의 상부에 형성되는 얇고 이완된 Si1-zGez 에피택시얼층을 가공하는데 사용되는 독창적인 프로세스를 예시한다.
[실시예 1]
이 실시예에서, "가상 기판"은 벌크 Si 기판 상에 100㎚ 두께의 부정형 Si0.85Ge0.15층을 증착함에 의해 가공되었다. 그 결과로 생기는 구조에는 21keV의 불순물 에너지를 사용하여 1x1016 cm-2 정도 분량의 He+가 주입되었다. 그 후, 구조는 대략 850℃에서 1시간 정도 어닐링되었다. 어닐링 후의 HRXRD 측정은 격자 부정합 변형의 41%가 경감된다는 것을 보여준다. 샘플은 0.29 정도의 RMS 표면 거칠기 및 1x105 cm-2 정도의 에치 피트(etch pit; TD) 밀도를 가지고 있었다.
[실시예 2]
독창적인 프로세스의 제2 실시예에서는 도 6의 구조에 따라 수행되었고, 여기서 층(5, 10)은 벌크 Si 가판이고 층(40)은 이온 주입 이전에 HRXRD로 측정하여 100㎚ 두께의 부정형 Si0.85Ge0.15층이었다. He+는 21keV의 불순물 에너지를 이용하여 1x1016 cm-2 정도 분량으로 주입되었다. 그 후에, 웨이퍼는 대략 850℃에서 30분 정도 어닐링되었다. SiGe층은 38% 정도 이완되었다.
[실시예 3]
본 발명의 프로세스의 제3 실시예에서는 도 6의 구조에 따라 수행되었고, 여기서 층(5, 10)은 벌크 Si 기판이고 층(40)은 이온 주입 이전에 HRXRD로 측정하여 188㎚ 두께의 부정형 Si0.79Ge0.21층이었다. He+는 31keV의 불순물 에너지로 0.8x1016 cm-2 정도 분량으로 주입되었다. 그 후에, 웨이퍼는 대략 850℃에서 1시간 정도 어닐링되었다. SiGe층은 69%가 이완되었고 RMS 표면 거칠기는 0.47㎚ 정도이고, 에 치 피트(TD) 밀도는 2.7x105 cm-2이었다.
[실시예 4]
본 발명의 프로세스의 제4 실시예에서는 도 6의 구조에 따라 수행되었고, 여기서 층(5, 10)은 벌크 Si 기판이고 층(40)은 이온 주입 이전에 HRXRD로 측정하여 188㎚ 두께의 부정형 Si0.79Ge0.21층이었다. He+는 31keV의 에너지와 1.2x1016 cm-2 정도 분량으로 주입되었다. 그 후에, 웨이퍼는 대략 850℃에서 1시간 정도 어닐링되었다. SiGe층은 68%가 이완되었고 RMS 표면 거칠기는 0.48㎚ 정도이고, 에치 피트(TD) 밀도는 0.9x105 cm-2이었다.
[실시예 5]
거의 부정형 층의 하나의 예는 초고진공 화학 증기 층착(UHVCVD)에 의해 성장된 x=0.15이고 460㎚ 두께의 Si1-xGex층이고, 이 층은 86%가 이완되며, 0.6㎚의 RMS 표면 거칠기 및 0.8x105 cm-2의 쓰레딩 전위를 갖는다.
[실시예 6]
거의 부정형 층의 또 다른 예는 UHVCVD에 의해 성장된 x=0.19이고 334㎚ 두께의 Si1-xGex층이고, 이 층은 90%가 이완되며, 0.8㎚의 RMS 표면 거칠기 및 2x105 cm-2 미만의 쓰레딩 전위 밀도를 갖는다.
[실시예 7]
y<x 인 Si1-xGex IAB 층 상에 성장된 제2 Si1-yGey층의 예는 76% 이완된, 최초의 주입되고 어닐링된 Si0.80Ge0.20 버퍼층 상에 성장된 100㎚의 Si0.85Ge0.15층이다. 제2 층의 성장 이후에, 최초의 Si0.80Ge0.20 IAB층은 76% 이완을 유지하였음을 발견하였고, 제2 Si0.85Ge0.15층은 100% 이완되었음이 측정되었다.
[실시예 8]
최초의 Si1-xGex층과 제2 Si1-yGey층 사이의 층을 사용하는 실시예에서는 256㎚ 두께의 84% 이완된 Si0.19Ge0.81층인 최초의 주입되고 어닐링된 버퍼층의 상부에 먼저 15㎚의 Si0.95Ge0.05층을 성장시키고, 그 후에 100㎚ 두께의 Si0.19Ge0.81층를 성장시킨다.
본 발명은 바람직한 실시예로써 특별히 도시 및 설명되었지만, 당업자는 형태와 상세에 있어서 전술한 또는 다른 변형들이 본 발명의 의도와 범위를 벗어나지 않고 이루어질 수 있음을 이해할 것이다. 본 발명은 설명되고 예시된 정확한 형태 및 상세에 제한되지 않고, 첨부된 청구항들의 범위 내에 있는 것을 포함한다.

Claims (64)

  1. 단결정 표면 상에 낮은 밀도의 쓰레딩 전위(dislocation)를 갖는 이완된 Si1-xGex 에피택시얼층을 형성하기 위한 방법으로서,
    기판의 단결정 표면 상부에 부정형인 Si1-xGex 에피택시얼층을 증착하는(depositing) 단계;
    상기 기판 내에 경원소(經元素)의 원자를 주입하는 단계; 및
    상기 기판을 650℃ 이상의 온도로 어닐링하는 단계를 포함하는 것인 이완된 Si1-xGex 에피택시얼층 형성 방법.
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  16. 단결정 표면 상에 이완된 Si1-xGex 에피택시얼층을 제공하기 위한 방법으로서,
    기판의 단결정 표면 상부에 부정형인 Si1-xGex 에피택시얼층을 증착하는 단계;
    상기 기판 내에 경원소인 제1 타입 원자를 이온 주입하는 단계;
    상기 기판 내에 경원소인 제2 타입 원자를 이온 주입하는 단계; 및
    상기 기판을 650℃ 이상의 온도에서 어닐링하는 단계를 포함하는 것인 이완된 Si1-xGex 에피택시얼층 제공 방법.
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  26. 단결정 표면 상에 이완된 Si1-xGex 에피택시얼층을 제공하기 위한 방법으로서,
    (a) 상부에 단결정 표면을 갖는 기판을 제공하는 단계;
    (b) 상기 단결정 표면의 상부 위에 부정형인 제1 Si1-xGex 에피택시얼층을 증착하는 단계;
    (c) 상기 기판 내에 경원소의 원자들을 이온 주입하는 단계;
    (d) 상기 기판을 650℃ 이상의 온도에서 어닐링하는 단계; 및
    (e) 상기 단계 (b)~(d)를 두 번 이상 수행하는 단계를 포함하고,
    상기 제1 층 위의 에피택시얼층들은 정확한 부정형(strictly pseudomorphic)이 아니고, 후속하는 단계에서의 x는 이전 단계에서의 x보다 큰 것인 이완된 Si1-xGex 에피택시얼층 제공 방법.
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  29. 단결정 표면 상에 이완되는 Si1-xGex 에피택시얼층을 제공하기 위한 방법으로서,
    (a) 상부에 단결정 표면을 갖는 기판을 제공하는 단계;
    (b) 상기 단결정 표면의 상부 위에 부정형인 제1 Si1-xGex 에피택시얼층을 증착하는 단계;
    (c) 상기 기판 내에 경원소의 원자들을 이온 주입하는 단계;
    (d) 상기 기판을 650℃ 이상의 온도에서 어닐링하는 단계;
    (e) 상기 단결정 표면의 상부 위에 y>x 인 제2 Si1-yGey 에피택시얼층을 증착하는 단계;
    (f) 상기 기판을 650℃ 이상의 온도에서 어닐링 하는 단계; 및
    (g) 상기 단계 (e) 및 단계 (f)를 한 번 이상 수행하는 단계를 포함하는 것인 이완된 Si1-xGex 에피택시얼층 제공 방법.
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  39. 단결정 표면 상에 낮은 밀도의 쓰레딩 전위를 갖는 이완된 Si1-xGex 에피택시얼층을 제공하기 위한 방법으로서,
    상부에 단결정 표면을 갖는 기판을 제공하는 단계;
    추가적인 C 원자들을 포함하고, 상기 상부 단결정 표면의 재료와 동일한 재료의 제1 에피택시얼층을 증착하는 단계;
    추가적인 C 원자들을 포함하지 않고, 상기 상부 단결정 표면의 재료와 동일한 재료의 제2 에피택시얼층을 증착하는 단계;
    상기 단결정 표면의 상부 위에 부정형인 제3 Si1-xGex 에피택시얼층을 증착하는 단계; 및
    상기 기판을 650℃ 이상의 온도에서 어닐링하는 단계를 포함하는 것인 이완된 Si1-xGex 에피택시얼층 제공 방법.
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  46. 단결정 표면 상에 이완된 Si1-xGex층을 제공하기 위한 방법으로서,
    (a) 상부에 단결정 표면을 갖는 기판을 제공하는 단계;
    (b) 상기 단결정 표면 상부 위에 부정형인 제1 Si1-xGex 에피택시얼층을 증착하는 단계;
    (c) 상기 기판 내에 경원소의 원자를 이온 주입하는 단계;
    (d) 상기 기판을 650℃ 이상의 온도에서 어닐링하는 단계; 및
    (e) 상기 단결정 표면의 상부 위에 제2 Si1-yGey층(여기서, y=x 또는 y<x)을 증착하는 단계를 포함하는 것인 이완된 Si1-xGex층 제공 방법.
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  55. 단결정 표면 상에 이완된 Si1-xGex층을 제공하기 위한 방법으로서,
    (a) 상부에 단결정 표면을 갖는 기판을 제공하는 단계;
    (b) 상기 단결정 표면의 상부 위에 부정형인 제1 Si1-xGex 에피택시얼층을 증착하는 단계;
    (c) 상기 기판 내에 경원소의 원자들을 이온 주입하는 단계;
    (d) 상기 기판을 650℃의 온도에서 어닐링하는 단계; 및
    (e) 상기 단결정 표면 상부 위에 제2 Si1-yGey 에피택시얼층(여기서, y=x 또는 y<x)을 증착하는 단계를 포함하는 것인 이완된 Si1-xGex층 제공 방법.
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  64. 기판;
    상기 기판의 상부에 위치된 제1 단결정층;
    상기 제1 단결정층 상부의 제2 고결함 단결정층으로서, 전위 루프의 소스 및 싱크로서 동작하는 평면 결함을 포함하는 것인 상기 제2 고결함 단결정층;
    상기 제1 단결정층과 본질적으로 동일한 구성을 가진 제3 단결정층으로서, 어긋난(misfit) 전위 세그먼트의 형태로 상기 제2 층 상부에 이 층과 후속 제4 층 간의 경계면에서 종료하는 쓰레딩 전위를 포함하는 것인 상기 제3 단결정층; 및
    상기 제3 층과는 상이한 격자 파라미터를 갖는 이완된 제4 단결정층
    을 포함하는 반도체 구조.
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