JPH07111976B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07111976B2 JPH07111976B2 JP3013982A JP3013982A JPH07111976B2 JP H07111976 B2 JPH07111976 B2 JP H07111976B2 JP 3013982 A JP3013982 A JP 3013982A JP 3013982 A JP3013982 A JP 3013982A JP H07111976 B2 JPH07111976 B2 JP H07111976B2
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- 238000004519 manufacturing process Methods 0.000 title claims description 3
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Description
【発明の詳細な説明】 発明の技術分野 本発明は、急峻な立上り或いは立下り或いはその両方の
特性を備えた半導体装置の製造方法に関する。
特性を備えた半導体装置の製造方法に関する。
従来技術と問題点 従来、或る種の半導体装置では、イオン注入法にて半導
体基板（或いは層）に不純物を導入してチヤネル領域を
形成することが行なわれている。
体基板（或いは層）に不純物を導入してチヤネル領域を
形成することが行なわれている。
一般に、前記のようにしてチヤネル領域を形成すると、
そのキヤリヤ分布は第１図に見られるように所謂ガウシ
ヤン分布となることが知られている。このようなキヤリ
ヤ分布のチヤネル領域を有する半導体装置に於いては、
閾値電圧Vth近傍に於けるゲート電圧に対するドレイン
電流変化は緩徐であつて、立上り或いは立下りが極めて
鈍いものとなる。この理由は、第１図から判るように、
キヤリヤ分布がなだらかな尾を引いていることに基因し
ている。即ち、矢印Ａの部分に於けるgmは高いが、矢印
Ｂの部分に於けるgmは低い。
そのキヤリヤ分布は第１図に見られるように所謂ガウシ
ヤン分布となることが知られている。このようなキヤリ
ヤ分布のチヤネル領域を有する半導体装置に於いては、
閾値電圧Vth近傍に於けるゲート電圧に対するドレイン
電流変化は緩徐であつて、立上り或いは立下りが極めて
鈍いものとなる。この理由は、第１図から判るように、
キヤリヤ分布がなだらかな尾を引いていることに基因し
ている。即ち、矢印Ａの部分に於けるgmは高いが、矢印
Ｂの部分に於けるgmは低い。
発明の目的 本発明は、イオン注入法に依りチヤネル領域を形成した
場合に、キヤリヤ分布が急峻な段差を持つようにし、半
導体装置の立上り及び立下りスイツチング特性を改善し
ようとするものである。
場合に、キヤリヤ分布が急峻な段差を持つようにし、半
導体装置の立上り及び立下りスイツチング特性を改善し
ようとするものである。
発明の実施例 第２図は本発明一実施例を説明するためのキヤリヤ分布
を表わす線図である。
を表わす線図である。
図に見られる様にノン・ドープAlGaAs層１上にノン・ド
ープGaAs層2,ノン・ドープAlGaAs層３を成長させ、これ
にSiイオンを注入すると実線及び破線が混在する分布特
性線PFが得られる。この特性線PFはイオン注入時のエネ
ルギ及びドーズ量で一義的に決つてしまう。
ープGaAs層2,ノン・ドープAlGaAs層３を成長させ、これ
にSiイオンを注入すると実線及び破線が混在する分布特
性線PFが得られる。この特性線PFはイオン注入時のエネ
ルギ及びドーズ量で一義的に決つてしまう。
さて、前記のようにSiイオンを注入しても、それを熱処
理して活性化しなければキヤリヤとして振舞うことはで
きない。そこで、イオン注入後、アニールを行なうこと
になるが、AlGaAs中のイオンは温度800〔℃〕程度以上
の熱を加えないとドナーにはならない。これに対し、Ga
As中のイオンは700〔℃〕程度以上の温度でドナーにな
る。
理して活性化しなければキヤリヤとして振舞うことはで
きない。そこで、イオン注入後、アニールを行なうこと
になるが、AlGaAs中のイオンは温度800〔℃〕程度以上
の熱を加えないとドナーにはならない。これに対し、Ga
As中のイオンは700〔℃〕程度以上の温度でドナーにな
る。
そこで、前記のように、AlGaAsとGaAsのヘテロ接合を形
成し（ヘテロ接合を一つにするか二つにするかは任
意）、これに例えばSiイオンなどを注入してから活性化
するに際し、アニールを温度700〔℃〕程度にして行な
うと、キヤリヤ分布は第２図に於ける特性線PFの実線に
見られるようにGaAs層２にのみ現われ、理想的なプロフ
アイルとなる。そして、アニール温度が700〔℃〕を越
えた場合であつても、AlGaAs中で発生するキヤリヤは僅
かであるから、例えば第２図に特性線PF′に見られるよ
うな分布となる。即ち、800〔℃〕でアニールしても、A
lGaAs中のドナー準位が深いため（Siで60〔meV〕）、キ
ヤリヤ濃度は300〔゜K〕でも1/10、77〔゜K〕では完全
に凍結する。
成し（ヘテロ接合を一つにするか二つにするかは任
意）、これに例えばSiイオンなどを注入してから活性化
するに際し、アニールを温度700〔℃〕程度にして行な
うと、キヤリヤ分布は第２図に於ける特性線PFの実線に
見られるようにGaAs層２にのみ現われ、理想的なプロフ
アイルとなる。そして、アニール温度が700〔℃〕を越
えた場合であつても、AlGaAs中で発生するキヤリヤは僅
かであるから、例えば第２図に特性線PF′に見られるよ
うな分布となる。即ち、800〔℃〕でアニールしても、A
lGaAs中のドナー準位が深いため（Siで60〔meV〕）、キ
ヤリヤ濃度は300〔゜K〕でも1/10、77〔゜K〕では完全
に凍結する。
前記した本発明の原理を適用して良好なスイツチング特
性を有する半導体装置を製造することができる。
性を有する半導体装置を製造することができる。
第３図は本発明を適用して得たシヨツトキ・ゲート電極
形電解効果半導体装置（MESFET）の要部断面図である。
形電解効果半導体装置（MESFET）の要部断面図である。
図に於いて、１は半絶縁性GaAs基板、２はバツフア層、
３はAlGaAs層、４はｎ型GaAs層、５はAlGaAs層、６はソ
ース電極、７はドレイン電極、８はゲート電極をそれぞ
れ示す。
３はAlGaAs層、４はｎ型GaAs層、５はAlGaAs層、６はソ
ース電極、７はドレイン電極、８はゲート電極をそれぞ
れ示す。
この実施例では、GaAs層４をｎ型化するのに本発明を適
用するものであつて、ｎ型GaAs層４はチヤネルとして動
作し、ゲート電極８に対する印加電圧で発生する空乏層
にて制御されるものである。
用するものであつて、ｎ型GaAs層４はチヤネルとして動
作し、ゲート電極８に対する印加電圧で発生する空乏層
にて制御されるものである。
第４図は高電子移動度半導体装置（MEMT:雑誌「電子技
術」第22巻第12号第85頁乃至第90頁参照）に本発明を適
用したものの要部断面図であり、第３図に関して説明し
た部分と同部分を同記号で指示してある。
術」第22巻第12号第85頁乃至第90頁参照）に本発明を適
用したものの要部断面図であり、第３図に関して説明し
た部分と同部分を同記号で指示してある。
図に於いては、９はノン・ドープAlGaAs層、10はｎ型Ga
Asチヤネル層、11はｎ型AlGaAs電子供給層をそれぞれ示
す。
Asチヤネル層、11はｎ型AlGaAs電子供給層をそれぞれ示
す。
純粋なHEMTではチヤネル層10がノン・ドープであつて、
電子供給層11から遷移してくる電子で高移動度電子層が
形成されるのであるが、近年、チヤネル層10にｎ型不純
物を導入し、デイプリーシヨン型とする技術が開発さ
れ、このトランジスタとチヤネル・ドープされていない
本来のHEMTとを組合わせてE/Dインバータとすることが
行なわれているので、この際にはチヤネル層10をｎ型化
するのに本発明を適用すると有効である。尚、電子供給
層11はエピタキシヤル成長時にドープしておけば良い。
電子供給層11から遷移してくる電子で高移動度電子層が
形成されるのであるが、近年、チヤネル層10にｎ型不純
物を導入し、デイプリーシヨン型とする技術が開発さ
れ、このトランジスタとチヤネル・ドープされていない
本来のHEMTとを組合わせてE/Dインバータとすることが
行なわれているので、この際にはチヤネル層10をｎ型化
するのに本発明を適用すると有効である。尚、電子供給
層11はエピタキシヤル成長時にドープしておけば良い。
発明の効果 本発明に依れば、AlGaAs層とGaAs層とを隣接して形成
し、それ等層中にドナー不純物イオンを注入し、両物質
中に於けるイオンの活性化率の差、ドナー・レベルのエ
ネルギ差を利用し、GaAs層のみに充分なキヤリヤを発生
させ、GaAs層とAlGaAs層との間に段階的に変化するキヤ
リヤ分布を現出させることができるので、この技術を適
用してMESFET,HEMTなどの半導体装置を製造するとスイ
ツチング特性良好なものが得られる。
し、それ等層中にドナー不純物イオンを注入し、両物質
中に於けるイオンの活性化率の差、ドナー・レベルのエ
ネルギ差を利用し、GaAs層のみに充分なキヤリヤを発生
させ、GaAs層とAlGaAs層との間に段階的に変化するキヤ
リヤ分布を現出させることができるので、この技術を適
用してMESFET,HEMTなどの半導体装置を製造するとスイ
ツチング特性良好なものが得られる。
第１図はキヤリヤ分布を説明する線図、第２図は本発明
を実施した場合のキヤリヤを説明する線図、第３図及び
第４図は本発明を実施して得た半導体装置の要部断面図
である。 図に於いて、１は半絶縁性GaAs基板、２はパツフア層、
３はAlGaAs層、４はｎ型GaAs層、５はAlGaAs層、６はソ
ース電極、７はドレイン電極、８はゲート電極、９はノ
ン・ドープAlGaAs層、10はｎ型GaAsチヤネル層、11はｎ
型AlGaAs電子供給層である。
を実施した場合のキヤリヤを説明する線図、第３図及び
第４図は本発明を実施して得た半導体装置の要部断面図
である。 図に於いて、１は半絶縁性GaAs基板、２はパツフア層、
３はAlGaAs層、４はｎ型GaAs層、５はAlGaAs層、６はソ
ース電極、７はドレイン電極、８はゲート電極、９はノ
ン・ドープAlGaAs層、10はｎ型GaAsチヤネル層、11はｎ
型AlGaAs電子供給層である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/812 Ｈ０１Ｌ 21/265 Ｃ
Claims (1)
- 【請求項１】AlGaAs層とGaAs層とを隣接させて形成し、
次に、それ等の層中にドナー不純物イオンを注入し、次
に、GaAs層中のイオンが充分に活性化してAlGaAs層との
間のキヤリヤ濃度が階段的に変化する分布を現出させる
温度で熱処理する工程が含まれてなることを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3013982A JPH07111976B2 (ja) | 1982-02-26 | 1982-02-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3013982A JPH07111976B2 (ja) | 1982-02-26 | 1982-02-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58147172A JPS58147172A (ja) | 1983-09-01 |
| JPH07111976B2 true JPH07111976B2 (ja) | 1995-11-29 |
Family
ID=12295429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3013982A Expired - Lifetime JPH07111976B2 (ja) | 1982-02-26 | 1982-02-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07111976B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0763094B2 (ja) * | 1984-01-31 | 1995-07-05 | 富士通株式会社 | 半導体装置及びその製造方法 |
| JPS60263476A (ja) * | 1984-06-12 | 1985-12-26 | Sony Corp | 半導体装置の製法 |
| JP2668354B2 (ja) * | 1984-08-25 | 1997-10-27 | 富士通株式会社 | 電界効果型半導体装置 |
| JPS61131565A (ja) * | 1984-11-30 | 1986-06-19 | Fujitsu Ltd | 電界効果型半導体装置 |
| JPS61131564A (ja) * | 1984-11-30 | 1986-06-19 | Fujitsu Ltd | 電界効果型半導体装置 |
| JPS62209866A (ja) * | 1986-03-10 | 1987-09-16 | Nec Corp | 半導体装置 |
| JP2519212B2 (ja) * | 1986-08-01 | 1996-07-31 | 沖電気工業株式会社 | 半導体素子の製造方法 |
| JPS6337671A (ja) * | 1986-08-01 | 1988-02-18 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
-
1982
- 1982-02-26 JP JP3013982A patent/JPH07111976B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58147172A (ja) | 1983-09-01 |
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