JPS61131565A - 電界効果型半導体装置 - Google Patents
電界効果型半導体装置Info
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- JPS61131565A JPS61131565A JP25436984A JP25436984A JPS61131565A JP S61131565 A JPS61131565 A JP S61131565A JP 25436984 A JP25436984 A JP 25436984A JP 25436984 A JP25436984 A JP 25436984A JP S61131565 A JPS61131565 A JP S61131565A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
- H01L29/7785—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material with more than one donor layer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は二次元電子ガス利用素子に係）、特に高電子移
動度トランジスタ（Ｅｌ：ＭＴ）に関する。
動度トランジスタ（Ｅｌ：ＭＴ）に関する。
二次元電子ガス利用素子におりて、二次元電子濃度が十
分得難く、これを高める九めの研究が種々性なわれてい
る。
分得難く、これを高める九めの研究が種々性なわれてい
る。
第２図に従来の高電子移動度トランジスタの要部断面構
造を示す。
造を示す。
図において、１は中絶ｌ＆性σ６Ａ−基板、２は７ノ・
ドーグＧａＡｍバッフ１層、３は得型ＡＪＬＧａＡａ電
子供給層、４はソース電極、５はドレイン電極。
ドーグＧａＡｍバッフ１層、３は得型ＡＪＬＧａＡａ電
子供給層、４はソース電極、５はドレイン電極。
６は制御電極（ゲート電極）、１及び８は合金化領域、
９は電子蓄積（以下２ＤＥＧと呼ぶ）層をそれぞれ示し
ている。
９は電子蓄積（以下２ＤＥＧと呼ぶ）層をそれぞれ示し
ている。
図示のように１通常、この種電界効果型半導体装置では
、ソース電極４及びドレイ／電極５と２ＤＭσ層９との
オーミック・コンタクトをとるには％ ＦＩＬ ＡＪＩ
ＧａＡｓ電子供給層３を介してノン・ドーグＧａＡｍバ
ッフ７層２に生成される２ ＤＨｊＧ層９に違する合金
化領域ｌ及び８に依存している。
、ソース電極４及びドレイ／電極５と２ＤＭσ層９との
オーミック・コンタクトをとるには％ ＦＩＬ ＡＪＩ
ＧａＡｓ電子供給層３を介してノン・ドーグＧａＡｍバ
ッフ７層２に生成される２ ＤＨｊＧ層９に違する合金
化領域ｌ及び８に依存している。
上記のような通常のｓ −ＡＩＬ Ｇａ Ａｓ／Ｇａ
Ａｍシングル・ヘテロ構造におｉて、次のような問題が
ある。
Ａｍシングル・ヘテロ構造におｉて、次のような問題が
ある。
■２ ＤＥＧ濃度を増加させる方法は、電子供給層であ
るｎ−ＡｌＧａＡａの電子ａ＊ｔ−増加させれば良い。
るｎ−ＡｌＧａＡａの電子ａ＊ｔ−増加させれば良い。
しかしながら、ゲート直下を高濃度にすると、閾値電圧
（ｖｔｈ ）の制御が困難となるため、ｎ−ＡＪＬＧａ
Ａ−の電子濃度をらまシ上げることができず、したがっ
て２ ＤＩＧ濃度の増加には限度がある。
（ｖｔｈ ）の制御が困難となるため、ｎ−ＡＪＬＧａ
Ａ−の電子濃度をらまシ上げることができず、したがっ
て２ ＤＩＧ濃度の増加には限度がある。
■上記例のごとく、ソース・ドレイン・コンタクトは、
電子供給層である５−ＡＪｔＧａＡａ ｔ−介してノン
・ドープＧａＡｇの電子蓄積層にオーミック・メタルを
アロイして形成するが、この方法では電子蓄積層がノン
・ドープＧｓＡａであるため、オーＳ、り・コンタクト
は著しく悪い。
電子供給層である５−ＡＪｔＧａＡａ ｔ−介してノン
・ドープＧａＡｇの電子蓄積層にオーミック・メタルを
アロイして形成するが、この方法では電子蓄積層がノン
・ドープＧｓＡａであるため、オーＳ、り・コンタクト
は著しく悪い。
ｃ問題点を解決する念めの手段〕
本発明にお−てに、ダブル・ヘテＯｆｉ ＨＥＭＴ 構
造とし、さらに２ ＤＫＧ蓄積層及び電子供給層を均一
ドーピングする。
造とし、さらに２ ＤＫＧ蓄積層及び電子供給層を均一
ドーピングする。
よりＡ体的には、基板上に形成されたノ／・ドーグ化合
物半導体バッフ１層と、腋ノン・ドーグ化合物半導体バ
、７７層上に形成され、％臘不純物が比較的に高濃度に
ドーグされたワイド・ギヤ、グ化合物半導体電子供給層
と、該ワイド・ギヤ２ ・′化合物半導体電
子供給層）−に′成ｉｉｉ電“″ 蓄積層た
る％層化合物半導体層と、該％型化合物゛１
半導体層上に形成され九第２の電子供給層たるワイド
・ギャップ化合物半導体層を含み、前記電子蓄積層たる
旙型化合物半導体層とその上・下のワイド・ギャップ化
合物半導体電子供給層は均一にドープせしめた構造のＨ
Ｉ：ＭＴ槽構造提供する。
物半導体バッフ１層と、腋ノン・ドーグ化合物半導体バ
、７７層上に形成され、％臘不純物が比較的に高濃度に
ドーグされたワイド・ギヤ、グ化合物半導体電子供給層
と、該ワイド・ギヤ２ ・′化合物半導体電
子供給層）−に′成ｉｉｉ電“″ 蓄積層た
る％層化合物半導体層と、該％型化合物゛１
半導体層上に形成され九第２の電子供給層たるワイド
・ギャップ化合物半導体層を含み、前記電子蓄積層たる
旙型化合物半導体層とその上・下のワイド・ギャップ化
合物半導体電子供給層は均一にドープせしめた構造のＨ
Ｉ：ＭＴ槽構造提供する。
本発明構成によればＺ ＤＨｊＧ層に上・下の電子供給
層よシミ子が供給されるから、通常のシングル・ヘテｅ
Ｉ＃Ｉ造の場合に比べ２Ｄ１１Ｇ濃度が２倍程度となる
。
層よシミ子が供給されるから、通常のシングル・ヘテｅ
Ｉ＃Ｉ造の場合に比べ２Ｄ１１Ｇ濃度が２倍程度となる
。
ｉｆｔ、ダブル・ヘテロ構造を均一ドーピングにして−
るので濃度制御が容易でろり、成長の歩留）が向上する
。さらに、電子蓄積層がノ／・ドーグで６る従来例と比
べて、低抵抗なソース・ドレイン・コンタクトが実現す
る。
るので濃度制御が容易でろり、成長の歩留）が向上する
。さらに、電子蓄積層がノ／・ドーグで６る従来例と比
べて、低抵抗なソース・ドレイン・コンタクトが実現す
る。
本発明におｉてＦｉ、２ＤＩｊσ蓄積層をドーピングし
て鴨−ＧａＡｓ層にしてｉるので、２ＤＩσ移動度は多
少損なわれるが、むしろ、２ＤＩｊＧ濃度が２倍近くに
な）低抵抗チャネルが生ずること及びノース・ドレイン
・コンタクトが低抵抗に出来ることから、素子特性が向
上する。
て鴨−ＧａＡｓ層にしてｉるので、２ＤＩσ移動度は多
少損なわれるが、むしろ、２ＤＩｊＧ濃度が２倍近くに
な）低抵抗チャネルが生ずること及びノース・ドレイン
・コンタクトが低抵抗に出来ることから、素子特性が向
上する。
第１図に本発明の一実施例のＨＥＭＴの要部断面徘造を
示す。図にお―て、半絶縁性ＧａＡｍ基板１１上に以下
の層が順にＭＩＩＭ （分子線エピタキシャル）法によ
り連続成長される。
示す。図にお―て、半絶縁性ＧａＡｍ基板１１上に以下
の層が順にＭＩＩＭ （分子線エピタキシャル）法によ
り連続成長される。
）７ドープＧａＡａ １２ ； 膜厚１ｍａ５ｓ惰ノ
ンドープＵＧａＡａ ２１ ； 膜厚ｇｚα１μ鴨Ｎ
−ＵＧａＡａ ２０ ； 膜厚ｔ−”２００λ
＋ Ｎｏ＝５Ｘ １ Ｇ” ａｖｍ−’ｎ−ＧａＡａ
１９； 膜厚を履１００１． Ｎ０ｇ５Ｘ１が
’ａｉ’Ｎ−ＡＩＬＧａＡａ １８ ； 膜厚ｔ−
１２Ｇｏ ！ ＪＶＤ＝５Ｘ１０”〆１なお、１４はソ
ース電極、１５はドレイ／電極であり、これらは従来の
第２図のソース・ドレイン４．５と同様にアロイで形成
されるが、従来と異なり本発明では２ ＤＩＧ蓄積層の
％−ＧｓＡｇ１９がドーグされているため低抵抗なコン
タクトが可能になる。
ンドープＵＧａＡａ ２１ ； 膜厚ｇｚα１μ鴨Ｎ
−ＵＧａＡａ ２０ ； 膜厚ｔ−”２００λ
＋ Ｎｏ＝５Ｘ １ Ｇ” ａｖｍ−’ｎ−ＧａＡａ
１９； 膜厚を履１００１． Ｎ０ｇ５Ｘ１が
’ａｉ’Ｎ−ＡＩＬＧａＡａ １８ ； 膜厚ｔ−
１２Ｇｏ ！ ＪＶＤ＝５Ｘ１０”〆１なお、１４はソ
ース電極、１５はドレイ／電極であり、これらは従来の
第２図のソース・ドレイン４．５と同様にアロイで形成
されるが、従来と異なり本発明では２ ＤＩＧ蓄積層の
％−ＧｓＡｇ１９がドーグされているため低抵抗なコン
タクトが可能になる。
１６はゲート電極でらるが、本実施例におりては、１８
、１９．２０の各層を均一ドーピングで５Ｘ１０”需−
５の不純物濃度にしてい石ので、ゲート直下のＮ−ＡＪ
ｔＧａＡｇ層１８の不！４＃Ｉ濃度＃Ｄ ＝ ５ Ｘ
１０” ｅｍ−’で６９、従来のＮ−ＡＪｌ＝ＧａＡａ
層のＩ Ｘ １ Ｇ” ｅｔｎ−ｓ程度より低濃度にで
きるから、閾値電圧の制御が容易となシ歩留シ、が向上
する。
、１９．２０の各層を均一ドーピングで５Ｘ１０”需−
５の不純物濃度にしてい石ので、ゲート直下のＮ−ＡＪ
ｔＧａＡｇ層１８の不！４＃Ｉ濃度＃Ｄ ＝ ５ Ｘ
１０” ｅｍ−’で６９、従来のＮ−ＡＪｌ＝ＧａＡａ
層のＩ Ｘ １ Ｇ” ｅｔｎ−ｓ程度より低濃度にで
きるから、閾値電圧の制御が容易となシ歩留シ、が向上
する。
Ｚ ＤＩＧ層が形成される％−ＧａＡｍ １９は膜厚が
１００！穆度と薄く形成されて−るので、第１図右のバ
ンド図・に示すように、上・下のキャリア供給層から供
給されるＺ ＤＥｄ層は重なって一体になって−る。し
たがって、２Ｄ１：σ濃度ははぼ従来の２倍となる。本
発明にお埴て、悴−ＧａＡａ１９の厚さはこのような作
用効果を得ろために十分薄く数百１以下に形成する必要
が６る。
１００！穆度と薄く形成されて−るので、第１図右のバ
ンド図・に示すように、上・下のキャリア供給層から供
給されるＺ ＤＥｄ層は重なって一体になって−る。し
たがって、２Ｄ１：σ濃度ははぼ従来の２倍となる。本
発明にお埴て、悴−ＧａＡａ１９の厚さはこのような作
用効果を得ろために十分薄く数百１以下に形成する必要
が６る。
本発明によれば、ダブル・ヘテロＷＩＨ１１ＭＴ構造と
し、さらに２ Ｊ）ＩＧ蓄積層及び電子供給層を均一ド
ーピングすることにより次のような効果が得られる。
し、さらに２ Ｊ）ＩＧ蓄積層及び電子供給層を均一ド
ーピングすることにより次のような効果が得られる。
■２ＤＥＧ蓄積層及び電子供給層を均一ドーピングして
−るので、成長時の濃度制御が容易で６３１、成長の歩
留夛が向上す名。
−るので、成長時の濃度制御が容易で６３１、成長の歩
留夛が向上す名。
■ダブル・ヘテロ構造にすることによｐ、通常のジノグ
ル・ヘテロ構造に比べ２ＤＥＧ濃度が２倍程度となり、
低チャネル抵抗となり、また蓄積層がドーグされている
ので低抵抗ソース・ドレイン・コンタクトが実現する。
ル・ヘテロ構造に比べ２ＤＥＧ濃度が２倍程度となり、
低チャネル抵抗となり、また蓄積層がドーグされている
ので低抵抗ソース・ドレイン・コンタクトが実現する。
それらの結果素子特性が向上する。
■２ＤＫＧ蓄積層及び電子供給層を均一ドーピングし、
ダブル・ヘテロ構造とすることによシ、ゲート直下のＮ
−Ａ１Ｇａ Ａｍ層の不純物濃度を従来よシ低減でき
る（■におりて２ＤＥＧ濃度が大きくできるため）ので
、閾値のコントロールが容易となる。
ダブル・ヘテロ構造とすることによシ、ゲート直下のＮ
−Ａ１Ｇａ Ａｍ層の不純物濃度を従来よシ低減でき
る（■におりて２ＤＥＧ濃度が大きくできるため）ので
、閾値のコントロールが容易となる。
、第１図は本発明の一実施例の要部断面図、第２図は従
来のＨＥＭＴの断面図。 １１・・・半絶縁性ＧａＡ虐基板 基板−・・ノンドープＧａＡａ １４・・・ソース電極 １５・・・ドレイン電極 １６・・・ゲート電極 ＋ ８− Ｎ −Ａｎ Ｇ３Ａｍ １９−５−ＧａＡａ
来のＨＥＭＴの断面図。 １１・・・半絶縁性ＧａＡ虐基板 基板−・・ノンドープＧａＡａ １４・・・ソース電極 １５・・・ドレイン電極 １６・・・ゲート電極 ＋ ８− Ｎ −Ａｎ Ｇ３Ａｍ １９−５−ＧａＡａ
Claims (1)
- 電子蓄積層が形成されるｎ型化合物半導体層と、該ｎ
型化合物半導体層の上面及び下面に隣接してそれぞれ配
設されている前記ｎ型化合物半導体よりワイドギャツプ
な化合物半導体電子供給層とを備え、前記ｎ型化合物半
導体層とワイドギャップな化合物半導体層とは均一にド
ープされていることを特徴とする電界効果型半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25436984A JPS61131565A (ja) | 1984-11-30 | 1984-11-30 | 電界効果型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25436984A JPS61131565A (ja) | 1984-11-30 | 1984-11-30 | 電界効果型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61131565A true JPS61131565A (ja) | 1986-06-19 |
Family
ID=17264030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25436984A Pending JPS61131565A (ja) | 1984-11-30 | 1984-11-30 | 電界効果型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61131565A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS637668A (ja) * | 1986-06-28 | 1988-01-13 | Oki Electric Ind Co Ltd | 半導体素子 |
| JPS6337671A (ja) * | 1986-08-01 | 1988-02-18 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPS6337670A (ja) * | 1986-08-01 | 1988-02-18 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPS6372168A (ja) * | 1986-09-16 | 1988-04-01 | Agency Of Ind Science & Technol | 逆構造高移動度トランジスタ |
| EP0323220A2 (en) * | 1987-12-25 | 1989-07-05 | Mitsubishi Kasei Corporation | Hetero junction field effect transistor device |
| JPH01173760A (ja) * | 1987-12-28 | 1989-07-10 | Matsushita Electric Ind Co Ltd | ヘテロ接合電界効果トランジスタ |
| US5430310A (en) * | 1991-03-28 | 1995-07-04 | Asahi Kasei Kogyo Kabushiki Kaisha | Field effect transistor |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5776879A (en) * | 1980-10-31 | 1982-05-14 | Hitachi Ltd | Semiconductor device |
| JPS5840855A (ja) * | 1981-09-04 | 1983-03-09 | Hitachi Ltd | 半導体記憶素子 |
| JPS58147172A (ja) * | 1982-02-26 | 1983-09-01 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1984
- 1984-11-30 JP JP25436984A patent/JPS61131565A/ja active Pending
Patent Citations (3)
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| EP0323220A2 (en) * | 1987-12-25 | 1989-07-05 | Mitsubishi Kasei Corporation | Hetero junction field effect transistor device |
| JPH01173760A (ja) * | 1987-12-28 | 1989-07-10 | Matsushita Electric Ind Co Ltd | ヘテロ接合電界効果トランジスタ |
| US5430310A (en) * | 1991-03-28 | 1995-07-04 | Asahi Kasei Kogyo Kabushiki Kaisha | Field effect transistor |
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