JPS6337671A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JPS6337671A JPS6337671A JP18009486A JP18009486A JPS6337671A JP S6337671 A JPS6337671 A JP S6337671A JP 18009486 A JP18009486 A JP 18009486A JP 18009486 A JP18009486 A JP 18009486A JP S6337671 A JPS6337671 A JP S6337671A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- compound semiconductor
- electron affinity
- gate electrode
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 150000001875 compounds Chemical class 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 239000012535 impurity Substances 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 claims description 6
- 238000005468 ion implantation Methods 0.000 abstract description 9
- 230000004888 barrier function Effects 0.000 abstract description 5
- 230000004913 activation Effects 0.000 abstract description 3
- 239000000969 carrier Substances 0.000 abstract description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 229910052681 coesite Inorganic materials 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- PEDCQBHIVMGVHV-UHFFFAOYSA-N Glycerine Chemical compound OCC(O)CO PEDCQBHIVMGVHV-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体素子の製造方法に関し、特に化合物半導
体の電界効果トランゾスタ（以下ＦＥＴという）の製造
方法に関するものである。
体の電界効果トランゾスタ（以下ＦＥＴという）の製造
方法に関するものである。
（従来の技術）
従来のＦＥＴの製造方法に関しては、文献プロシーディ
ング・オブ・ザΦアイ・イー・イー・イー・ガリウム・
アルセナイド・インチグレイテッドサーキット・シンポ
ジウム（ＰＲＯＣＥＥＤＩＮＧＳ ＯＦ ＴＨＥＩＥＥ
Ｅ ＧＡＬＬＩＵＭ ＡＲ８ＥＮＩＤＥ ＩＮＴＥＧＲ
ＡＴＥＤ ＣＩＲＣＵＩＴＳＹＭＰＯ８ＩＵＭ −Ｇａ
ＡｓＩＣ） 、 １９８３年１０月、 ｐ、ｐ、１３４
−１３７に記載されている。この文献にも述べられてい
るように、一般にＦＥＴは半絶縁性ＧａＡｓ基板にＳｉ
をイオン注入することによりチャンネル層となるｎ層を
形成する。その後Ｗ−Ａｔを全面にスパッタで積層する
。その上にダート電極の形状にリフトオフ法によりＴ
ｌ／Ｎ ｉを形成する。Ｔ ｉ／Ｎ ｉをマスクとし、
Ｗ−ＡｔをＲＩＥ （反応性イオンエツチング）により
加工しゲート電極と形成する。Ｗ−Ａｔ及びＴ ｌ／’
Ｎ ｉをマスクとしＳｉをイオン注入することによりソ
ース・ドレイン領域となるｎ層を形成する。
ング・オブ・ザΦアイ・イー・イー・イー・ガリウム・
アルセナイド・インチグレイテッドサーキット・シンポ
ジウム（ＰＲＯＣＥＥＤＩＮＧＳ ＯＦ ＴＨＥＩＥＥ
Ｅ ＧＡＬＬＩＵＭ ＡＲ８ＥＮＩＤＥ ＩＮＴＥＧＲ
ＡＴＥＤ ＣＩＲＣＵＩＴＳＹＭＰＯ８ＩＵＭ −Ｇａ
ＡｓＩＣ） 、 １９８３年１０月、 ｐ、ｐ、１３４
−１３７に記載されている。この文献にも述べられてい
るように、一般にＦＥＴは半絶縁性ＧａＡｓ基板にＳｉ
をイオン注入することによりチャンネル層となるｎ層を
形成する。その後Ｗ−Ａｔを全面にスパッタで積層する
。その上にダート電極の形状にリフトオフ法によりＴ
ｌ／Ｎ ｉを形成する。Ｔ ｉ／Ｎ ｉをマスクとし、
Ｗ−ＡｔをＲＩＥ （反応性イオンエツチング）により
加工しゲート電極と形成する。Ｗ−Ａｔ及びＴ ｌ／’
Ｎ ｉをマスクとしＳｉをイオン注入することによりソ
ース・ドレイン領域となるｎ層を形成する。
Ｔ ｉ／Ｎ ｉを除去し、ＳｉＯ２を全面に被着し、ア
ニールによりイオン注入したｎ層及びｎ層のＳｉの活性
化を行なう。ＳｉＯ２を除去し、ｎ層層にＡｕＧｅ／Ｎ
ｉ／Ａｕによりソース電極及びドレイン電極を形成す
るものである。
ニールによりイオン注入したｎ層及びｎ層のＳｉの活性
化を行なう。ＳｉＯ２を除去し、ｎ層層にＡｕＧｅ／Ｎ
ｉ／Ａｕによりソース電極及びドレイン電極を形成す
るものである。
従来の技術によると、ｎ層（チャンネル層）は、イオン
注入法により形成されるため、均一性再現性よく形成す
ることが出来た。そのため、ＦＥＴの閾値電圧の均一性
、再現性はすぐれていた。
注入法により形成されるため、均一性再現性よく形成す
ることが出来た。そのため、ＦＥＴの閾値電圧の均一性
、再現性はすぐれていた。
（発明が解決しようとする問題点）
このように、従来のＦＥＴではダート電極下のチャンネ
ル層はイオン注入により形成しており、相互コンダクタ
ンスを増大させ、またショートチャンネル効果を軽減さ
せるために、チャンネル層形成のためのイオン注入の注
入エネルギーを下げることによりこのチャンネル層を浅
く形成することが行なわれていた。
ル層はイオン注入により形成しており、相互コンダクタ
ンスを増大させ、またショートチャンネル効果を軽減さ
せるために、チャンネル層形成のためのイオン注入の注
入エネルギーを下げることによりこのチャンネル層を浅
く形成することが行なわれていた。
しかしながらイオン注入による深さ方向のキャリアー分
布は一義的に決まっており注入エネルギーを下げると相
互コンダクタンスは増すが、ソースケ９−ト電極間の容
量も増加し、高速動作では満足できるものではなかった
。さらに、ＧａＡｓ ＦＥＴによる論理回路においては
、論理振幅が、ショットキー障壁のビルトインポテンシ
ャルで決まっており、小さく、ノイズマージンが小さく
なる。あるいは閾値電圧の許容範囲が狭いなどの問題が
あった。
布は一義的に決まっており注入エネルギーを下げると相
互コンダクタンスは増すが、ソースケ９−ト電極間の容
量も増加し、高速動作では満足できるものではなかった
。さらに、ＧａＡｓ ＦＥＴによる論理回路においては
、論理振幅が、ショットキー障壁のビルトインポテンシ
ャルで決まっており、小さく、ノイズマージンが小さく
なる。あるいは閾値電圧の許容範囲が狭いなどの問題が
あった。
本発明は、以上述べた、ソースゲート電極間容量が大き
い事、及び論理回路において論理振幅が小さいという問
題点を除去し、高速動作をし、又閾値電圧の許容範囲が
大きいＦＥＴを提供することを目的とする。
い事、及び論理回路において論理振幅が小さいという問
題点を除去し、高速動作をし、又閾値電圧の許容範囲が
大きいＦＥＴを提供することを目的とする。
（問題点を解決するための手段）
本発明は前記問題点を解決するために、化合物半導体の
基体上に直接あるいは化合物半導体のバッファ層を介し
て下層に比べて小さな電子親和力を有する化合物半導体
層をエピタキシャル成長させ、この基体の表面からドナ
ーとなる不純物原子をイオン注入することによりチャン
ネル層を形成し、このチャンネル層上にこのチャンネル
層を流れる電子の濃度を制御する制御電極を形成するも
のである。
基体上に直接あるいは化合物半導体のバッファ層を介し
て下層に比べて小さな電子親和力を有する化合物半導体
層をエピタキシャル成長させ、この基体の表面からドナ
ーとなる不純物原子をイオン注入することによりチャン
ネル層を形成し、このチャンネル層上にこのチャンネル
層を流れる電子の濃度を制御する制御電極を形成するも
のである。
（作用）
本発明によれば、以上のように化合物半導体の基体上に
直接あるいは化合物半導体のバッファ層を介して、下層
に比べて大きな電子親和力を有する異種の化合物半導体
層をエピタキシャル成長させ、この基体の表面からドナ
ーとなる不純物原子をイオン注入することによりチャン
ネル層を形成しているので、この小さな電子親和力を有
する異種の化合物半導体層に注入された不純物原子は基
体あるいはバッファ層に注入された不純物原子に比べ活
性化率が低いため、ケ゛−ト電極近傍のキャリア濃度が
減少し、ゲート・ソース電極間容量を低減させることが
できる。さらに、この小さな電子親和力を有する異種の
化合物半導体層上に制御電極を形成しているのでショッ
トキー障壁のビルトインポテンシャルが大きくなる。
直接あるいは化合物半導体のバッファ層を介して、下層
に比べて大きな電子親和力を有する異種の化合物半導体
層をエピタキシャル成長させ、この基体の表面からドナ
ーとなる不純物原子をイオン注入することによりチャン
ネル層を形成しているので、この小さな電子親和力を有
する異種の化合物半導体層に注入された不純物原子は基
体あるいはバッファ層に注入された不純物原子に比べ活
性化率が低いため、ケ゛−ト電極近傍のキャリア濃度が
減少し、ゲート・ソース電極間容量を低減させることが
できる。さらに、この小さな電子親和力を有する異種の
化合物半導体層上に制御電極を形成しているのでショッ
トキー障壁のビルトインポテンシャルが大きくなる。
（実施ツリ）
第１図（ａ）〜（ｃ）は本発明の詳細な説明するための
半導体素子の断面図であり、以下図面に沿って説明する
。
半導体素子の断面図であり、以下図面に沿って説明する
。
まず、第１図（ａ）に示すように、半絶縁性ＧａＡｓ基
板１の上に、分子線エピタキシャル成長法によす、バッ
ファ層としてノンドー７’ ＧａＡｓ ２ ｆ １μｍ
厚さに、ノンドープＡｔＯ，３Ｇａ Ｏ，７Ａｓ ３を
１５０Ｘ厚さに連続して成長を行なう。
板１の上に、分子線エピタキシャル成長法によす、バッ
ファ層としてノンドー７’ ＧａＡｓ ２ ｆ １μｍ
厚さに、ノンドープＡｔＯ，３Ｇａ Ｏ，７Ａｓ ３を
１５０Ｘ厚さに連続して成長を行なう。
次に、第１図（ｂ）に示すように、表面からＳｉを注入
エネルギー３０ｋＶ、ドーズ量２．６Ｘ１０ ｃｔｎ
の条件でイオン注入することによりチャンネル層とな
る１層４を形成し、この上にＷ−Ａｔを全面にスパッタ
法により積層し、この上にダート電極形状てリフトオフ
法によりＴｉ７’Ｎｉ ５を形成し、Ｔｉ／Ｎｉ ５を
マスクとしてＲＩＥにより Ｗ−Ａｔを選択除去するこ
とによりＷ−Ａｔのデート電極６を形成する。次にこの
Ｔｉ７’Ｎｉ ５及びｆ−）電極６をマスクとしてＳｉ
ｉ注入エネルギー１００ｋＶ、 ドーズ量１．５Ｘ１
０αの条件でイオン注入することによりソース・ドレイ
ン領域となる１層７を形成する。
エネルギー３０ｋＶ、ドーズ量２．６Ｘ１０ ｃｔｎ
の条件でイオン注入することによりチャンネル層とな
る１層４を形成し、この上にＷ−Ａｔを全面にスパッタ
法により積層し、この上にダート電極形状てリフトオフ
法によりＴｉ７’Ｎｉ ５を形成し、Ｔｉ／Ｎｉ ５を
マスクとしてＲＩＥにより Ｗ−Ａｔを選択除去するこ
とによりＷ−Ａｔのデート電極６を形成する。次にこの
Ｔｉ７’Ｎｉ ５及びｆ−）電極６をマスクとしてＳｉ
ｉ注入エネルギー１００ｋＶ、 ドーズ量１．５Ｘ１
０αの条件でイオン注入することによりソース・ドレイ
ン領域となる１層７を形成する。
次に、Ｔｉ、／Ｎｉ ５を除去しＳｉＯ２を全面に被着
して８００℃の温度で２０分間アニールすることにより
１層４及び１層７のＳｉの活性化を行ない、このＳｉＯ
□を除去した後、第１図（Ｃ）に示すように、１層７上
にＡｕＧｅ／Ｎ ｉ／Ａｕによりソース１禅８及びドレ
イン電極９を形成するものである。
して８００℃の温度で２０分間アニールすることにより
１層４及び１層７のＳｉの活性化を行ない、このＳｉＯ
□を除去した後、第１図（Ｃ）に示すように、１層７上
にＡｕＧｅ／Ｎ ｉ／Ａｕによりソース１禅８及びドレ
イン電極９を形成するものである。
ここで表面のＡｔＧ ａＡ ｓ層の厚さは、ｎ層の厚み
に比べ十分に小さくしているので、ＦＥＴの閾値電圧は
従来のＦＥＴと比べ大きくずれることはない。
に比べ十分に小さくしているので、ＦＥＴの閾値電圧は
従来のＦＥＴと比べ大きくずれることはない。
尚、本発明の実施例では、基板として及びエピタキシャ
ル成長層としてＧａＡｓ系化合物半導体を用いた場合に
ついて述べたが、基板とエピタキシャル成長層とは異な
る電子親和力を有し且つ格子定数の近い他の化合物半導
体を用いることもできる。
ル成長層としてＧａＡｓ系化合物半導体を用いた場合に
ついて述べたが、基板とエピタキシャル成長層とは異な
る電子親和力を有し且つ格子定数の近い他の化合物半導
体を用いることもできる。
又、ノンドーグＧａＡｓ ２を設けずに基板１上に直接
、ノンドー７’ ＡｔＯ，３Ｇａ Ｏ，７Ａｓ ３を成
長させてもよい。
、ノンドー７’ ＡｔＯ，３Ｇａ Ｏ，７Ａｓ ３を成
長させてもよい。
実施例で述べたＦＥＴを用い、ＤＣＦＣインバータ２１
段によるリングオシレーターの試作を行なった。
段によるリングオシレーターの試作を行なった。
ダート長は１μｍ１ ケ０−ト幅は１０μｍとしてい
る。
る。
第２図にリングオシレータの１段車たりの、遅延時間と
消費電力の関係を示した。図中に従来方法で作製したＦ
ＥＴによる結果も示した。明らかに本発明の実施例によ
るＦＥＴは従来のＦＥＴに比べ、高速動作が可能なこと
が確認された。
消費電力の関係を示した。図中に従来方法で作製したＦ
ＥＴによる結果も示した。明らかに本発明の実施例によ
るＦＥＴは従来のＦＥＴに比べ、高速動作が可能なこと
が確認された。
第３図に本発明実施例にょるＦＥＴおよび従来方法で作
製したＦＥＴのショットキー障壁をなすケ°−ト電極の
順方向電流−電圧（Ｉ−Ｖ）特性を示す。
製したＦＥＴのショットキー障壁をなすケ°−ト電極の
順方向電流−電圧（Ｉ−Ｖ）特性を示す。
実施例によるＦＥＴ０順方向のビルトインポテンシャル
は、従来のＦＥＴによる０、 ６ Ｖに比べ１． ＯＶ
と高くなっている。
は、従来のＦＥＴによる０、 ６ Ｖに比べ１． ＯＶ
と高くなっている。
以上詳細に説明したように本発明の実施例によればイオ
ン注入でチャンネル層を形成するＦＥＴにおいて、表面
に薄いＡｔＧａＡｓを設けたためダートソース電極間の
容量を小さくシ、高速動作が可能となる。又ＡｔＧａＡ
ｓとケ０−ト電極とのビルドインポテンシャルが大きい
ためＤＣＦＬ回路での論理振巾の増大が可能となる。又
、ダートソース電極間容量が低減されるので、高周波の
素子への応用も可能である。
ン注入でチャンネル層を形成するＦＥＴにおいて、表面
に薄いＡｔＧａＡｓを設けたためダートソース電極間の
容量を小さくシ、高速動作が可能となる。又ＡｔＧａＡ
ｓとケ０−ト電極とのビルドインポテンシャルが大きい
ためＤＣＦＬ回路での論理振巾の増大が可能となる。又
、ダートソース電極間容量が低減されるので、高周波の
素子への応用も可能である。
（発明の効果）
以上詳細に説明したように本発明によれば、イオン注入
によりチャンネル層を形成するＦＥＴにおいて、表面に
下層に比べて電子親和力が小さく且つ格子定数の近い化
合物半導体層を設けているので、ダート・ソース電極間
容量を小さくでき、高速動作が可能となる。さらにショ
ットキー障壁をなすケ９−ト電極とこの化合物半導体層
とのビルトインポテンシャルを増大でき、閾値電圧の許
容範囲が大きい（ノイズマージンが大きい） ＦＥＴを
得ることができる。
によりチャンネル層を形成するＦＥＴにおいて、表面に
下層に比べて電子親和力が小さく且つ格子定数の近い化
合物半導体層を設けているので、ダート・ソース電極間
容量を小さくでき、高速動作が可能となる。さらにショ
ットキー障壁をなすケ９−ト電極とこの化合物半導体層
とのビルトインポテンシャルを増大でき、閾値電圧の許
容範囲が大きい（ノイズマージンが大きい） ＦＥＴを
得ることができる。
第１図（、）〜（ｃ）は本発明の詳細な説明するための
半導体素子の断面図であり、第２図は２１段リングオシ
レータの１段車たシの遅延時間と消費電力との関係を示
す図であり、第３図はＦＥＴの順方向電流−電圧特性を
示す図である。 特許出願人 沖電気工業株式会社 大炭イ月を占え明する八めの半専体系Ｊｄ代面図第１図 （大辰例） （従来例） ブ、−ト電丘（Ｖ） ＦＥＴの用喫刀ｍｌ −Ｖ オ丹７１１ミ第３図 １ 事件の表示 昭和６１年 特 許 願第１８００９４号２ 発明の
名称 半導体素子の製造方法 ３、補正をする者 事件との関係 特 許 出 願 人任 所
（〒１０５） 東京都港区虎ノ門１丁目７番１２号住
所（〒１０５） 東京都港区虎ノ門１丁目７番１２
号Ｌ；、 ；＋Ｉｉ工。内容 ８１１ ｉｔ。より
−′６補正の内容 （１１明細書第５頁第６行目から第１０行目に「この小
さな電子親和力を・・・キャリア濃度が減少し、」とあ
るのを 「活性化して生じたキャリアーは、すべて電子親和力の
大きな半導体側にたまり、」と補正する。 （２） 同書第６頁第２行目及び第７頁第１１行目に
ｒ ＡｔＯ，３Ｇａ０．７Ａｓ Ｊとあるのをｒ Ａｔ
ｏ、３Ｇａ □、７Ａ９ 」と補正する。
半導体素子の断面図であり、第２図は２１段リングオシ
レータの１段車たシの遅延時間と消費電力との関係を示
す図であり、第３図はＦＥＴの順方向電流−電圧特性を
示す図である。 特許出願人 沖電気工業株式会社 大炭イ月を占え明する八めの半専体系Ｊｄ代面図第１図 （大辰例） （従来例） ブ、−ト電丘（Ｖ） ＦＥＴの用喫刀ｍｌ −Ｖ オ丹７１１ミ第３図 １ 事件の表示 昭和６１年 特 許 願第１８００９４号２ 発明の
名称 半導体素子の製造方法 ３、補正をする者 事件との関係 特 許 出 願 人任 所
（〒１０５） 東京都港区虎ノ門１丁目７番１２号住
所（〒１０５） 東京都港区虎ノ門１丁目７番１２
号Ｌ；、 ；＋Ｉｉ工。内容 ８１１ ｉｔ。より
−′６補正の内容 （１１明細書第５頁第６行目から第１０行目に「この小
さな電子親和力を・・・キャリア濃度が減少し、」とあ
るのを 「活性化して生じたキャリアーは、すべて電子親和力の
大きな半導体側にたまり、」と補正する。 （２） 同書第６頁第２行目及び第７頁第１１行目に
ｒ ＡｔＯ，３Ｇａ０．７Ａｓ Ｊとあるのをｒ Ａｔ
ｏ、３Ｇａ □、７Ａ９ 」と補正する。
Claims (1)
- 【特許請求の範囲】 化合物半導体の基体上に直接あるいは化合物半導体のバ
ッファ層を介して下層に比べて小さな電子親和力を有す
る化合物半導体層をエピタキシャル成長させる工程と、 該基体の表面よりドナーとなる不純物原子をイオン注入
することによりチャンネル層を形成する工程と、 該チャンネル層上に制御電極を形成する工程とを少なく
とも備えてなることを特徴とする半導体素子の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18009486A JPS6337671A (ja) | 1986-08-01 | 1986-08-01 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18009486A JPS6337671A (ja) | 1986-08-01 | 1986-08-01 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6337671A true JPS6337671A (ja) | 1988-02-18 |
Family
ID=16077330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18009486A Pending JPS6337671A (ja) | 1986-08-01 | 1986-08-01 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6337671A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0282330U (ja) * | 1988-12-14 | 1990-06-26 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58147172A (ja) * | 1982-02-26 | 1983-09-01 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS61131565A (ja) * | 1984-11-30 | 1986-06-19 | Fujitsu Ltd | 電界効果型半導体装置 |
-
1986
- 1986-08-01 JP JP18009486A patent/JPS6337671A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58147172A (ja) * | 1982-02-26 | 1983-09-01 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS61131565A (ja) * | 1984-11-30 | 1986-06-19 | Fujitsu Ltd | 電界効果型半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0282330U (ja) * | 1988-12-14 | 1990-06-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4916498A (en) | High electron mobility power transistor | |
| US4452646A (en) | Method of making planar III-V compound device by ion implantation | |
| KR920003799B1 (ko) | 반도체 장치 | |
| US4603469A (en) | Fabrication of complementary modulation-doped filed effect transistors | |
| JPH0324782B2 (ja) | ||
| JPH0817186B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPS6356710B2 (ja) | ||
| JPS6337671A (ja) | 半導体素子の製造方法 | |
| JPH07111976B2 (ja) | 半導体装置の製造方法 | |
| US5107314A (en) | Gallium antimonide field-effect transistor | |
| JPH0212927A (ja) | Ｍｅｓ ｆｅｔの製造方法 | |
| JPS61248570A (ja) | Ｍｅｓｆｅｔ装置およびその製造方法 | |
| JPS6228586B2 (ja) | ||
| JPH02134828A (ja) | ショットキー障壁接合ゲート型電界効果トランジスタの製造方法 | |
| US4837175A (en) | Making a buried channel FET with lateral growth over amorphous region | |
| JPS6357946B2 (ja) | ||
| JPS60140875A (ja) | 半導体装置 | |
| JP3201447B2 (ja) | 半導体回路装置およびその製造方法 | |
| JPH0439775B2 (ja) | ||
| JP2508173B2 (ja) | 半導体装置の製造方法 | |
| JPH03280552A (ja) | 電界効果トランジスタの製造方法 | |
| JPS6143443A (ja) | 半導体装置の製造方法 | |
| JPS63188972A (ja) | 電界効果トランジスタ | |
| JP3095439B2 (ja) | 半導体装置の製造方法 | |
| JPS60234374A (ja) | 半導体装置の製造方法 |