KR940011481B1 - 전계효과 트랜지스터 - Google Patents
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Abstract
내용 없음.
Description
제1(a)도 내지 제1(d)도는 본 발명의 각종 유형을 도시한 도면.
제2(a)도 및 제2(b)도는 본 발명에 의한 제1실시예인 전계효과 트랜지스터의 구조를 도시한 도면.
제3(a)도 내지 제3(d)도는 본 발명 및 종래예의 전계효과 트랜지스터의 채널근방에서 밴드갭다이어그램을 도시한 도면.
제4(a)도 및 제4(f)도는 제2(a)도에 도시한 전계효과 트랜지스터의 각 제조 공정에 있어서의 각각의 단면구조를 도시한 도면.
제5(a)도 및 제5(b)도는 본 발명에 의한 제2실시예인 전계효과 트랜지스터의 구조를 도시한 도면.
제6(a)도 내지 제6(c)도는 본 발명 및 종래예의 전계효과 트랜지스터의 채널근방에서의 밴드갭다이어그램을 도시한 도면.
제7(a)도 내지 제7(c)도는 제5(a)도에 도시한 전계효과 트랜지스터의 제조공정의 전반부에 있어서의 각각의 단면구조를 도시한 도면.
제8(a)도 내지 제8(c)도는 제5(a)도에 도시한 전계효과 트랜지스터의 제조공정의 후반부에 있어서의 각각의 단면구조를 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
1, 11 : GaAs기판 2, 12 : 도우핑안한 GaAs층
3, 13 : GaInAs버퍼층 4 : 도우핑안한 GaInAs층
5, 14 : 플레이너도우프층 6 : 도우핑안한 GaInAs층
7, 15 : GaInAs캡층 8, 16 : 도우핑안한 GaAs층
9, 17 : 게이트 전극 10, 18 : 소오스 및 드레인전극
본 발명은 전계효과 트랜지스터에 관한 것으로서, 특히 GaAs계의 화합물 반도체로 이루어진 전계효과 트랜지스터에 관한 것이다.
GaAs 전계효과 트랜지스터(이하, 간단히 FET라 칭함)는 그의 캐리어의 이동도 및 포화속도가 높기 때문에 고주파소자로서 실용화하기 위한 각종의 연구개발이 진행되어왔다.
이와 같은 소자를 보다 고주파에서 사용하기 위해서는, 소자를 더욱 미세화하거나 채널층의 두께를 보다 적게하므로써 전달콘덕턴스(gm)를 증대함과 동시에, 게이트·소오스내전압 및 전류구동능력을 향상시키는 것이 필요하며, 이것에 대해서 각종의 연구가 진행되어 발표되고 있다.
예를 들면, 일본국 특허공개 제166081/1986호 및 제276270/1986호에는, 플레이너도우프(planar dope) 기술을 이용해서 이온화된 도우너가 존재하는 플레이너 도우프층이 형성된 채널을 가지는 FET가 개시되어 있다. 또, 일본국 특허공개 제82677/1989호 공보에는, 2개의 플레이너 도우프층을 전자의 평균자유행정내에 형성한 채널층의 한 유형이 개시되어 있다. GaInAs가 GaAs에 비해서 전자이동도 및 포화속도가 높은점에 착안해서, 그 효과를 목표로하는 예로서는, 일본국 특허공개 제272080/1988호, 제2371/1989호 및 제57677/1989호 공보에 개시되어 있다. 또, 일본국 특허공개 제90861/1988호 공보에는 Si의 도우핑효율등이 높은 점에 주목해서 구성한 것이 개시되어 있다. 또한, GaAs상에 밴드갭이 보다 작은 GaInAs를 형성하면, 캐리어의 GaAs 버퍼층으로의 침투를 억제할 수 있다는 것이 공지되어 있다.
그러나, 상기 종래 기술의 어느것에 있어서도, 충분히 만족할 만한 특성을 가진 전계효과 트랜지스터를 실현할 수 없었다. 즉, 플레이너 도우프 기술을 이용한 종래 기술에서는, 큰 가전자대를 가지는 반도체층 사이에 플레이너 도우프층이 형성되므로, 캐리어의 감금을 충분하게 수행할 수 없었다. 또, 상기 GaInAs 특성에 착안한 종래 기술에서는 GaAs와 GaInAs계면에서의 격자정합의 불규칙성이 증가하고, 이 GaInAs상에 쇼트기전극이 설치되기 때문에 트랜지스터 특성이 불충분하다는 등의 각종 결점이 있다.
따라서, 이동도, 캐리어의 감금효율 및 도우핑효율이 우수하고, 전류구동능력, 전달콘덕턴스 및 게이트-소오스내전압의 어느것도 높게할 수 있는 전계효과 트랜지스터는 아직 실현되지 않았다.
본 발명의 목적은, 이동도, 캐리어의 감금효율 및 도우핑효율이 높은 전계효과 트랜지스터를 제공하는데 있다.
본 발명의 다른 목적은 GaInAs로 구성되어, 2차원의 얇은 평면형상으로 불순물이 도우핑된 플레이너 도우프층이 형성되어 있는 채널층과, 채널층보다 In조성비가 낮은 GaInAs로 구성되어, 상기 채널층의 상부 및 하부면에 각각 접해서 형성되어 있는 캡층 및 버퍼층과, GaAs 또는 캡층 및 버퍼층보다 In 조성비가 낮은 GaInAs로 구성되어, 캡층 및 버퍼층에 각각 접해서 형성되어 있는 제1 및 제 2 반도체층을 구비한 전계효과 트랜지스터를 제공하는데 있다.
본 발명의 전계효과 트랜지스터는, 넓은 가전자대를 가지는 GaAs층상에 좁은 가전자대를 가지는 GaInAs의 채널층을 형성하여 캐리어의 감금효율을 향상시키고 있다. 또, 불순물의 플레이너 도우핑기술에 의해서 도우핑효율을 향상시키고, GaInAs층에 플레이너 도우프층을 형성하므로써, 캐리어의 이동도를 향상시키고 있다. 버퍼층 및 캡층의 In조성비를 채널층보다 낮게하고, 보다 바람직하게는, 캡층 및 버퍼층의 In조성비를 서서히 변화시켜, GaInAs채널층과 캡층 또는 버퍼층의 계면에 있어서 GaInAs채널층의 In조성비와 대략 동일하도록하여, 상기 계면에 있어서 그들의 In조성비가 0이 되도록 하므로서, 그들 사이의 격자 정합을 실현할 수 있음과 동시에, GaInAs층이 아니라 GaAs층상에 쇼트키전극을 형성할 수 있어 양호한 소트키접합을 실현할 수 있다.
이하, 본 발명의 각종 유형에 대해서 제1(a)도 내지 제1(d)도를 참조하면서 설명한다. 동도면에 있어서, 왼쪽의 그래프는 In조성비를, 오른쪽 그래프는 "n"형 불순물의 도오너농도를 나타낸다. 제1(a)도는 캡층(A) 및 버퍼층(C)의 조성비가 캡층 및 버퍼층을 구성하고 있는 GaInAs의 In조성비를 지속적으로 변화시키므로써 상하부의 제1 및 제2반도체층(GaAs)과 이들 계면 사이에 있는 채널층과의 게며에 있어서 일치하도록 되어 있는 경우를 도시한 것이다. 이 도면에서 실선은 채널층(B)의 중앙부에 플레이너 도우프층(D)이 형성된 경우를, 점선은 채널층과 플레이너 도우프층(D)이 동일한 경우를 나타낸다.
제1(b)도는 버퍼층 및 캡층에 있어서의 In조성비를 단계적으로 변화시킨 경우를 도시한 것으로서, 이예에서는 2단계로 변화시켰으나 1단계, 3단계 또는 그 이상으로 변화시켜도 된다. 제1(c)도는 버퍼층 및 캡층에서의 In조성비를 채널층과 접하는 쪽에서만 변화시킨 경우를 도시한 것으로서, 점선은 플레이너 도우프층과 채널층이 동일한 경우를 도시한 것이다. 제1(d)도는 캡층 및 버퍼층에서의 In조성비를 채널층과 접하는 쪽에서는 불연속적으로 변화시키고 바깥쪽에서는 연속적으로 변화시킨 경우를 도시한 것이다.
상기 기재된 경우의 어느것에 있어서도, 기판을 GaAs로 사용하면, 채널층의 In조성비는 사용된 Ga1-XInXAs에서 X=0.05~0.3종도이나, 바람직하게는 X=0.10~0.20이다. 그 이유는, 전자의 이동도가 Ga1-XInXAs에 있어서 X=0.15~0.20에서 포화되기 때문이다. 또 전자이동도는, X=0.05 이하에서는 GaAs에 비해서 충분히 높지않고, 반면 X=0.3 이상에서는 격자의 불규칙성을 방지하기가 곤란하기 때문이다.
본 발명에 이용되는 플레이너 도우프층은 높은 도우너농도를 가지며, 전자이동도가 높은 GaInAs로 이루어지므로 캐리어 이동속도가 빨라진다. 또, 플레이너 도우프층은 두께가 수Å~수십Å의 극히 얇은 층이므로, 플레이너 도우프층과 이에 인접한 GaInAs안에서 캐리어가 이동하고, 그의 폭은 수십Å~백수십Å이다. 따라서, 제1(a)도 내지 제1(d)도에서 실선으로 도시한 구조에 있어서는, GaInAs의 채널층이 주로 전자로이고, 점선으로 도시한 구조에 있어서는, 채널층뿐만아니라 이 채널층과 인접한 캡층 및 버퍼층도 전자로로 된다.
또, GaAs층으로서는 기판과 쇼트키형 게이트전극이 형성된 표면층이 바람직하다. 특히, GaAs가 표면층으로 사용되면, 쇼트키접합이 향상된다. 그러나, 여기에는, 본 발명의 범위내에서 극미량의 In이 포함되어도 된다. 저항을 감소시키기 위해서, 저항접촉원 및 드레인전극의 하부쪽에서 반도체층 속에 때때로 불순물이 첨가되나, 이 도우프층은 채널층에 달하는 것이 바람직하다.
또한, 기판으로서 GaAs가 아닌 InP를 사용해도, 본 발명에 적용될 수 있다. 즉, Ga0.47In0.53As는 InP와 격자정합되기 때문에, 예를 들면 캡층이 Ga0.32In0.68As인 경우 마찬가지의 효과를 얻을 수 있다. 이 경우, 표면층은 Ga0.47In0.53As구조이거나 Ga0.47In0.53As 및 InP로 이루어진 2층구조로 되므로써, 쇼트키전극이 형성된다.
본 발명은 단지 예시용으로 부여되므로 본 발명을 제한하는 것으로 간주되지 않는 첨부도면 및 이하의 상세한 설명으로부터 보다 충분히 이해할 수 있을 것이다.
또, 본 발명의 적용범위는 이하의 상세한 설명으로부터 명백해질 것이나, 본 발명의 바람직한 실시예를 나타내는 상세한 설명 및 특정예는 단지 예시용에 불과하므로, 이 상세한 설명으로부터 당업자는 본 발명의 정신과 범위내에서 각종 변형과 수정을 할 수 있음은 명백하다.
이하, 첨부도면을 참조하면서 본 발명은 상세히 설명한다.
먼저, 본 발명의 제1실시예를 제2(a)도 및 제2(b)도를 참조하면서 설명한다.
제2(a)도에 도시한 바와 같이, 본 발명에 따른 제1실시예인 화합물 반도체의 전계효과 트랜지스터는, 발전열성 GaAs기판(1)상에, 두께 0.5mm로 형성된 도우핑안한 GaAs층(2)과, 그위에 두께 100Å으로 형성된 Ga1-XInXAs의 버퍼층(3)으로 구성되어 있다. 이 버퍼층(3)은, 도우핑안한 GaAs층(2)과의 게면에서 In의 조성비가 X=0이며, 이 조성비(X)는, 도우핑안한 GaAs(2)층으로부터 멀어짐에 따라 서서히 증가되어, 마지막으로 그의 최상부면에서는 X=0.15로 되도록 구성되어 있다. 따라서, 도우핑안한 GaAs(2)과 버퍼층(3)과의 계면에서는 그들의 조성비가 거의 동일하며 격자정합이 실현되고 있다.
또, 버퍼층(3)의 상부에는 채널층이 형성되어 있고, 이 채널층은, 제1 Ga0.85In0.15As층과, 이 위에 플레이너 도우핑에 의해 형성된 플레이너 도우프층(5)과, 또 그 위에 형성된 제2 Ga0.85In0.15As층(6)으로 구성되어 있다. 이들 GaInAs층(4) 및 (6)의 조성비는 대략 일정하므로, 제1 Ga0.85In0.15As(6)과 버퍼층(3)과의 계면에서는, 이들 층의 조성비가 거의 동일하므로, 격저정합이 실현되고 있다. 상기 플레이너 도우프층(5)은 GaInAs에 대해서 "n"형 도우너인 Si 또는 Se등의 불순물을 2차원의 평면상에 얇게 도우핑하므로써 형성된다.
또, 채널층상에는 두께 100Å의 Ga1-XInXAs로 이루어진 캡층(7)이 형성된다. 이 캡층(7)은, 버퍼층(3)과는 달리, In의 조성비가(X)가 채널층과의 계면에 있어서 0.15이고, 그 표면에 있어서 제2 Ga0.85In0.15As층(6)과 격자정합하도록 조성비(X)가 구성되어, 이 층으로부터 멀어질수록 조성비(X)가 감소하여 그의 최상부면에서는 0으로 된다. 따라서, 제2 Ga0.85In0.15As층(6)과 캡층(7)과의 게면에 있어서, 이들의 조성비가 대략 동일하므로, 격자정합이 실현되고 있다. 이상의 In조성비에 관한 설명을 쉽게하기 위하여, 제2(b)도에 In조성의 수직단면을 도시한다.
또, 이 캡층(7)위에는 두께 300Å의 도우핑안한 GaAs층(8)이 형성되어 있다. 이 때문에, 도우핑안한 GaAs층(8)과 캡층(7)은, 그 게면에 있어서 조성비가 거의 동일하며, 격자의 불규칙성이 완화될 수 있다.
도우핑안한 GaAs층(8)위에는, 게이트전극(9)으로 되는 쇼트키극속이 형성되고, 또, 소오스/드레인전극(10)으로되는 저항금속이 형성되어 있다.
상기 실시예의 전계효과 트랜지스터와 종래의 전계효과 트랜지스터와의 차이점에 대해서 제3(a)도 내지 제3(d)도를 참조하여 설명한다.
제3(a)도는 상기 실시예의 전계효과 트랜지스터의 채널근방의 밴드갭다이어그램, 제3(b)도는 GaAs채널상에 불순물을 플레이너 도우핑해서 형성한 전계효과 트랜지스터의 채널근방의 밴드갭다이어그램, 제3(c)도는 GaInAs 채널층상에 "n"형 불순물을 균일하게 도우핑해서 형성한 전계효과 트랜지스터의 채널근방의 밴드갭다이어그램을 나타낸 것이다. 제3(a)도와 제3(b)도를 비교하면, 상기 실시예에서는 밴드갭이 적은 GaInAs채널층을 이용하고 있기 때문에, 캐리어의 감금효율이 향상되어, 드레인전류가 작은 영역에서도 GaAs버퍼층으로의 침투는 n의 일어나지 않는 것을 알 수 있다. 또, 제3(a)도와 제3(c)도를 비교하면, 플레이너 도우핑을 수행하므로서, 제3(a)도에 도시한 바와 같이 전자가 양자화된 에너지준위에 전자가 존재하여, 이온화된 도우너와 공간적으로 분리되므로, 클롱산란의 영향이 감소하여 낮은 전계에서의 이동도도 저하되지 않는다.
상기 제1실시예에서는, 버퍼층(3) 및 캡층(7)의 In조성비를 서서히 변화시켜 그 상하면에 접하는 도우핑 안한 GaAs층과 그들의 계면에서 조성비가 거의 일치하도록 구성되어 있기 때문에, 격자정합의 불규칙성이 완화되어, 캐리어이동도가 향상된다. 또, 이것에 의해, 게이트전극으로 되는 쇼트키금속의 접합면을 GaAs층으로 하는 것이 가능하게 되어, 양호한 쇼트키접합이 실현될 수 있다.
다음에, 상기 제1실시예의 전계효과 트랜지스터의 제조방법에 대해서 제4(a)도 내지 제4(f)도를 참조하여 간단히 설명한다.
상기 실시예의 전계효과 트랜지스터는, 반절연성의 GaAs기판상에 DMVPE법, MBE법, CBE법등에 의해 각각의 반도체층을 성장시키므로써 제조된다.
예를 들면, 상기 어느 한 방법에 의해 소정의 원료를 공급하면서, 반절연성의 GaAs기판(1)상에 도우핑안한 GaAs층(2)을 두께 0.5㎛로 성장시킨다(제4(a)도참조). 다음에, 공급하는 원료를 제어해서, 도우핑안한 GaAs층(2)상에 In의 조성이 성장함에 따라 X=0으로부터 서서히 증가하여, 그의 최상부면에서 X=0.15로 되도록 Ga1-XInXAs의 버퍼층(3)을 두께 100Å으로 성장시킨다(제3(b)도참조). 디음에, 공급하는 원료를 제어해서, 조성이 대략 균일한 도우핑안한 Ga0.85In0.15As층(4)을 두께 100Å으로 성장시킨다.
다음에, III족 원소 즉, Ga, As의 원료의 공급을 정지하고, V족 원소인 원료 As를 공급하면서, "n"형 도우너로될 수 있는 불순물원소, 예를 들면 Si 또는 Se를 공급해서 시이트형상으로 플레이너 도우핑을 수행한다(제4(c)도참조). 이 플레이너 도우핑법의 상세한 설명은 문헌등에 이미 공지되어 있으므로 생략한다.
다음에, "n"형 불순물의 원료공급을 정지하고, III족 원소인 Ga, As의 공급을 재개하여, 도우핑안한 Ga0.85In0.15As층(6)을 100Å두께로 성장시킨다. 따라서, 플레이너 도우프층(5)을 지지하는 채널층이 형성된다.
다음에, Ga1-XInXAs의 캡층(7)을 성장시킨다. 이 경우의 성장도 버퍼층의 경우와 마찬가지로 수행 즉, In의 원료공급을 제어해서, X=0.15에서 X=0으로 변화하도록 성장방향에 따라서 점차로 In조성이 증가하도록 캡층(7)을 100Å 두께로 성장시킨다(제4(d)도참조).
다음에, 이 캡층(7)상에 도우핑안한 GaAs층(8)을 300Å으로 성장시키고(제4(e)도 참조), 그 위에 쇼트키금속을 증착하여, 게이트전극(9)을 형성한 후, 저항금속을 증착해서 합금화하므로써 소오스전극 및 드레인전극(10)을 형성한다(제4(f)도 참조).
다음에, 본 발명의 제2실시예에 대해서 제5(a)도 및 제5(b)도를 참조하여 설명한다.
제5(a)도에 도시한 바와 같이, 본 발명에 따른 제2실시예인 화합물 반도체의 전계효과 트랜지스터는 반절연성 GaAs기판(11)상에 두께 0.5㎛로 형성된 도우핑안한 GaAs층(12)과, 그 위에 두께 100Å으로 형성된 Ga1-XInXAs의 버퍼층(13)을 구비하고 있다. 이 버퍼층(13)은, 도우핑안한 GaAs층(12)과의 계면에 있어서 In조성비가 X=0이며, 이 조성비(X)는 도우핑안한 GaAs층(12)으로부터 멀어짐에 따라 점차로 증가하여, 최종적으로 그의 최상부면에서는 X=0.15로 되도록 구성되어 있다. 따라서, 도우핑안한 GaAs층(12)과 버퍼층(12)과의 계면에 있어서, 그 조성비가 대략 동일하여, 격자정합이 실현되고 있다.
또, 이 버퍼층(13)의 바로 위에는 채널층(14)이 형성되어 있다. 이 채널층(14)은, 플레이너 도우핑에 의해 형성되고, 이 플레이너 도우프층은 GaInAs에 대해서 "n"도우너로 되는 Si, Se등의 불순물을 2차원의 평면상에 얇게 도우핑하므로서 형성된다.
또, 이 채널층의 상부에는, 두께 100Å의 Ga1-XInXAs로 형성된 캡층(15)이 형성되어 있다. 이 캡층(15)은, 버퍼층(13)과는 달리, In의 조성비(X)가 채널층과의 계면에 있어서는 0.15이고, 이 층으로부터 멀어짐에 따라 점차로 감소하여 그의 최상부면에서는 0으로 되도록 구성되어 있다. In조성비의 상태를 쉽게 이해할 수 있도록, 제5(b)도에 In조성비의 깊이방향의 윤곽을 도시한다.
또, 이 캡층(15)상에는 두께 300Å의 도우핑안한 GaAs층(16)이 형성된다.
이 도우핑안한 GaAs층(16)상에는 게이트전극(17)과 소오스/드레인전극(18)이 형성된다.
상기 실시예에 전계효과 트랜지스터와 종래의 전계효과 트랜지스터와의 차이점을 제6(a)도 내지 제6(c)도를 참조하면서 설명한다.
제6(a)도는 상기 실시예의 전계효과 트랜지스터의 채널근방의 밴드갭다이어그램, 제6(b)도는 GaAs채널상에 불순물을 플레이너 도우핑해서 형성한 전계효과 트랜지스터의 채널근방의 밴드갭다이어그램, 제6(c)도는 "n"형 불순물을 균일하게 도우핑해서 형성한 GaInAs의 채널층을 가진 전계효과 트랜지스터의 채널근방의 배드갭다이어그램을 표시한 것이다. 제6(a)도와 제6(b)도를 비교하면, 상기 실시예에서는, 서서히 밴드갭을 감소시킨 GaInAs의 버퍼층과, 또 플레이너 도우핑에 의해 형성한 채널층을 이용하기 때문에, 캐리어의 감금효율이 향상되어 드레인전류가 작은 영역에서도 GaAs버퍼층으로의 침투가 거의 발생되지 않는 것을 알 수 있다. 또, 제6(a)도와 제6(c)도를 비교하면, 플레이너 도우핑을 수행함으로써, 제6(a)도에 도시한 바와 같이 전자가 양자화된 에너지준위에서 전자가 존재하여, 이온화된 도우너와 공간적으로 분리되기 때문에, 클롱산란의 영향이 감소하여 보다 낮은 전계에서의 이동도도 저하되지 않는다.
다음에, 상기 제2실시예의 전계효과 트랜지스터의 제조방법에 대해서 제7(a)도 내지 제7(c)도를 참조하여서 간단히 설명한다.
상기 제2실시예의 전계효과 트랜지스터는, 반절연성의 GaAs기판상에 OMVPE법, MBE법, CBE법등에 의해 각각의 반도체층을 성장시키므로써 제조된다.
예를 들면, 상기 어느 한 방법에 의해 소정의 원료를 공급하면서, 반절연성의 GaAs기판(11)상에 도우핑 안한 GaAs층(12)을 두께 0.5㎛로 성장시킨다(제7(a)도참조). 다음에, 공급하는 원료를 제어해서, 도우핑안한 GaAs층(12)상에 In조성이 X=0으로부터 서서히 증가하여 그의 최상부면에서 X=0.15로 되도록 Ga1-XInXAs의 버퍼층(13)을 두께 100Å으로 성장시킨다(제7(b)도참조).
다음에, III족 원소 즉, Ga, As의 원료의 공급을 정지하고, V족 원소인 원료 As를 공급하면서, "n"형 도우너로 되는 불순물원소, 예를 들면 Si 또는 Se를 공급해서 시이트형상으로 플레이너 도우핑을 수행한다(제7(c)도참조).
다음에, Ga1-XInXAs의 캡층(15)을 성장시킨다. 이 성장도 버퍼층과 마찬가지로 In의 원료공급을 제어해서, X=0.15에서 X=0으로 변화하도록 성장방향에 따라서 점차로 In조성이 증가하도록해서 캡층(15)을 두께 100Å으로 성장시킨다(제8(a)도참조).
다음에, 이 캡층(15)상에 도우핑안한 GaAs층(16)을 300Å성장시키고(제8(b)도참조), 그위에 쇼트키금속을 증착하여 게이트전극(17)을 형성한 후, 저항금속을 증착해서 합금화하므로써 소오스 및 드레인전극(18)를 형성한다(제8(c)도참조).
이상, GaAs계에 대해서 설명하였으나, 이상의 설명으로부터 명백한 바와 같이, 본 발명은 GaAs계에 대해서 뿐만아니라 InP계에 대해서도 사용될 수 있다.
즉, InP기판상에 InP층을 성장시키고, 이 InP에 격자정합하는 In조성비가 X=0.53인 GaInAs로부터 In조성비를 예를 들면 X=0.68까지로 서서히 증가시킨 GaInAs로 이루어진 버퍼층을 형성한다. 또, 플레이너 도우핑을 수행하여, 이 도우핑층을 채널층으로서 사용한다. 또, In조성비를 X=0.68에서부터 그의 최상층의 In조성비를 X=0.53으로 서서히 감소시킨 GaInAs로 이루어진 캡층을 형성하고, 이 캡층상에 Al0.48In0.52As층을 형성하므로써 InP계의 구조를 실현할 수 있다. 또, 채널층을 두껍게하고, 그의 중앙부에 플레이너 도우프층을 위치시키는 것도 가능하다.
이상 설명한 바와 같이, 본 발명에 의하면, 채널층을 플레이너 도우핑에 의해서 GaInAs로 구성하고, 그의 상하층중의 In조성을 서서히 변화시켜 격자의 불규칙성을 제거하고 있기 때문에, 캐리어의 감금효율이 향상되어, 이동도가 높은 전계효과 트랜지스터를 실현할 수 있다.
이상 설명한 본 발명으로부터, 본 발명은 각종 방식으로 변형시킬 수 있음은 명백하며, 이러한 변형은 본 발명의 정신과 범위로부터 벗어나는 것으로 간주되지 않으며, 당업자에게 명백한 바와 같은 이러한 모든 변형을 다음의 특허청구의 범위내에 포함시키고자 한다.
Claims (12)
- GaInAs로 구성되어, 2차원의 얇은 평면형상으로 불순물이 도우핑된 플레이너 도우프층이 형성되어 있는 채널층과, 상기 채널층보다 In조성비가 낮은 GaInAs로 구성되어, 상기 채널층의 상부 및 하부면에 각각 접해서 형성되어 있는 캡층 및 버퍼층과, GaAs 또는 캡층 및 버퍼층보다 In조성비가 낮은 GaInAs로 구성되어, 캡층 및 버퍼층에 각각 접해서 형성되어 있는 제1 및 제2반도체층을 구비한 전계효과 트랜지스터.
- 제1항에 있어서, 상기 플레이너 도우프층은 채널층의 대략 중앙부에 형성되어 있는 것을 특징으로 하는 전계효과 트랜지스터.
- 제1항에 있어서, 채널층이 플레이너 도우프층인 것을 특징으로 하는 전계효과 트랜지스터.
- 제1항에 있어서, 캡층 및 버퍼층은 채널층쪽에서 In조성비가 높은 것을 특징으로 하는 전계효과 트랜지스터.
- 제1항에 있어서, 캡층 및 버퍼층의 In조성비가, 상기 캡층과 접하는 위치에서 상기 캡층의 In조성비와 대략 동일하게되고, 상기 채널층으로부터 멀어짐에 따라 감소하는 것을 특징으로 하는 전계효과 트랜지스터.
- 제1항에 있어서, 캡층 및 버퍼층의 In조성비가, 제1 및 제2 반도체층과 접하는 위치에서 이들 층의 In조성비와 대략 동일하고, 제1 및 제2반도체층으로부터 멀어짐에 따라 증가하는 것을 특징으로 하는 전계효과 트랜지스터.
- 제1항에 있어서, 플레이너 도우프층상에 도우핑된 불순물이 "n"형인 것을 특징으로 하는 전계효과 트랜지스터.
- 제7항에 있어서, "n"형 불순물이 Si 또는 Se인 것을 특징으로 하는 전계효과 트랜지스터.
- 제1항에 있어서, 제2반도체층은 GaAs결정기판상에 형성된 GaAs층인 것을 특징으로 하는 전계효과 트랜지스터.
- 제1항에 있어서, 제1반도체층은, 그위에 쇼트키접합형 게이트전극이 형성되는 GaAs층인 것을 특징으로 하는 전계효과 트랜지스터.
- 제1항에 있어서, 제2반도체층은, InP와 격자정합되는 GaInAs층과 InP결정기판상에 형성된 GaInAs층인 것을 특징으로 하는 전계효과 트랜지스터.
- 제1항에 있어서, 제1반도체층은, InP와 격자정합되는 GaInAs층인 것을 특징으로 하는 전계효과 트랜지스터.
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