JPS63272080A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63272080A JPS63272080A JP10720187A JP10720187A JPS63272080A JP S63272080 A JPS63272080 A JP S63272080A JP 10720187 A JP10720187 A JP 10720187A JP 10720187 A JP10720187 A JP 10720187A JP S63272080 A JPS63272080 A JP S63272080A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/802—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with heterojunction gate, e.g. transistors with semiconductor layer acting as gate insulating layer, MIS-like transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明では、現在量も良質で、大口径が得られる半絶縁
性ＧａＡｓ （Ｓｌ−ＧａＡｓ）基板を使用し、該基板
上にエピタキシャル成長法によりまずＧａＡｓ層、つい
で高濃度にドープされたＩｎＧａＡｓ層、再びＧａＡｓ
層の順序で３Ｎ構造を形成し、この量子井戸ＩｎＧａＡ
ｓ層をチャネル層としＧａＡｓ表笥にゲート用ショット
キ電極、 ＩｎＧａＡｓＮを含む上記３層にソース、ド
レーン用オーミック電極を設けたＩｎＧａＡｓＦＥＴの
構造を提案する。
性ＧａＡｓ （Ｓｌ−ＧａＡｓ）基板を使用し、該基板
上にエピタキシャル成長法によりまずＧａＡｓ層、つい
で高濃度にドープされたＩｎＧａＡｓ層、再びＧａＡｓ
層の順序で３Ｎ構造を形成し、この量子井戸ＩｎＧａＡ
ｓ層をチャネル層としＧａＡｓ表笥にゲート用ショット
キ電極、 ＩｎＧａＡｓＮを含む上記３層にソース、ド
レーン用オーミック電極を設けたＩｎＧａＡｓＦＥＴの
構造を提案する。
本ＰＥＴではＩ ｎＧａＡｓが、 ＧａＡｓよりも高い
電子移動度を持つという利点を生かし、また良好なショ
ットキバリアを形成出来ないという欠点をＧａＡｓに置
き換えることにより補うことで、従来のＧａＡｓ Ｐｔ
！Ｔより大幅に改善された特性が得られた。
電子移動度を持つという利点を生かし、また良好なショ
ットキバリアを形成出来ないという欠点をＧａＡｓに置
き換えることにより補うことで、従来のＧａＡｓ Ｐｔ
！Ｔより大幅に改善された特性が得られた。
ＩｎＧａＡｓ層の両側にあるＧａＡｓ層の両方又は一方
をＡｌＧａＡｓ層により置き換えることは特性の改善に
より有効である。
をＡｌＧａＡｓ層により置き換えることは特性の改善に
より有効である。
本発明は、化合物半導体ＦＥＴ特性の改善に関する。
化合物半導体ＦＥＴでは従来ＧａＡｓ ＭＥＳ ｐＨ！
Ｔ及びＧａＡｓ ＩＣが主流を占めている。しかしこれ
ら素子に対する高速化或いは高出力化、高機能化等の要
求は潜在的に強く在る。これに対して三元化合物半導体
等新材料を用いたＰＥＴはこの期待に応えるものと目さ
れている。
Ｔ及びＧａＡｓ ＩＣが主流を占めている。しかしこれ
ら素子に対する高速化或いは高出力化、高機能化等の要
求は潜在的に強く在る。これに対して三元化合物半導体
等新材料を用いたＰＥＴはこの期待に応えるものと目さ
れている。
ＩｎＧａＡｓはＧａＡｓ に比べて電子移動度が約２
倍と大きく、また電子のピーク速度も高いため高速デバ
イスへの応用が期待されている。しかしＩｎｘＧａ、−
、Ａｓ （ｘ＝０．５３）はショットキバリアの高さが
０．３ｅＶと低くこのままではＭＥＳＦＥＴが作成出来
ない。そのために第３図に示す如く９表面に更に一層Ｉ
ｎＸＡ１．ｘＡｓ （ｘ−０，５２）層を設けて比較的
高いショットキバリア（０，６ｅＶ）を得るようにした
ものが提案されている。
倍と大きく、また電子のピーク速度も高いため高速デバ
イスへの応用が期待されている。しかしＩｎｘＧａ、−
、Ａｓ （ｘ＝０．５３）はショットキバリアの高さが
０．３ｅＶと低くこのままではＭＥＳＦＥＴが作成出来
ない。そのために第３図に示す如く９表面に更に一層Ｉ
ｎＸＡ１．ｘＡｓ （ｘ−０，５２）層を設けて比較的
高いショットキバリア（０，６ｅＶ）を得るようにした
ものが提案されている。
本例においては半絶縁性インジウム＃（Ｓｌ−１ｎＰ）
基板上にエピタキシャル法により順次ＩｎＡｌＡｓ層１
゜ＩｎＧａＡｓ層２． ＩｎＡｌＡｓ層３を製作し９表
面ＩｎＡｌＡｓ層にＡｌゲート電極４．金ゲルマニウム
／金（ＡｕＧｅ／Ａｕ）ソース５、ドレイン６電極を作
成する。各層の諸元はつぎの通りである。
基板上にエピタキシャル法により順次ＩｎＡｌＡｓ層１
゜ＩｎＧａＡｓ層２． ＩｎＡｌＡｓ層３を製作し９表
面ＩｎＡｌＡｓ層にＡｌゲート電極４．金ゲルマニウム
／金（ＡｕＧｅ／Ａｕ）ソース５、ドレイン６電極を作
成する。各層の諸元はつぎの通りである。
図番 物質名 濃度 厚さくｃｍ
−コ） （Ａ） Ｉ ＩｎＸＡｌ、−、Ａｓ （ｘ＝０．５２）
１０００２ ＩｎｘＧａ、ＸＡｓ（ｘ＝
０．５３） １．２ｘｌＯ”：Ｇｅ １４５０３
ＩｎｘＡｌ、−、Ａｓ（ｘ＝０．５２）
６００〔発明が解決しようとする問題点〕 基板にＩｎＰを使用する構造には下記のような欠点があ
る。
−コ） （Ａ） Ｉ ＩｎＸＡｌ、−、Ａｓ （ｘ＝０．５２）
１０００２ ＩｎｘＧａ、ＸＡｓ（ｘ＝
０．５３） １．２ｘｌＯ”：Ｇｅ １４５０３
ＩｎｘＡｌ、−、Ａｓ（ｘ＝０．５２）
６００〔発明が解決しようとする問題点〕 基板にＩｎＰを使用する構造には下記のような欠点があ
る。
ｉ）基板と格子整合をとるためにＩｎＧａＡｓはＩｎＸ
Ｇａ、−。
Ｇａ、−。
Ａｓ （ｘ＝０．５３）、ＩｎＡｌＡｓはＩｎ、 Ａ１
．ｘＡｓ （ｘ＝０．５２）と厳密な組成制御が必
要である。
．ｘＡｓ （ｘ＝０．５２）と厳密な組成制御が必
要である。
ｉｉ）良質で大口径の半絶縁性１ｎＰ結晶は現在容易に
得られない。
得られない。
ｉｉｉ ）半絶縁性！ｎＰ基板にドープされている鉄（
Ｆｅ）の拡散係数が大きいために、エピタキシャル成長
工程においてこれがＩｎＧａＡｓチャネル層へ拡散する
問題がある。
Ｆｅ）の拡散係数が大きいために、エピタキシャル成長
工程においてこれがＩｎＧａＡｓチャネル層へ拡散する
問題がある。
前記問題点は半絶縁性ガリウム砒素（ＧａＡｓ）基板上
に一導電型不純物をドープしたインジウム・ガリウム・
砒素（ＩｎＧａＡｓ）よりなるチャネル層が形成され。
に一導電型不純物をドープしたインジウム・ガリウム・
砒素（ＩｎＧａＡｓ）よりなるチャネル層が形成され。
該チャネル層上にガリウム砒素（ＧａＡｓ）又はアルミ
ニウム・ガリウム・砒素（ＡｌＧａＡｓ）よりなる層を
介してショットキゲート電極が形成され。
ニウム・ガリウム・砒素（ＡｌＧａＡｓ）よりなる層を
介してショットキゲート電極が形成され。
前記チャネル層にオーミック接合する電極が形成されて
成ることを特徴とする半導体装置によって一挙に解決さ
れる。
成ることを特徴とする半導体装置によって一挙に解決さ
れる。
本発明においては基板として良質で大口径のＧａＡｓを
使用する。本発明者はチャネル層となるＩｎ、 Ｇａ、
−ＸＡｓ層の組成及び厚さは９例えばｘ ＝０．２゜厚
さ・１５０Ａのように、基板の格子定数との差にもとす
く欠陥が発生しない程度の範囲で任意に選び得ることを
実験的に確かめＧａＡｓ基板上への該チャネル層の成長
を可能にした。
使用する。本発明者はチャネル層となるＩｎ、 Ｇａ、
−ＸＡｓ層の組成及び厚さは９例えばｘ ＝０．２゜厚
さ・１５０Ａのように、基板の格子定数との差にもとす
く欠陥が発生しない程度の範囲で任意に選び得ることを
実験的に確かめＧａＡｓ基板上への該チャネル層の成長
を可能にした。
尚、該層のＸ値としては０．１５と０．２５の間、厚さ
としては８０Ａと２０ＯＡの間程度が望ましい。
としては８０Ａと２０ＯＡの間程度が望ましい。
ゲート電極はＩｎＧａＡｓ層直接にではなくその上のＧ
ａＡｓ層に構成されるからショットキバリアも高く（０
，８ｅＶ） 、又チャネル層を高ドープして高電子濃度
にしてもリーク電流を小さく抑えることができる。
ａＡｓ層に構成されるからショットキバリアも高く（０
，８ｅＶ） 、又チャネル層を高ドープして高電子濃度
にしてもリーク電流を小さく抑えることができる。
ＧａＡｓ０代わりにＡＩＧａＡｓを用いることも可能で
。
。
その場合ショットキバリアはＧａＡｓよりも大きくなる
。
。
ＧａＡｓ又はＡｌＧａＡｓ層にも不純物をドープするこ
とは、界面近傍のＩｎＧａＡｓ側に２次元電子ガスを供
給することができて、チャネル層の電子濃度をさらに高
くすることができる結果チャネルコンダクタンスの増大
に有効な方法である。
とは、界面近傍のＩｎＧａＡｓ側に２次元電子ガスを供
給することができて、チャネル層の電子濃度をさらに高
くすることができる結果チャネルコンダクタンスの増大
に有効な方法である。
第１図は本発明によるＦＥＴの断面模式図である。
半絶縁性ＧａＡｓ基板７の上に分子ビームエピタキシャ
ル法又はＭＯＣＶＤ法により、まずアンドープＧａＡｓ
層１１次いで不純物としてシリコン（Ｓｉ）をドープし
たＩｎｘＧａ、−ＸＡｓ（ｘ＝０．２）層２． アンド
ープＧａＡｓ層３を順次成長させる。ＧａＡｓ層３表面
にゲート電極４とＩｎＧａＡｓ層を含む上記層にソース
、ドレイン電極５゜６を作成する。これら製作には通常
のＧａＡｓＭＥＳＦＥＴ製作工程が使用できる。各層の
諸元はつぎの通りである。
ル法又はＭＯＣＶＤ法により、まずアンドープＧａＡｓ
層１１次いで不純物としてシリコン（Ｓｉ）をドープし
たＩｎｘＧａ、−ＸＡｓ（ｘ＝０．２）層２． アンド
ープＧａＡｓ層３を順次成長させる。ＧａＡｓ層３表面
にゲート電極４とＩｎＧａＡｓ層を含む上記層にソース
、ドレイン電極５゜６を作成する。これら製作には通常
のＧａＡｓＭＥＳＦＥＴ製作工程が使用できる。各層の
諸元はつぎの通りである。
図番 物質名 濃度 厚さくｃｍ−’）
（Ａ） ｌ ＧａＡｓ ノンドープ １００００２
ＩｎｘＧａ、、Ａｓ ２ｘｌＯ” １５
０（ｘ＝０．２） ： Ｓｔ ３ ＧａＡｓ ノンドープ ４００４はＡ
Ｉゲート電極で厚さ４０００Ａ 、 ５ 、６はそれぞ
れソース、ドレイン電極でＡｕＧｅ （２０ＯＡ） ／
Ａｕ （３０００Ａ）で構成される。
（Ａ） ｌ ＧａＡｓ ノンドープ １００００２
ＩｎｘＧａ、、Ａｓ ２ｘｌＯ” １５
０（ｘ＝０．２） ： Ｓｔ ３ ＧａＡｓ ノンドープ ４００４はＡ
Ｉゲート電極で厚さ４０００Ａ 、 ５ 、６はそれぞ
れソース、ドレイン電極でＡｕＧｅ （２０ＯＡ） ／
Ａｕ （３０００Ａ）で構成される。
第２図はＩｎＧａＡｓ層の両側のＧａＡｓ層にも不純物
をドープした場合の例を示す。各層の諸元はつぎの通り
である。
をドープした場合の例を示す。各層の諸元はつぎの通り
である。
図番 物質名 濃度 厚さくＣｌ−３）
（Ａ） １’ ＧａＡｓ アンドープ １００００１
ＧａＡｓ １ｘｌＯ” ：Ｓｉ １
００２ ＩｎＸＧａ、−、Ａｓ ２ｘｌＯ”
：Ｓｉ １５０（に・０．２） ３ ＧａＡｓ １ｘｌＯ” ：Ｓｉ
４００４〜７は第１図における場合と同様である。
（Ａ） １’ ＧａＡｓ アンドープ １００００１
ＧａＡｓ １ｘｌＯ” ：Ｓｉ １
００２ ＩｎＸＧａ、−、Ａｓ ２ｘｌＯ”
：Ｓｉ １５０（に・０．２） ３ ＧａＡｓ １ｘｌＯ” ：Ｓｉ
４００４〜７は第１図における場合と同様である。
実施例においては８図番１，３の層にＧａＡｓを用いた
が、これの代わりにＡｌＧａＡｓを用いるとショットキ
バリアの高さがより大きくなり、特性の改善には一層の
効果がある。
が、これの代わりにＡｌＧａＡｓを用いるとショットキ
バリアの高さがより大きくなり、特性の改善には一層の
効果がある。
本発明によれば、チャネルとしてＧａＡｓより電子移動
度が１．５倍大きいＩｎＧａＡｓを用いた高速で且つ伝
達コンダクタンスの大きなＦＥＴがＧａＡｓ基板上に製
作できた。
度が１．５倍大きいＩｎＧａＡｓを用いた高速で且つ伝
達コンダクタンスの大きなＦＥＴがＧａＡｓ基板上に製
作できた。
第１図は本発明によるＧａＡｓ層で挟まれたＩｎＧａＡ
ｓ層をチャネル層とするＩｎＧａＡｓ ＦＥＴの断面
構造を示す模式図。 第２図は第１図のＧａＡｓ層にドープされた場合の図。 第３図は従来のＩｎＧａＡｓ ＦＥＴの断面構造を示す
模式図 である。 図において。 １．３はＧａＡｓエピタキシアル層。 ２はＩｎＸＧａ、−ｘＡｓ（ｘ＝０．２）エピタキシャ
ル層。 ４はＡＩゲート電極。 ５．６はそれぞれソース、ドレイン電極。 ７は半絶縁性ＧａＡｓ基板。 １′はＧａＡｓエビタキシャルバソファ層を示す。
ｓ層をチャネル層とするＩｎＧａＡｓ ＦＥＴの断面
構造を示す模式図。 第２図は第１図のＧａＡｓ層にドープされた場合の図。 第３図は従来のＩｎＧａＡｓ ＦＥＴの断面構造を示す
模式図 である。 図において。 １．３はＧａＡｓエピタキシアル層。 ２はＩｎＸＧａ、−ｘＡｓ（ｘ＝０．２）エピタキシャ
ル層。 ４はＡＩゲート電極。 ５．６はそれぞれソース、ドレイン電極。 ７は半絶縁性ＧａＡｓ基板。 １′はＧａＡｓエビタキシャルバソファ層を示す。
Claims (1)
- 【特許請求の範囲】 半絶縁性ガリウム砒素（ＧａＡｓ）基板上に一導電型
不純物をドープしたインジウム・ガリウム・砒素（Ｉｎ
ＧａＡｓ）よりなるチャネル層が形成され、該チャネル
層上にガリウム砒素（ＧａＡｓ）又はアルミニウム・ガ
リウム・砒素（ＡｌＧａＡｓ）よりなる層を介してショ
ットキゲート電極が形成され、 前記チャネル層にオーミック接合する電極が形成されて
成ることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10720187A JPS63272080A (ja) | 1987-04-30 | 1987-04-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10720187A JPS63272080A (ja) | 1987-04-30 | 1987-04-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63272080A true JPS63272080A (ja) | 1988-11-09 |
Family
ID=14453045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10720187A Pending JPS63272080A (ja) | 1987-04-30 | 1987-04-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63272080A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0523731A2 (en) * | 1991-07-17 | 1993-01-20 | Sumitomo Electric Industries, Limited | Field effect transistor and method for manufacturing the same |
| US5206527A (en) * | 1990-11-09 | 1993-04-27 | Sumitomo Electric Industries, Ltd. | Field effect transistor |
| JPH05259193A (ja) * | 1992-03-12 | 1993-10-08 | Fujitsu Ltd | 半導体装置 |
| US5430310A (en) * | 1991-03-28 | 1995-07-04 | Asahi Kasei Kogyo Kabushiki Kaisha | Field effect transistor |
| US6787821B2 (en) | 2000-07-19 | 2004-09-07 | Fujitsu Quantum Devices Limited | Compound semiconductor device having a mesfet that raises the maximum mutual conductance and changes the mutual conductance |
-
1987
- 1987-04-30 JP JP10720187A patent/JPS63272080A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5206527A (en) * | 1990-11-09 | 1993-04-27 | Sumitomo Electric Industries, Ltd. | Field effect transistor |
| US5430310A (en) * | 1991-03-28 | 1995-07-04 | Asahi Kasei Kogyo Kabushiki Kaisha | Field effect transistor |
| EP0523731A2 (en) * | 1991-07-17 | 1993-01-20 | Sumitomo Electric Industries, Limited | Field effect transistor and method for manufacturing the same |
| EP0523731A3 (ja) * | 1991-07-17 | 1995-05-17 | Sumitomo Electric Industries | |
| JPH05259193A (ja) * | 1992-03-12 | 1993-10-08 | Fujitsu Ltd | 半導体装置 |
| US6787821B2 (en) | 2000-07-19 | 2004-09-07 | Fujitsu Quantum Devices Limited | Compound semiconductor device having a mesfet that raises the maximum mutual conductance and changes the mutual conductance |
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